CN107240416B - 一种亚阈值sram存储单元电路 - Google Patents

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Abstract

一种亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明的电路中第一PMOS管P1、第一NMOS管N1和第三NMOS管N3构成第一反相器，第二PMOS管P2、第二NMOS管N2和第四NMOS管N4构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据；第七NMOS管N7和第八NMOS管N8用于控制读操作，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8用于控制写操作；本发明的电路结合其读写结构，能够有效的提高读写噪声容限，达到了传统6T SRAM存储单元的读噪声容限的1.7倍，写噪声容限的1.41倍，可以工作在亚阈值区，降低了功耗。

Description

一种亚阈值SRAM存储单元电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种亚阈值SRAM存储单元电路。
背景技术
亚阈值设计因其超低能耗的特性而逐渐被广泛应用，特别是对SRAM这样具有高密度集成的电路。然而，随着电源电压降低，使得电路进入亚阈值区，存储单元受工艺波动影响更为显著，结果使得存储单元的稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。
目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T单元若不借助读写辅助技术很难工作在亚阈值区。有些管子的设计具有高的读稳定性，但是写稳定性比较差，为了可以工作在亚阈值区，必须使用写辅助技术，这样无疑会加大外围电路的复杂性。所以，设计一款高读写稳定性的亚阈值区SRAM存储单元电路很有必要。
发明内容
本发明的目的，在于提供一种工作在亚阈值区的SRAM存储单元电路，具有较高的读写稳定性。
本发明的技术方案为：
一种亚阈值SRAM存储单元电路，包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一PMOS管P1和第二PMOS管P2，
第一PMOS管P1和第二PMOS管P2的源极接电源电压VDD，第一PMOS管P1的漏极接第一NMOS管N1的漏极、第二NMOS管N2的栅极、第四NMOS管N4的栅极、第五NMOS管N5的源极和第二PMOS管P2的栅极，第一PMOS管P1的栅极接第一NMOS管N1的栅极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第六NMOS管N6的源极和第二PMOS管P2的漏极；
第三NMOS管N3和第四NMOS管N4的源极接地电压VSS，第三NMOS管N3的漏极接第一NMOS管N1和第七NMOS管N7的源极，第四NMOS管N4的漏极接第二NMOS管N2和第八NMOS管N8的源极；
第五NMOS管N5和第六NMOS管N6的栅极接字线WL，第七NMOS管N7和第八NMOS管N8的栅极接读字线RWL，第六NMOS管N6和第八NMOS管N8的漏极接位线BL，第五NMOS管N5和第七NMOS管N7的漏极接位线非BLB。
具体的，所述第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8的体端均与地电压VSS相连，第一PMOS管P1和第二PMOS管P2的体端均与电源电压VDD相连。
本发明的有益效果为：提供了一种亚阈值SRAM存储单元电路，结合基于该电路的读写方式，使得本发明具有较高的读写噪声容限，可以工作在亚阈值区，从而降低了功耗；另外本发明不需要辅助技术，可以使外围电路设计更简单。
附图说明
图1为传统的6T SRAM存储单元电路结构示意图。
图2为本发明提供的一种亚阈值SRAM存储单元电路结构示意图。
图3为本发明电路的工作原理波形图。
具体实施方式
下面结合附图对本发明进行详细的描述
如图2所示为本发明提供的一种亚阈值SRAM存储单元电路结构示意图，电路采用双端读写的双端口结构，包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一PMOS管P1和第二PMOS管P2，第一PMOS管P1和第二PMOS管P2的源极接电源电压VDD，第一PMOS管P1的漏极接第一NMOS管N1的漏极、第二NMOS管N2的栅极、第四NMOS管N4的栅极、第五NMOS管N5的源极和第二PMOS管P2的栅极，第一PMOS管P1的栅极接第一NMOS管N1的栅极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第六NMOS管N6的源极和第二PMOS管P2的漏极；第三NMOS管N3和第四NMOS管N4的源极接地电压VSS，第三NMOS管N3的漏极接第一NMOS管N1和第七NMOS管N7的源极，第四NMOS管N4的漏极接第二NMOS管N2和第八NMOS管N8的源极；第五NMOS管N5和第六NMOS管N6的栅极接字线WL，第七NMOS管N7和第八NMOS管N8的栅极接读字线RWL，第六NMOS管N6和第八NMOS管N8的漏极接位线BL，第五NMOS管N5和第七NMOS管N7的漏极接位线非BLB。
本发明提供的电路采用双端读写的双端口结构，其中所有的NMOS管的体端均与地电压VSS相连，所有的PMOS管的体端均与电源电压VDD相连。
图2中第二PMOS管P2的漏极为存储点Q，第一PMOS管P1的漏极为存储点QB，第四NMOS管N4的漏极为存储点NQ、第三NMOS管N3的漏极为存储点NQB。
图3为本发明电路的工作原理波形图，下面结合图2和图3具体说明本发明存储单元电路的工作原理：
1、保持操作：
在存储单元电路保持数据期间，字线WL与读字线RWL都为低电平0，这样第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8处于关断状态，位线BL、位线非BLB上的信号变化无法对存储点Q和存储点QB产生影响。
第一PMOS管P1、第一NMOS管N1和第三NMOS管N3构成第一反相器，第二PMOS管P2、第二NMOS管N2和第四NMOS管N4构成第二反相器，用于存储相反的数据，两个反相器形成反馈结构，同时由于第一NMOS管N1和第二NMOS管N2的存在使得存储单元的保持数据能力比传统6TSRAM存储单元的保持数据能力有所提高。
2、写操作：
由于写0写1操作相似，现在以数据0写入到本发明的存储单元电路为例来说明数据的写操作。
在写数据期间，字线WL和读字线RWL都设置为高电平1，此时，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8导通，位线BL为低电平0，位线非BLB为高电平1，假设存储点Q为高电平1，存储点QB为低电平0，从而第一NMOS管N1和第三NMOS管N3导通，第二NMOS管N2和第四NMOS管N4关断，存储点Q通过第六NMOS管N6向位线BL放电，逐渐把数据写入存储点Q，存储点QB变为高电平。由于在第一PMOS管P1和第三NMOS管N3之间插入第一NMOS管N1，使得第一PMOS管P1、第一NMOS管N1和第三NMOS管N3组成的第一反相器下拉能力变弱。同样的原理，第二PMOS管P2、第二NMOS管N2和第四NMOS管N4组成的第二反相器下拉能力变弱，从而有更好的写稳定性。同时，由于第七NMOS管N7的作用，存储点NQB由原来的0电平变为大于0的某一电平，结果间接增大了第一NMOS管N1的阈值电压，进一步减弱了由第一PMOS管P1、第一NMOS管N1和第三NMOS管N3组成的第一反相器下拉能力，从而使得存储点QB更容易变为高电平。如果由于第六NMOS管N6比第二PMOS管P2的导电能力弱使得存储点Q不容易拉为低电平，但是由于第七NMOS管N7的作用，会使得存储点Q更容易变为低电平，从而有更高的写性能。写数据1有相同的原理。
3、读操作：
读操作时读字线RWL为高电平，字线WL为低电平，位线BL和位线非BLB预充为高电平，若此时存储点Q为0，则存储点QB为高电平，存储点NQ为低电平，此时第一NMOS管N1与第三NMOS管N3关断，第四NMOS管N4和第二NMOS管N2导通，这样位线BL通过第四NMOS管N4和第八NMOS管N8进行放电，位线非BLB保持高电平。由于第七NMOS管N7导通使得存储点NQB为高电平，即第一NMOS管N1的源极电压为高电平，由于MOS管体效应影响使得第一NMOS管N1的阈值电压Vt变大，此时由第一PMOS管P1、第一NMOS管N1和第三NMOS管N3组成的第一反相器需要更高的输入电压才会使得存储点QB节点由高电平变为低电平，此时即使由于第八NMOS管N8与第四NMOS管N4的分压作用使存储点Q电位升高，由于前述的原理存储点QB很难翻转为低电平，所以有更高的读噪声容限。
通过试验仿真得出，相比传统6T SRAM存储单元结构，本发明的存储单元结构保持噪声容限为其1.04倍，读噪声容限为其1.7倍，写噪声容限为其1.41倍。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种亚阈值SRAM存储单元电路，其特征在于，包括第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)、第一PMOS管(P1)和第二PMOS管(P2)，
第一PMOS管(P1)的源极和第二PMOS管(P2)的源极接电源电压(VDD)，第一PMOS管(P1)的漏极接第一NMOS管(N1)的漏极、第二NMOS管(N2)的栅极、第四NMOS管(N4)的栅极、第五NMOS管(N5)的源极和第二PMOS管(P2)的栅极，第一PMOS管(P1)的栅极接第一NMOS管(N1)的栅极、第二NMOS管(N2)的漏极、第三NMOS管(N3)的栅极、第六NMOS管(N6)的源极和第二PMOS管(P2)的漏极；
第三NMOS管(N3)的源极和第四NMOS管(N4)的源极接地电压(VSS)，第三NMOS管(N3)的漏极接第一NMOS管(N1)的源极和第七NMOS管(N7)的源极，第四NMOS管(N4)的漏极接第二NMOS管(N2)的源极和第八NMOS管(N8)的源极；
第五NMOS管(N5)的栅极和第六NMOS管(N6)的栅极接字线(WL)，第七NMOS管(N7)的栅极和第八NMOS管(N8)的栅极接读字线(RWL)，第六NMOS管(N6)的漏极和第八NMOS管(N8)的漏极接位线(BL)，第五NMOS管(N5)的漏极和第七NMOS管(N7)的漏极接位线非(BLB)；
其中所述读字线(RWL)在所述亚阈值SRAM存储单元电路保持数据期间为低电平，写数据和读数据期间为高电平。
2.根据权利要求1所述的亚阈值SRAM存储单元电路，其特征在于，所述第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)和第八NMOS管(N8)的体端均与地电压(VSS)相连，第一PMOS管(P1)和第二PMOS管(P2)的体端均与电源电压(VDD)相连。
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