CN102163455B - 一种静态存储单元及其应用方法 - Google Patents
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Abstract
本发明公开了一种高可靠静态存储单元及其应用方法，包括第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2；其中第一读访问晶体管RPG-1和第二读访问晶体管RPG-2的栅极接在读访问控制信号RD上，第一写访问晶体管WPG-1和第二写访问晶体管WPG-2接在写访问控制信号WR上。本发明抑制因工艺进步及电源电压降低而日益严重的读噪声容限，保持噪声容限和单粒子翻转问题，提高静态存储单元的可靠性。
Description
技术领域：
本发明属于静态存储器领域，涉及一种静态存储单元，尤其是一种高可靠静态存储单元。
背景技术：
随着CMOS工艺特征尺寸和电源电压持续降低，使CMOS器件面临重大的可靠性挑战。对静态存储单元而言，其噪声容限，无论是读写还是保持，都随电源电压的降低而降低，影响其可靠性。另外随着特征尺寸下降，工艺变化的影响因素不断加强，尤其是对存储单元这类小尺寸晶体管，驱动能力特性变化范围更宽，加上噪声容限的降低，使静态存储器阵列的成品率难以提高。
由于晶体管在读操作时，存储节点电压升高，使噪声容限降低，因此目前业界的研究重点集中在如何提高单元的读噪声容限。例如文章“A low voltage andprocess variation tolerant SRAM cell in 90-nm CMOS”（VLSI Design Automationand Test(VLSI-DAT),2010International Symposium on Digital Publication Year:2010,Page(s):78-81），该文章声称可以提高普通6管SRAM的读噪声容限两倍，但保持噪声容限略有降低。提高读噪声容限的技术手段有以下三种，包括晶体管阈值调整，体区在读写时采用不同偏置，读操作时将存储节点与位线隔离。但这些技术均忽视了单元的保持噪声容限和抗单粒子性能。在特征尺寸不断缩小，电源电压不断降低的情况下，提高这两方面可靠性具有重要的意义。
发明内容：
本发明解决的技术问题是：抑制因工艺进步及电源电压降低而日益严重的读噪声容限，保持噪声容限和单粒子翻转问题，提高静态存储单元的可靠性。
本发明的目的在于克服上述现有技术的缺点，提供一种高可靠静态存储单元，包括第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2；其中第一读访问晶体管RPG-1和第二读访问晶体管RPG-2的栅极接在读访问控制信号RD上，第一写访问晶体管WPG-1和第二写访问晶体管WPG-2接在写访问控制信号WR上。
所述第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2的驱动能力比为4:4:4:4:1:1:7:7。
在读操作时，位线BL和互补位线BLB被充电到高电平然后断开连接；这时读访问控制信号RD升高到高电平，打开第一读访问晶体管RPG-1和第二读访问晶体管RPG-2；设Q点存储的为0，则BL通过第一读访问晶体管RPG-1和第一下拉晶体管PD-1进行放电；放电的过程中，节点Q的电平会升高，为了防止电平过高引起单元翻转，此时第一下拉晶体管PD-1的驱动能力要强于第一读访问晶体管RPG-1，第一下拉晶体管PD-1为第一读访问晶体管RPG-1驱动能力的4倍；在写的情况下，首先所有的BL和BLB先充电至高电平，然后被选中的BL和BLB被写电路驱动到相应的电平，最后读访问控制信号RD和写访问控制信号WR先后升高到高电平，打开写第一写访问晶体管WPG-1和第二写访问晶体管WPG-2和第一读访问晶体管RPG-1和第二读访问晶体管RPG-2；设Q点存储的为0，QB点存储的为1，而BL和BLB分别被写电路驱动为1和0；这时，由于第一写访问晶体管WPG-1和第一读访问晶体管RPG-1的并联，其驱动能力大于第一下拉晶体管PD-1，Q节点被拉高到VDD电平附近；而第二写访问晶体管WPG-2和第二读访问晶体管RPG-2的并联，其驱动能力大于第一上拉晶体管PU-1，QB节点被拉低电平VSS附近，即两边同时实现了写入。
本发明的基本指导思路如下所述。该发明在传统静态存储单元基础上，增加了一对访问晶体管，与原访问晶体管相并联。原访问晶体管的栅极短接，由读访问信号（RD）控制。增加的访问晶体管的栅极短接，由写访问信号（WR）控制。当单元处于保持时，RD和WR均为低电平；读取单元内容时，仅RD信号开启到高电平，WR信号维持低电平。当写入数据时，RD和WR均开启。这种访问控制方式，具有以下三个优点。1）互为反馈的反相器不再受读写约束而呈现极度的偏斜，原驱动能力很弱的上拉管增强，与下拉管驱动能力相近或相等，改善了存储单元的保持噪声容限。2）上拉管的驱动增强，使存储单元在受到粒子撞击时，可以更快速度恢复到高电平，减小恢复时间，增加单元翻转临界电荷值，提高了存储单元抗单粒子翻转SEU(single event upset)性能。3）受可写入和保持噪声容限的约束，传统的存储单元的访问管的驱动能力是下拉管的1/2，这使单元的读噪声容限很低，本发明的读访问管可以是下拉管的1/4或更弱，改善单元读噪声容限。
对普通的6管SRAM单元，为了满足读写的约束条件，上拉管最弱，假设其驱动能力为1，则为了实现可写入，访问管的驱动能力应为2左右。下拉管的驱动能力最强，应为4左右，防止在读过程中存储0的节点电压过高而导致的破坏性读。这种普通单元有以下缺点。互补反相器的上拉管与下拉管的驱动能力不一致，约为1:4，导致互补反相器的保持噪声容限降低。上拉管驱动能力弱使关闭的NMOS漏区成为单粒子最敏感的点，一些低能粒子撞击在漏区都能引起翻转，降低可靠性。最后一个是读噪声容限，在读取时，由于位线充电至高电平后通过存储为0的节点访问管和下拉管放电，导致存储为0的节点电压会升高，使噪声容限降低。然而不能降低访问管的驱动能力来提高读噪声容限，因为访问管驱动能力降低，就需要降低上拉管的驱动能力，使互补反相器呈现更大的偏斜。
本文提出的发明可以改善这三方面的可靠性问题。通过对SMIC的0.13um，1.2V工艺下的普通单元和加固单元进行仿真。普通单元的上拉，访问，下拉管驱动能力比为1:2:4。加固单元的上拉，读访问，写访问，下拉驱动能力比为4:1:7:4。得到的保持噪声容限，读噪声容限和单元的临界翻转电荷，如下表所示：
可见保持噪声容限提升了72%，读噪声容限和抗SEU性能均提升一倍多。但是该单元有两个不足，一是读访问时访问管驱动能力弱，导致读速度下降，这个可以通过划分位线上挂载的单元个数来改善；二是单元面积增大了约60%。
附图说明：
图1为一单位存储单元示意图。
图2为存储单元的控制信号操作示意图。
其中：PU-1为第一上拉管；PU-2为第二上拉管；PD-1为第一下拉管；PD-2为第二下拉管；BL为位线；BLB为互补位线；Q为存储节点；QB为互补存储节点；W为工艺的最小沟道宽度；L为工艺的最小沟道长度；WR为写访问信号；RD为读访问信号；WPG-1为第一写访问管；WPG-2为第二写访问管；RPG-1为第一读访问管；RPG-2为第二读访问管。
具体实施方式：
下面结合附图对本发明做进一步详细描述：
参见图1-2，一种高可靠静态存储单元，包括第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2；其中第一读访问晶体管RPG-1和第二读访问晶体管RPG-2的栅极接在读访问控制信号RD上，第一写访问晶体管WPG-1和第二写访问晶体管WPG-2接在写访问控制信号WR上。
图1是本发明一实施例的8T-SRAM的原理图与晶体管尺寸。其读写访问控制信号的具体实施实例如图2所示。此8T-SRAM单元包括第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2。其中第一读访问晶体管RPG-1和第二读访问晶体管RPG-2的栅极接在读访问控制信号RD上，第一写访问晶体管WPG-1和第二写访问晶体管WPG-2接在写访问控制信号WR上。根据图中的晶体管尺寸可见，上拉PMOS晶体管的驱动能力显著增强，与下拉NMOS晶体管的驱动能力相当。
本发明基本操作原理如下。在读操作时，位线BL和互补位线BLB被充电到高电平然后断开连接。这时读访问控制信号RD升高到高电平，打开读访问管RPG-1和RPG-2。不失一般性，设Q点存储的为0，则BL通过RPG-1和PD-1进行放电。放电的过程中，节点Q的电平会升高，为了防止电平过高引起单元翻转，此时PD-1的驱动能力要强于RPG-1，通常PD-1的为RPG-1驱动能力的4倍，如图1所示。
在写的情况下，首先所有的BL和BLB先充电至高电平，然后被选中的BL和BLB被写电路驱动到相应的电平，最后读访问控制信号RD和写访问控制信号WR先后升高到高电平，打开写访问管WPG-1和WPG-2和读访问管RPG-1和RPG-2。不失一般性，设Q点存储的为0，QB点存储的为1，而BL和BLB分别被写电路驱动为1和0。这时，由于WPG-1和RPG-1的并联，其驱动能力大于下拉管PD-1，Q节点被拉高到VDD电平附近。而WPG-2和RPG-2的并联，其驱动能力大于上拉管PU-1，QB节点被拉低VSS电平附近，即两边同时实现了写入。
对普通的6管单元，减小读访问管的驱动能力，需要相应减小上拉管的驱动能力以满足写约束，从而使反相器过度偏斜而不能正常保持数据，因此传统单元的读噪声容限是不能提高的。而对本发明而言，可以减小读访问管的驱动能力，增加单元的读噪声容限，不用考虑传统的写约束条件引起的反相器过度偏斜，因为写操作由两个并联的访问管同时操作。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定专利保护范围。
Claims (3)
1.一种高可靠静态存储单元，其特征在于：包括第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2；其中第一读访问晶体管RPG-1和第二读访问晶体管RPG-2的栅极接在读访问控制信号RD上，第一写访问晶体管WPG-1和第二写访问晶体管WPG-2接在写访问控制信号WR上。
2.如权利要求1所述一种高可靠静态存储单元，其特征在于：所述第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1、第二下拉晶体管PD-2、第一读访问晶体管RPG-1、第二读访问晶体管RPG-2、第一写访问晶体管WPG-1和第二写访问晶体管WPG-2的驱动能力比为4∶4∶4∶4∶1∶1∶7∶7。
3.如权利要求1或2所述一种高可靠静态存储单元的应用方法，其特征在于：在读操作时，位线BL和互补位线BLB被充电到高电平然后断开连接；这时读访问控制信号RD升高到高电平，打开第一读访问晶体管RPG-1和第二读访问晶体管RPG-2；设Q点存储的为0，则BL通过第一读访问晶体管RPG-1和第一下拉晶体管PD-1进行放电；放电的过程中，节点Q的电平会升高，为了防止电平过高引起单元翻转，此时第一下拉晶体管PD-1的驱动能力要强于第一读访问晶体管RPG-1，第一下拉晶体管PD-1的为第一读访问晶体管RPG-1驱动能力的4倍；在写的情况下，首先所有的BL和BLB先充电至高电平，然后被选中的BL和BLB被写电路驱动到相应的电平，最后读访问控制信号RD和写访问控制信号WR先后升高到高电平，打开写第一写访问晶体管WPG-1和第二写访问晶体管WPG-2和第一读访问晶体管RPG-1和第二读访问晶体管RPG-2；设Q点存储为0，QB点存储为1，而BL和BLB分别被写电路驱动为1和0；这时，由于第一写访问晶体管WPG-1和第一读访问晶体管RPG-1的并联，其驱动能力大于第一下拉晶体管PD-1，Q节点被拉高到VDD电平附近；而第二写访问晶体管WPG-2和第二读访问晶体管RPG-2的并联，其驱动能力大于第一上拉晶体管PU-2，QB节点被拉低VSS电平附近，即两边同时实现了写入。
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