CN102360567A

CN102360567A - 一种自动调节传输管与下拉管强度的8管存储单元

Info

Publication number: CN102360567A
Application number: CN 201110261904
Authority: CN
Inventors: 温亮; 李振涛; 徐庆光; 郭阳; 陈书明; 张家胜; 刘详远; 唐涛
Original assignee: HUNAN LUGU FEITENG MICROELECTRONIC CO Ltd
Current assignee: HUNAN LUGU FEITENG MICROELECTRONIC CO Ltd
Priority date: 2011-09-06
Filing date: 2011-09-06
Publication date: 2012-02-22

Abstract

本发明的一种自动调节传输管与下拉管强度的8管存储单元，在标准的6管存储单元的基础上，增加了两个可调节传输管与下拉管强度的NMOS管，以实现一种根据读写操作类型进行自动调节传输管与下拉管强度的8管存储单元结构。当存储单元进行写操作时，传输管的强度被加强，提高了存储单元的写噪声容限，并加快了写操作的速度；当存储单元进行读操作时，下拉管的强度被加强，提高了存储单元的读噪声容限同时加快了数据读操作的速度。本发明的8管存储单元具有静态噪声容限大，稳定性好，读写速度快等优点。

Description

一种自动调节传输管与下拉管强度的8管存储单元

技术领域

本发明属于集成电路设计领域，具体涉及的是纳米尺度CMOS工艺下静态随机存储器(Static Random Access Memory，SRAM)。

背景技术

随着大容量片上存储器需求的不断增加，在微处理器和SoC芯片中，存储器占芯片面积的比重越来越大，据ITRS预测，到2013年存储器将占到整个芯片面积的90%以上。SRAM是最重要的一类片上存储器实现技术。存储单元是SRAM的核心，直接决定了SRAM的性能和存储密度。6管存储单元由于晶体管数目少，面积小，在SRAM的设计中被广泛采用。

但随着工艺尺寸的缩小，6管SRAM面临着许多严峻的技术挑战。首先，工艺抖动引起器件工艺参数的变化以及相邻器件之间阈值电压的不匹配，这在小尺寸器件制造过程中是最易发生的。而对于SRAM来说，存储阵列通常采用最小尺寸的晶体管，这就使得存储阵列比逻辑电路更易受到器件工艺参数变化及阈值电压不匹配的影响。由于6管存储单元在执行读操作时，存在数据存储结点与位线的直流通路，使得数据存储结点很容易受到内部噪声的影响，从而发生读破坏。工艺参数变化及阈值电压的不匹配会导致存储单元静态噪声容限进一步减小，抗噪声能力减弱，稳定性变差。再者，电源电压的降低和NBTI(Negative Bias Temperature Instability)等二级效应越来越越严重，使得6管存储单元的稳定性进一步降低了存储单元的静态噪声容限。

为了提高6管SRAM单元在纳米尺度工艺下的稳定性，研究者们提出了很多改进方法。1)通过加大6管存储单元的下拉管强度来减少读破坏的发生，提高存储单元的读稳定性；2)采用动态字线等读辅助电路来降低读字线的电压，从而减弱传输管的强度，提高单元的读噪声容限；3)采用负位线电压等写辅助电路来增加传输管的强度，提高单元的写噪声容限；4)通过降低整个阵列的N阱电压或存储阵列的电源电压来提高存储单元的写操作稳定性；5)采用多电源电压技术或自适应电源电压技术来提高存储单元写或读操作的稳定性。但这些都是单一的提高读或是写的静态噪声容限，而且需要增加额外的读、写辅助电路，并以牺牲SRAM的性能为代价。

发明内容

针对6管存储单元在纳米级尺度工艺下稳定性变差的问题，本发明提出了一种可根据读写操作类型自动调节传输管与下拉管强度的8管存储单元。它具有静态噪声容限大，稳定性好，读写速度快等优点。

结合图1是该8管存储单元的电路结构所示，本发明的主要的技术思想是：

1、在由上拉PMOS管P1、上拉PMOS管P2、下拉NMOS管N1、下拉NMOS管N2、传输NMOS管N5和传输NMOS管N6构成的，并连接有存储单元的读写字线WL和作为互补位线的位线BL与位线BLB的标准6管存储单元结构上，增加可调节传输管与下拉管强度的NMOS管N3、NMOS管N4这两个晶体管，

其中，N3的栅极接数据存储结点QB,漏极接数据存储结点Q，源极则接列选字线CL；而N4的栅极接数据存储结点Q，漏极接数据存储结点QB，源极则同样接列选字线CL。

2、当存储单元执行写操作时，读写字线WL为高，列选字线CL也置为高。如果此时存储单元执行写“1”操作，即Q点存储“0”，QB点存储“1”，位线BL置为“1”，位线BLB置为“0”，则NMOS管N3打开，NMOS管N4关断。此时，位线BL与列选字线CL分别通过传输管N5和N3对Q点进行充电，相对于6管存储单元的写操作来说，这相当于增强了传输管N5的电流传输能力，增加了存储单元的写噪声容限，提高了存储单元写“0”操作的稳定性，并且传输管N5电流传输能力的增强同时也加快了存储单元写“0”操作的速度。同理，当存储单元进行写“0”操作时，NMOS管N4打开，NMOS管N3关断，传输管N6的电流传输能力通过NMOS管N4得到了增强，提高了存储单元写“1“操作的稳定性，同时加快了存储单元写“1”操作的速度。

3、当存储单元执行读操作时，读写字线WL为高，列选字线CL置为低。如果存储单元此时执行读“0”操作，即Q点存储“0”，QB点存储“1”，位线BL与BLB都预充为高，则NMOS管N3打开，NMOS管N4关断。位线BL通过N5、下拉NMOS管N1及NMOS管N3对地进行放电，从而将数据“0”读出。由于下拉管下拉NMOS管N1和NMOS管N3同进对Q点进行下拉，它们对Q点的下拉能力远远大于传输管N5对Q点的电流传输能力，相对于6管存储单元的读操作来说，这相当于增强了下拉NMOS管N1的下拉能力，降低了读破坏发生的可能性，增加了存储单元的读噪声容限，提高了存储单元读“0”操作的稳定性，并且下拉NMOS管N1下拉能力的增强同时也加快了存储单元读“0”操作的速度。同理，当存储单元进行读“1”操作时，NMOS管N4打开，NMOS管N3关断，下拉NMOS管N2的下拉能力通过NMOS管N4得到了增强，提高了存储单元读“1“操作的稳定性，同时加快了存储单元读‘1”操作的速度。

4、当存储单元处于保持状态时，读写字线WL为低，列选字线CL也置为低，存储单元通过交叉耦合的反相器进行数据保持。

本发明的8管存储单元主要的技术优势有如下几个方面：

1、可以根据存储单元读写操作的类型来自动的调节传输管和下拉管的强度，增加了存储单元的静态噪声容限，提高了存储单元读、写操作的稳定性。

2、不需要额外的辅助电路就能同时增加存储单元读、写操作的噪声容限，节约了面积。

3、在提高存储单元稳定性的同时，也加快了存储单元读、写操作的速度。

附图说明

图1是本发明的8管存储单元的电路结构图。

图2是由本发明的8管存储单元组成的存储阵列示意图。

图3是基于本发明的8管存储单元的存储器结构图。

具体实施方式

以下将结合说明书附图，详细说明自动调节传输管和下拉管强度的8管存储单元的电路结构和工作过程。

图1是本发明的8管存储单元的电路结构。基于6管存储单元结构，增加两个可调节传输管与下拉管强度的NMOS管。上拉PMOS管P1、P2，下拉NMOS管N1、N2与传输NMOS管N5、N6构成标准的6管存储单元，WL为存储单元的读写字线，BL与BLB为一对互补的位线。NMOS管N3、NMOS管N4为两个增加的晶体管，其中NMOS管N3的栅极接数据存储结点QB,漏极接数据存储结点Q，源极则接列选字线CL；而NMOS管N4的栅极接数据存储结点Q，漏极接数据存储结点QB，源极则同样接列选字线CL。

当存储单元执行写操作时，读写字线WL为高，列选字线CL也置为高。如果此时存储单元执行写“1”操作，即Q点存储“0”，QB点存储“1”，位线BL置为“1”，位线BLB置为“0”，则NMOS管N3打开，NMOS管N4关断。此时，位线BL与列选字线CL分别通过传输管N5和N3对Q点进行充电，相对于6管存储单元的写操作来说，这相当于增强了传输管N5的电流传输能力，增加了存储单元的写噪声容限，提高了存储单元写“0”操作的稳定性，并且传输管N5电流传输能力的增强同时也加快了存储单元写“0”操作的速度。同理，当存储单元进行写“0”操作时，NMOS管N4打开，NMOS管N3关断，传输管N6的电流传输能力通过NMOS管N4得到了增强，提高了存储单元写“1“操作的稳定性，同时加快了存储单元写“1”操作的速度。

当存储单元执行读操作时，读写字线WL为高，列选字线CL置为低。如果存储单元此时执行读“0”操作，即Q点存储“0”，QB点存储“1”，位线BL与BLB都预充为高，则NMOS管N3打开，NMOS管N4关断。位线BL通过N5、下拉NMOS管N1及NMOS管N3对地进行放电，从而将数据“0”读出。由于下拉管下拉NMOS管N1和NMOS管N3同进对Q点进行下拉，它们对Q点的下拉能力远远大于传输管N5对Q点的电流传输能力，相对于6管存储单元的读操作来说，这相当于增强了下拉NMOS管N1的下拉能力，降低了读破坏发生的可能性，增加了存储单元的读噪声容限，提高了存储单元读“0”操作的稳定性，并且下拉NMOS管N1下拉能力的增强同时也加快了存储单元读“0”操作的速度。同理，当存储单元进行读“1”操作时，NMOS管N4打开，NMOS管N3关断，下拉NMOS管N2的下拉能力通过NMOS管N4得到了增强，提高了存储单元读“1“操作的稳定性，同时加快了存储单元读‘1”操作的速度。

当8管存储单元处于保持状态时，读写字线WL为低，列选字线CL也置为低，存储单元通过交叉耦合的反相器进行数据保持。

综上所述，8管存储单元可以根据存储单元读写操作的类型来自动的调节传输管和下拉管的强度，增加了存储单元的静态噪声容限，提高了存储单元读、写操作的稳定性。而且不需要额外的辅助电路就能同时增加存储单元读、写操作的噪声容限，节约了面积。在提高存储单元稳定性的同时，也加快了存储单元读、写操作的速度。

图2所示是由8管存储单元组成的存储阵列，每一行存储单元共享一条读写字线和一条列选字线，每一列存储单元共享一对互补的位线。当存储阵列执行写操作时，读写字线WL<0:m>其中的一根为高电平，列选字线CL<0:m>其中的一根也为高电平，其余的读写字线与列选字线全为低电平，数据通过互补的位线进行写入；当存储阵列执行读操作时，读写字线WL<0:m>其中的一根为高电平，其余的读写字线和所有的列选字线都为低电平，数据通过互补的位线读出。

图3所示是基于8管存储单元的存储器结构图，K位地址经过译码器后产生m条读写字线和m条列选字线，存储器执行写操作时，其中一条读写字线和一条列选字线为高，数据D<0:n>经IO电路，驱动互补的位线，将数据写入。存储器执行读操作时，其中一条读写字线为高，所有列选字线为低，存储的数据经IO电路输出Q<0:n>。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims

1.一种自动调节传输管与下拉管强度的8管存储单元，包括由上拉PMOS管P1、上拉PMOS管P2、下拉NMOS管N1、下拉NMOS管N2、传输NMOS管N5和传输NMOS管N6构成的标准6管存储单元结构上，所述标准6管存储单元结构连接有存储单元的读写字线WL和作为互补位线的位线BL与位线BLB，其特征在于，标准6管存储单元结构上增加有可调节传输管与下拉管强度的NMOS管N3、NMOS管N4这两个晶体管，构成8管存储单元，

NMOS管N3的栅极接数据存储结点QB，漏极接数据存储结点Q，源极则接列选字线CL；

NMOS管N4的栅极接数据存储结点Q，漏极接数据存储结点QB，源极则同样接列选字线CL。

2.根据权利要求1所述的自动调节传输管与下拉管强度的8管存储单元，其特征在于，所述8管存储单元以m条读写字线，m条列选字线，以及n对互补位线构成m X n阵列，阵列执行写操作时，当m条读写字线中的一条为高，m条列选字线中的一条为高，数据通过n对互补的位线写入；当m条读写字线中的一条为高，m条列选字线全为低，数据通过n对互补的位线读出。