CN1725373A - 不同工艺－电压－温度变化下稳定的同步随机存取存储器 - Google Patents

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Abstract

一种采用有效电压结构的SRAM，其在工艺－电压－温度(PVT)改变时仍能稳定。该SRAM为SRAM单元提供的有效电源电压是通过将电源电压降低一晶体管的阈值电压而得到的，且有效地电压是通过将地电压提升一晶体管的阈值电压而得到的。由于使用二极管型的PMOS和NMOS晶体管连接在电源电压与有效电源电压之间，且使用二极管型的NMOS和PMOS晶体管连接在地电压与有效地电压之间，就提供了即使在不同PVT变化下仍稳定的有效电源电压电平和有效地电压电平，因此具有稳定的低漏电流特性。

Description

不同工艺-电压-温度变化下稳定的同步随机存取存储器
技术领域
本发明涉及半导体存储器，且尤其涉及采用有效电压方案(virtual railscheme)、在不同工艺-电压-温度(PVT)变化下稳定的同步随机存取存储器(SRAM)。
背景技术
图1是SRAM存储阵列中通常使用的、包含6个晶体管的SRAM单元101电路图。常将SRAM单元101称作6T SRAM单元。在SRAM单元101中，将NMOS晶体管N1和N2分别连接在地电压VSS与节点A以及在地电压VSS与节点B之间，且将节点A和B分别通过PMOS晶体管P1和P2连接到电源电压VDD。节点A与晶体管P2和N2的栅极连接，且节点B与晶体管P1和N1的栅极连接。
SRAM单元101存储数据。具体而言，SRAM单元101将一电压电平存储在一由2个交叉连接的反相器形成的触发器中。其中一交叉反相器由晶体管P1和N1组成，且另一交叉反相器由晶体管P2和N2组成。例如，当节点A的电压电平大约与地电压VSS相同时，即为逻辑低电平时，晶体管P2导通，且晶体管N2截止，从而将节点B升为接近电源电压VDD的电平，且进入逻辑高状态。当节点B为逻辑高时，晶体管P1截止，且晶体管N1导通，从而将节点A降为地电压VSS，且进入逻辑低状态。这样，SRAM单元101被连续锁存。
将节点A和B分别通过NMOS晶体管N3和N4与位线BL和反位线/BL连接。将NMOS晶体管N3和N4称为存取(access)晶体管或传送(pass)晶体管。将NMOS晶体管N3和N4的栅极与能够实现读写操作的字线WL连接。如果节点A为逻辑低且使字线WL处于逻辑高电平，则从位线BL经存取晶体管N3和晶体管N1到地电压VSS形成电流通路，且将节点A的逻辑低状态读出到位线BL上。
如果节点A为逻辑低且字线WL为逻辑低，则SRAM单元101中从位线BL经存取晶体管N3和晶体管N1到地电压VSS形成一漏电流通路103。
当SRAM单元尺寸不断减小时，SRAM单元提供的读出电流大小下降。尤其是，由于技术进步，使读出电流随电源电压VDD降低而降低。与读出电流下降对比，漏电流大小反而增加。随漏电流增加，从SRAM单元中读数据变得更困难，因而需要一种降低每个SRAM单元中漏电流的方法。
美国专利6,560,139和6,549,453中公布了降低SRAM单元中漏电流的技术。
图2所示美国专利6,560,139的SRAM单元中，压降(pull-down)晶体管N1和N2的源极没有直接与地电压VSS连接，但通过偏置器件203与与地电压VSS连接。偏置器件203是一晶体管，并且通过选通电源电压VDD而导通的偏置晶体管203的沟道两端的压降，将压降晶体管N1和N2的源极电压增加。当压降晶体管N1和N2的源极电压增加时，晶体管N1和N2的栅极-源极电压为负。因此，反向偏置源结使晶体管N1和N2沟道耗尽，从而增加了阈值电压Vt。由于阈值电压Vt增加，读出电流稍微下降，但漏电流成指数下降。
图3所示美国专利6,549,453的SRAM单元阵列200中，使NMOS晶体管208作为二极管与开关部分206连接，以将VL节点电压从地电压VSS增加一NMOS晶体管阈值电压Vt。因此，如在上述美国专利′139中，漏电流下降，且将一单元节点中的一位从0到1反转或反之所需的电压摆幅宽度也下降。同样，使PMOS晶体管214作为二极管与开关部分210连接，以将VH节点电压从电源电压VDD减小一PMOS晶体管阈值电压Vt，且将该单元节点中的该位从0到1反转或反之所需的电压摆幅宽度下降。
在有效电压技术中，将电源电压降低到一预定电压，且将地电压VSS上升到一预定电压，以实现低漏电流模式的SRAM，根据每个SRAM单元中的漏电流大小以及具有二极管特性的晶体管208和214的微弱导通电流，确定下降的电源电压VH和上升的地电压VL。
当芯片系统(SOC)电路体系中采用低漏电流SRAM时，由于SOC工作时不同电压和温度特性的影响，使电源电压VDD和地电压VSS的有效电压VH和VL范围改变。此外，在制造SOC半导体器件期间，由于工艺参数的影响，使电源电压VDD和地电压VSS的有效电压VH和VL范围改变。根据工艺、电压和温度即PVT状况所得有效电压的模拟结果如图4所示。
图4表示有效电压随PVT状况的分布，其中电源电压VDD的电平按诸如1.35V、1.2V、1.1V、1.05V等变化，温度按诸如-55℃、25℃、125℃等变化，且PMOS和NMOS晶体管的工作按诸如快-快(F-F)、快-慢(F-S)、慢-快(S-F)以及慢-慢(S-S)变化。参照图4，根据PVT状况不同，有效电源电压VH和有效地电压VL有极大波动。尤其是，有效电源电压VH和有效地电压VL间的最大差异为ΔA，且最小差异为ΔB。在ΔA部分，SRAM单元的读出电流增加，从而SRAM单元工作稳定但漏电流增加。在ΔB部分，漏电流小但SRAM单元的读出电流下降，从而SRAM单元执行不稳定的读出操作。
发明内容
本发明提供一低漏电流SRAM，其提供的有效电压在不同工艺-电压-温度(PVT)变化下稳定。
根据本发明的一方面，提供一同步随机存取存储器(SRAM)。将多个SRAM单元与一字线、一位线、一反位线、一有效电源电压、以及一有效地电压连接。当SRAM单元工作于低漏电流模式时，第一偏置器件以将电源电压降低第一电压值后所得电压电平供给有效电源电压，且当SRAM单元工作于有源模式时，以电源电压供给有效电源电压。当SRAM单元工作于低漏电流模式时，第二偏置器件以将地电压提升第二电压值后所得电压电平供给有效地电压，且当SRAM单元工作于有源模式时，以地电压供给有效地电压。
具体而言，第一偏置器件包括：一第一PMOS晶体管，包括一源极，其与电源电压连接、一栅极，其与一实施例中的有源模式下起作用的一第一控制信号连接、以及一漏极，其与有效电源电压连接；一第二PMOS晶体管，包括一源极，其与电源电压连接、以及一栅极和一漏极，其与有效电源电压连接；以及一第三NMOS晶体管，包括一源极和一栅极，其与电源电压连接、以及一漏极，其与有效电源电压连接。
第二偏置器件包括：一第一NMOS晶体管，包括一源极，其与地电压连接、一栅极，其与一实施例中的有源模式下起作用的一第二控制信号连接、以及一漏极，其与有效地电压连接；一第二NMOS晶体管，包括一源极，其与有效地电压连接、以及一栅极和一漏极，其与地电压连接；以及一第三PMOS晶体管，包括一源极和一栅极，其与地电压连接、以及一漏极，其与有效地电压连接。
在一实施例中，每个SRAM单元为6T SRAM型单元。有效电源电压具有通过将电源电压降低第二PMOS晶体管的阈值电压而得到的电压电平。有效地电压具有通过将地电压提升第二NMOS晶体管的阈值电压而得到的电压电平。
另一方面，本发明中的SRAM包括：多个SRAM单元，其与一字线、一位线、一反位线、一有效电源电压、以及一有效地电压连接；一第一PMOS晶体管，包括一源极，其与电源电压连接、一栅极，其与有源模式下起作用的一第一控制信号连接、以及一漏极，其与有效电源电压连接；一第二PMOS晶体管，包括一源极，其与电源电压连接、以及一栅极和一漏极，其与有效电源电压连接；以及一第三NMOS晶体管，包括一源极和一栅极，其与电源电压连接、以及一漏极，其与有效电源电压连接；一第一NMOS晶体管，包括一源极，其与地电压连接、一栅极，其与有源模式下起作用的一第二控制信号连接、以及一漏极，其与有效地电压连接；一第二NMOS晶体管，包括一源极，其与有效地电压连接、以及一栅极和一漏极，其与地电压连接；以及一第三PMOS晶体管，包括一源极和一栅极，其与地电压连接、以及一漏极，其与有效地电压连接。
在一实施例中，每个SRAM单元为6T SRAM型单元。有效电源电压具有通过将电源电压降低第二PMOS晶体管的阈值电压而得到的电压电平。有效地电压具有通过将地电压提升第二NMOS晶体管的阈值电压而得到的电压电平。
这样，依靠本发明中的SRAM，即使在工艺-电压-温度(PVT)变化情况下，所提供的通过将电源电压降低一晶体管的阈值电压而得到的有效电源电压以及通过将地电压提升一晶体管的阈值电压而得到的有效地电压是稳定的，从而为SRAM提供了稳定的低漏电流特性。
附图说明
通过参照附图详细描述其示例性实施例，本发明的上述及其他特性和优点将变得更明显，其中：
图1是传统6T SRAM单元的电路图；
图2表示传统低漏电流SRAM单元；
图3表示采用传统有效电压方案的SRAM单元阵列；
图4表示图3中SRAM单元阵列的有效电压随不同PVT状况变化的模拟结果；
图5表示根据本发明实施例的采用有效电压结构的SRAM；
图6是根据本发明的图5中SRAM的工作流图；
图7表示根据本发明的图5中SRAM单元阵列的有效电压随不同PVT状况变化的模拟结果；以及
图8表示根据本发明的图5中SRAM单元阵列的有效电压随不同PVT状况变化的模拟结果。
具体实施方式
将参照附图对本发明的优选实施例描述，以对本发明的优点以及实现本发明的目的获得足够的理解。
下文，将通过参照附图解释本发明的优选实施例来详细描述本发明。附图中相同标记表示相同部分。
图5表示根据本发明实施例的采用有效电压方案的SRAM。参照图5，除晶体管P1和P2的源极不是直接与电源电压VDD连接而是与通过第一偏置器件510输送的有效电源电压V_VDD连接、且晶体管N1和N2的源极不是直接与地电压VSS连接而是与通过第二偏置器件520输送的有效地电压V_VSS连接之外，SRAM单元501的结构大体上与图1中的SRAM单元101相同。
第一偏置器件510包括第一和第二PMOS晶体管511和512、以及第三NMOS晶体管513。第一PMOS晶体管511的源极与电源电压VDD连接、栅极与第一控制信号SA_VDD连接、以及漏极与有效电源电压V_VDD连接。第二PMOS晶体管512的源极与电源电压VDD连接、以及栅极和漏极与有效电源电压V_VDD连接。第三NMOS晶体管513的源极和栅极与电源电压VDD连接、以及漏极与有效电源电压V_VDD连接。
当SRAM在有源模式下时，响应于其为起作用的逻辑低的第一控制信号SA_VDD，第一PMOS晶体管511导通，并将电源电压VDD提供给有效电源电压V_VDD。当SRAM在低漏电流模式下时，第一控制信号SA_VDD为不起作用的逻辑高，第一PMOS晶体管511截止。当SRAM在低漏电流模式下时，将电源电压VDD经二极管型第二PMOS晶体管512下降了第二PMOS晶体管512的阈值电压Vt后所得电压电平提供给有效电源电压V_VDD。第二PMOS晶体管512用于降低漏电流。第三NMOS晶体管513的作用将在下面与第三PMOS晶体管523一起作描述。
第二偏置器件520包括第一和第二NMOS晶体管521和522、以及第三PMOS晶体管523。第一NMOS晶体管521的源极与地电压VSS连接、栅极与第二控制信号SA_VSS连接、以及漏极与有效地电压V_VSS连接。第二NMOS晶体管522的源极与地电压VSS连接、以及栅极和漏极与有效地电压V_VSS连接。第三PMOS晶体管523的源极和栅极与地电压VSS连接、以及漏极与有效地电压V_VSS连接。
当SRAM在有源模式下时，响应于其为起作用的逻辑高的第二控制信号SA_VSS，第一NMOS晶体管521导通，并将地电压VSS提供给有效地电压V_VSS。当SRAM在低漏电流模式下时，第二控制信号SA_VSS为不起作用的逻辑低电平，第一NMOS晶体管521截止。当SRAM在低漏电流模式下时，二极管型第二NMOS晶体管522将有效地电压V_VSS从地电压VSS上升第二NMOS晶体管522的阈值电压Vt。
图5的SRAM的工作流图示于图6中。当SRAM工作在有源模式时，有效电源电压V_VDD为电源电压VDD，且有效地电压V_VSS为地电压VSS。当SRAM工作在低漏电流模式时，有效电源电压V_VDD为电压VDD-ΔV，且有效地电压V_VSS为电压ΔV。ΔV表示晶体管512和522的阈值电压Vt。
现在参照图7和8分别表示的有效电源电压V_VDD和有效地电压V_VSS随不同PVT状况变化图，描述第三NMOS和PMOS晶体管513和523的作用。与图4中的图类似，图7和8表示有效电压随PVT状况的分布，其中电源电压VDD的电平按1.35V、1.2V、1.1V、1.05V等变化，温度按-55℃、25℃、125℃等变化，且PMOS和NMOS晶体管的工作按快-快(F-F)、快-慢(F-S)、慢-快(S-F)以及慢-慢(S-S)变化。图7和8根据不同的PVT状况，将图5中SRAM的有效电源电压V_VDD和有效地电压V_VSS与有效电源电压VH和有效地电压VL作比较。参照图7，根据本发明实施例的有效电源电压V_VDD的波动不比图4有效电源电压VH严重。参照图8，根据本发明实施例的有效地电压V_VSS的波动不比图4有效地电压VL严重。因此，使漏电流随有效电源电压V_VDD和有效地电压V_VSS的PVT状况变化的变化降低。
根据本发明的SRAM为SRAM单元提供的有效电源电压是通过将电源电压降低一晶体管的阈值电压而得到的，且有效地电压是通过将地电压提升一晶体管的阈值电压而得到的。由于使用二极管型的PMOS和NMOS晶体管连接在电源电压与有效电源电压之间，且使用二极管型的NMOS和PMOS晶体管连接在地电压与有效地电压之间，就提供了即使在不同PVT变化下仍稳定的有效电源电压电平和有效地电压电平，因此SRAM有稳定的低漏电流特性。
尽管参照其中的示例性实施例对本发明作了特别的展示和描述，本领域的技术人员应理解可作形式和细节上的变化而不偏离如权利要求中所定义的本发明的实质和范围。

Claims (14)

1.一种同步随机存取存储器(SRAM)，包括：
多个SRAM单元，其与一字线、一位线、一反位线、一有效电源电压、以及一有效地电压连接；
一第一偏置器件，当SRAM单元工作于低漏电流模式时，将电源电压降低第一电压值后所得电压电平供给有效电源电压，且当SRAM单元工作于有源模式时，以电源电压供给有效电源电压；以及
一第二偏置器件，当SRAM单元工作于低漏电流模式时，将地电压提升第二电压值后所得电压电平供给有效地电压，且当SRAM单元工作于有源模式时，以地电压供给有效地电压。
2.根据权利要求1的SRAM，其中第一偏置器件包括：
一第一PMOS晶体管，包括一与电源电压连接的源极，一与一第一控制信号连接的栅极，以及一与有效电源电压连接的漏极；
一第二PMOS晶体管，包括一与电源电压连接的源极、以及与有效电源电压连接的一栅极和一漏极；以及
一第三NMOS晶体管，包括与电源电压连接的一源极和一栅极，以及一与有效电源电压连接的漏极。
3.根据权利要求2的SRAM，其中当SRAM工作在有源模式时，第一控制信号起作用。
4.根据权利要求1的SRAM，其中第二偏置器件包括：
一第一NMOS晶体管，包括一与地电压连接的源极，一与一第二控制信号连接的栅极，以及一与有效地电压连接的漏极；
一第二NMOS晶体管，包括一与有效地电压连接的源极，以及与地电压连接的一栅极和一漏极；以及
一第三PMOS晶体管，包括与地电压连接的一源极和一栅极，以及一与有效地电压连接的漏极。
5.根据权利要求4的SRAM，其中当SRAM工作在有源模式时，第二控制信号起作用。
6.根据权利要求1的SRAM，其中每个SRAM单元为6T SRAM型单元。
7.根据权利要求1的SRAM，其中有效电源电压具有通过将电源电压降低第二PMOS晶体管的阈值电压而得到的电压电平。
8.根据权利要求1的SRAM，其中有效地电压具有通过将地电压提升第二NMOS晶体管的阈值电压而得到的电压电平。
9.一种SRAM，包括：
多个SRAM单元，其与一字线、一位线、一反位线、一有效电源电压、以及一有效地电压连接；
一第一PMOS晶体管，包括一与电源电压连接的源极，一与有源模式下起作用的一第一控制信号连接的栅极，以及一与有效电源电压连接的漏极；
一第二PMOS晶体管，包括一与电源电压连接的源极，以及与有效电源电压连接的一栅极和一漏极；
一第三NMOS晶体管，包括与电源电压连接的一源极和一栅极，以及一与有效电源电压连接的漏极；
一第一NMOS晶体管，包括一与地电压连接的源极，一与有源模式下起作用的一第二控制信号连接的栅极，以及一与有效地电压连接的漏极；
一第二NMOS晶体管，包括一与有效地电压连接的源极，以及与地电压连接的一栅极和一漏极；以及
一第三PMOS晶体管，包括与地电压连接的一源极和一栅极，以及一与有效地电压连接的漏极。
10.根据权利要求9中的SRAM，其中当SRAM工作在有源模式时，第一控制信号起作用。
11.根据权利要求9的SRAM，其中当SRAM工作在有源模式时，第二控制信号起作用。
12.根据权利要求9的SRAM，其中每个SRAM单元为6T SRAM型单元。
13.根据权利要求9的SRAM，其中有效电源电压具有通过将电源电压降低第二PMOS晶体管的阈值电压而得到的电压电平。
14.根据权利要求9的SRAM，其中有效地电压具有通过将地电压提升第二NMOS晶体管的阈值电压而得到的电压电平。
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