CN102844817B

CN102844817B - 在正常操作模式及rta模式中操作存储器的方法和集成电路

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Publication number: CN102844817B
Application number: CN201180019824.8A
Authority: CN
Inventors: 阿南德·塞莎德里
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2010-04-21
Filing date: 2011-04-21
Publication date: 2015-12-16
Anticipated expiration: 2031-04-21
Also published as: JP5822914B2; JP2013525936A; WO2011133763A2; US8325511B2; WO2011133763A3; CN102844817A; US20110261609A1

Abstract

本发明涉及一种在正常操作模式及RTA模式中操作存储器的方法和集成电路。所述存储器由多个存储器阵列块(26)构成，所述多个存储器阵列块(26)各自包括8-T或10-T类型的SRAM单元、具有单独的读取及写入数据路径。偏压装置(27)包括在每一存储器阵列块(26)内，举例来说与个别列相关联，且连接在用于所述相关联列中的每一存储器单元中的交叉耦合逆变器的参考电压节点与接地节点之间。在正常操作模式中，接通与所述偏压装置并联连接的开关晶体管(29)，使得接地电压对每一单元中的所述交叉耦合逆变器进行偏压。在所述RTA模式中，关断所述开关晶体管，从而允许所述偏压装置将参考偏压升高到所述交叉耦合逆变器，从而降低由所述模式中的单元消耗的功率。

Description

在正常操作模式及RTA模式中操作存储器的方法和集成电路

技术领域

本发明涉及集成电路，且更明确来说，涉及静态随机存取存储器(SRAM)集成电路及用于此类电路中的功率降低的方法。

背景技术

现在，许多现代的电子装置及系统包括用于控制及管理范围宽广的功能及有用的应用的大量计算能力。这些电子装置及系统中的许多现在是手持便携式装置。举例来说，具有大量计算能力的许多移动装置现在可在市场中得到，包括现代移动电话送受话器(例如通常称为“智能手机”的现代移动电话送受话器)、个人数字助理(PDA)、移动因特网装置、基于平板的个人计算机、手持扫描器及数字收集器、个人导航装置及类似物。当然，这些系统及装置以电池供电以便为移动或手持的。因此，这些装置及系统中的电子电路的功率消耗是极受关注的，因为电池寿命通常是购买决定中以及所述装置或系统的使用中的重要因素。

这些现代装置及系统的计算能力通常由一个或一个以上处理器“核”提供，所述一个或一个以上处理器“核”在实施其功能时用作数字计算机。因此，这些处理器核一般从存储器检索可执行的指令、对也从存储器检索的数字数据执行算术及逻辑操作且将那些操作的结果存储在存储器中；当然，也提供用于获取及输出由处理器核处理的数据的其它输入及输出功能。考虑到在执行这些现代装置的复杂功能时通常涉及到的大量的数字数据，现在通常在用于这些系统的电子电路中实施大量的固态存储器容量。

静态随机存取存储器(SRAM)已成为用于这些关注功率的现代电子系统中的大多数固态数据存储要求的存储器技术的选择。如在此项技术中是基础的，SRAM存储器单元“静态地”存储内容，因为只要电力被施加到所述存储器，所存储的数据状态就保持锁存在每一单元中；这与“动态”RAM(“DRAM”)形成对比，在所述“动态”RAM(“DRAM”)中数据被存储为固态电容器上的电荷，且必须被周期性地刷新以被保持。然而，SRAM单元汲取DC电流以保持其存储状态。尤其随着存储器尺寸(以单元的数目计)变大，此DC电流可成为电池供电系统(例如，移动电话及类似物)中的重要因素。

近年来半导体技术的进步已使得能够将最小装置特征尺寸(例如，MOS晶体管栅极)缩小到亚微米范围内。因为芯片上存储器通常专用的大比例的总芯片面积，所以当应用于存储器阵列时，此小型化是尤其有益的。然而，装置尺寸的此物理缩放不一定与装置电特性的类似缩放相关。在SRAM单元的背景下，处于当前可用最小特征尺寸的存储器单元晶体管归因于亚阈值泄漏及其它短沟道效应而传导大量DC电流。因此，现在用于实现SRAM阵列的亚微米装置已增加了由那些阵列汲取的DC数据保持电流。

设计者近来已采用了基于电路的方式以降低由包括大存储器阵列的集成电路消耗的功率。一种通常的方式为：相对于施加到逻辑电路及在存储器阵列外围的电路(例如，解码器、读出放大器等等)的电力供应电压来降低施加到存储器阵列的电力供应电压。此方式不仅降低由存储器阵列消耗的功率，而且还有助于降低个别单元中的亚阈值泄漏。

用于降低功率消耗的另一基于电路的方式涉及，在可能的时候将集成电路内的存储器功能置于“保持”状态中。在常规存储器中，施加到保持状态中的存储器阵列的电力供应电压降低到低于存取所必需的电压，但高于在存储器单元中保持数据状态所需的最小值(即，高于数据状态保持电压或“DRV”)；存储器外围电路也在此保持模式中被切断电源，从而节省额外功率。通常来说，施加到SRAM单元的负载(例如，CMOSSRAM单元中的p沟道晶体管的源极节点)的“V_dd”电力供应电压以及偏压两者都在所述保持模式中降低。然而，在将存储器阵列从保持状态偏压到操作状态时通常涉及大量的恢复时间。

近来，已在具有大尺寸的存储器阵列的集成电路中实施中间断电模式。此中间模式在此项技术中称为“保持直到被存取”或“RTA”，且通常用于存储器阵列分成多个块的那些情形中。在RTA模式中，外围存储器电路保持完全充电且操作。然而，仅那些正被存取的存储器阵列块完全充电；不被存取的其它存储器块被偏压到降低的阵列电力供应电压(即，高于保持电压)以降低空闲时的功率消耗。井及结偏压(即，不同于接收降低的RTA偏压的p沟道MOS源极节点的偏压)在RTA模式中通常维持在与在读取/写入操作中相同的电压，以减少从RTA模式的恢复时间。由RTA模式提供的功率节省可为可观的，尤其如果较大的存储器块中的一些不频繁地被存取。因为其可被施加到较大规模集成电路内的个别块的能力，以及其快速的恢复时间，RTA备用模式现在通常与现代移动因特网装置及智能手机中的嵌入存储器一起使用，考虑到这些装置在其大多数使用寿命期间保持供电但不完全激活。

从电路的角度看，具有RTA模式的集成电路存储器必须包括建立降低的RTA阵列偏压且在操作期间可切换地控制进入RTA模式及从RTA模式退出的电路。图1a为其中提供此RTA备用的常规集成电路2的框图。集成电路2包括存储器阵列5，其布置成相对于彼此具有不同的尺寸的多个存储器阵列块6₀到6₃。每一存储器阵列块6与对应的解码及读取/写入电路11相关联，所述解码及读取/写入电路11寻址其相关联的存储器阵列块6、将数据写入到其相关联的存储器阵列块6及从其相关联的存储器阵列块6读取数据。集成电路2还包括功能及功率管理电路4，其包括由集成电路2提供的逻辑功能性且还包括用于在整个集成电路2中调节及分布电力供应电压的电路。出于存储器阵列5的此实例的目的，功能及功率管理电路4在电力供应线V_ddHDR上产生对于存储器读取及写入操作来说足够的电压。功能及功率管理电路4还在电力供应线V_ddP上产生“外围”电力供应电压，其被施加到解码器及读取/写入电路11，且通常处于与在读取及写入期间被施加到存储器阵列5的线V_ddHDR上的电力供应电压的电压不同的电压，如此项技术中所知。施加到每一存储器阵列块6₀到6₃的实际阵列电力供应电压分别呈现在电力供应线V_ddAR₀到V_ddAR₃上。线V_ddAR₀到V_ddAR₃上的电压分别通过偏压/开关电路7₀到7₃界定，且基于电力供应线V_ddHDR处的电压，如下文将描述。

此常规集成电路2中的每一存储器阵列块6构造为以行及列布置的SRAM单元阵列。如图1b中通过六晶体管(6-T)存储器单元12_j，k(其位于存储器阵列块6中的一者的第j行及第k列中)的实例所展示，每一SRAM存储器单元12被偏压于电力供应线V_ddAR上的电压与参考电压(例如，在接地参考V_ss处)之间。在此情形中，SRAM存储器单元12_j，k以常规方式构造为一对交叉耦合的CMOS逆变器，一个为串联连接的p沟道晶体管13p及n沟道晶体管13n构成的逆变器，且另一个为串联连接的p沟道晶体管14p及n沟道晶体管14n构成的逆变器；每一逆变器中的晶体管的栅极以通常方式连接在一起且连接到另一逆变器中的晶体管的共同漏极节点。N沟道通过晶体管15a、15b分别使其源极/漏极路径被连接在交叉耦合节点中的一者与互补位线BL_k、BL^* _k中的对应一者之间；通过晶体管15a、15b的栅极由用于此行的字线WL_j驱动。因此，如此项技术中所知，由SRAM单元12_j，k汲取的DC电流相当于通过p沟道晶体管13p、14p中的一者与n沟道晶体管13n、14n中的一者的关断状态源极/漏极泄漏电流加上可能存在的任何栅极氧化物泄漏及结泄漏的和。如上文所提及，如果晶体管13、14为极小的亚微米装置，那么这些泄漏电流可为显著的(多达每存储器单元1nA)，且因此可导致大量的总备用功率消耗(如果存储器阵列块6中的存储器单元12的数目是大的)。

返回参考图1a，在此常规集成电路2中，可分别通过操作偏压/开关电路7₀到7₃来将存储器阵列块6₀到6₃独立地偏压到RTA模式中。偏压/开关电路7₁的构造在图1a中通过实例说明。P沟道晶体管8以二极管样式连接，其中其源极位于电力供应线V_ddHDR处且其漏极及栅极连接到节点V_ddAR₁；从线V_ddHDR处的电压跨越晶体管8的电压降因此在电力供应线V_ddAR₁上建立电压。短路晶体管9是相对大的_p沟道功率晶体管，其中其源极/漏极路径连接在电力供应线V_ddHDR与电力供应线V_ddAR₁之间，且其栅极从功能及功率管理电路4接收控制信号RTA*₁。如果存储器阵列块6₁正被存取以用于读取或写入操作，那么控制信号RTA*₁被驱动到低逻辑电平，这接通偏压/开关电路7₁中的晶体管9且使二极管8短路，从而将线V_ddAR₁处的电压设定于电力供应线V_ddHDR的电压。相反，如果存储器阵列块6₁将被置于RTA模式中，那么功能及功率管理电路4会将控制信号RTA*₁驱动到高逻辑电平。这关断偏压/开关电路7₁中的晶体管9，使得跨越二极管8的电压降将节点V_ddAR₁处的电压建立于比电力供应线V_ddHDR处的电压低(一个二极管降)的电压。因此，在此RTA模式中，由存储器阵列块6₁消耗的功率将被降低对应于至少此电压降低的平方的量。同时，在此RTA模式中，施加到外围存储器电路(例如，用于每一存储器阵列块6的解码器及读取/写入电路11)的外围电力供应线V_ddP承载其正常操作电压，使得此外围电路准备好执行其相关联存储器阵列块的存取。

已结合本发明观察到，对于以常规样式构造的存储器阵列来说，在RTA模式中优化功率节省是困难的。如此项技术中所知，如果阵列电压下降到低于最小数据保持偏压，那么SRAM中的所存储的数据可能丢失；相反，通过将RTA模式中的阵列块偏压在接近于所述最小数据保持电压的电压来优化功率节省。然而，因为电压、温度及制造参数的变化，实现此优化是困难的；因此，选择图1a的实例中的二极管8的尺寸及构造以最大化功率节省是困难的命题。此外，现在的惯例是在不同尺寸的存储器阵列块6的存储器单元12中使用不同尺寸的晶体管；这些装置尺寸方面的差异在建立最优RTA阵列块偏压时产生额外的困难。

已结合本发明还观察到，构造具有嵌入存储器阵列的常规集成电路的方式使RTA偏压优化更困难。此常规构造通过图1a的集成电路2展示，其中偏压/开关电路7中的二极管8构造为包括功能及功率管理电路4的“核”区域3的一部分。在此核区域3中，晶体管大体上不同于存储器阵列5中的晶体管而构造，举例来说，相对于SRAM单元12中的晶体管，以不同的沟道长度、经由不同的离子植入参数的不同的源极/漏极杂质浓度、不同的栅极氧化物厚度及类似物来构造。举例来说，根据常规28nmCMOS制造技术，存储器阵列晶体管接收例如氟植入的额外处理，以增加有效的栅极氧化物厚度且降低栅极泄漏，核晶体管不接收所述额外处理；核晶体管与阵列晶体管之间的其它差异包括用于实施用于核晶体管及阵列晶体管的不同阈值电压的不同的“口袋”植入，及使用应力工程技术来构造核晶体管(例如，在核NMOS晶体管上选择性地沉积扩张性氮化硅薄膜且在核PMOS晶体管上选择性地沉积压缩性氮化硅薄膜)但不构造阵列装置。如美国专利申请公开案US2009/02585471A1中所描述，用于集成电路的逻辑核区域中的隔离结构及隔离掺杂分布可与用于存储器阵列中的隔离结构及隔离掺杂分布不同，使得可在存储器阵列中获得较紧的隔离间隔。概括来说，常规集成电路通常包括经构造以优化切换性能的逻辑核(“核”)装置，而阵列装置经构造以用于低泄漏及低失配变形。核区域3中的晶体管与存储器阵列5中的晶体管13、14之间的这些构造方面的差异降低了二极管8克服工艺参数的变化而与晶体管13、14匹配的能力。因此，在选择二极管8的构造及所得的电压降时必须提供额外的裕量，以确保最小数据保持电压是满意的，但此额外裕量不一定导致额外的备用功率消耗。

如上文所提及，在此项技术中已知使用不同尺寸的晶体管来实现不同尺寸的存储器阵列块6中的存储器单元12。通常来说，存储器阵列块6根据位的数目(即，列的数目，如果每块的行的共同数目是强制的)来分组，其中共同晶体管尺寸是基于所述组。举例来说，32行的存储器阵列块6可分组成越来越大的晶体管尺寸(W/L)的“仓(bins)”：从16到128列；从129到256列；从257到320列及从321到512列。通过其它背景，在此项技术中还已知，为通过不同尺寸的晶体管实现的存储器阵列块6提供不同尺寸的核装置二极管8。举例来说，在尺寸方面，p沟道MOS二极管8的W/L可在以下范围内变化：1.0/0.75(μm)(对于16到128列的存储器阵列块6)、1.5/0.065(对于129到256列的存储器阵列块6)、2.5/0.055(对于257到320列的存储器阵列块6)及5.0/0.045(对于321到512列的存储器阵列块6)。然而，即使根据此方式，已结合本发明观察到，因为与电力供应电压、温度及工艺变化的变化一起的广泛的泄漏变化，以及以存储器阵列块6中(甚至在给定的仓中)的所述数目的列汲取的泄漏电流的变化，所以仍必须为RTA电压提供大裕量。因此，虽然此“仓化”在某种程度上降低了在RTA模式中汲取的泄漏电流，但RTA偏压仍必须维持在比数据保持电压(DRV)高很多，且因此未被优化。

即使相比于从保持或全断电模式的恢复时间，常规RTA模式电路已极大地降低从RTA模式到正常操作的恢复时间，但从RTA模式的恢复时间仍然足够长而在某些高性能应用中不可接受。因此，许多非常大规模的集成电路(例如，众所周知的“芯片上系统”(或“SoC”)集成电路)包括高密度SRAM存储器(其中实现RTA模式及其它功率节省技术)且还包括高性能SRAM存储器。集成电路中的逻辑功能性确定在这些不同类型的SRAM存储器中存储哪种类型的数据。

在高性能SRAM存储器中缺乏RTA模式带来的害处是大量的功率消散，即使高性能SRAM容量被最小化。举例来说，在以亚微米特征尺寸技术构造的一个常规SoC实施方案中，在高性能SRAM中实现的存储器密度为在高密度SRAM中实现的存储器密度的约1/3。然而，已观察到，高性能SRAM在其没有RTA偏压的数据保持模式中消耗与由所有高密度存储器在其RTA模式中消耗的功率相同的功率。

通过其它背景，一些常规高性能SRAM存储器现在通过8晶体管(“8-T”)存储器单元来实现，所述8晶体管(“8-T”)结合二晶体管读取缓冲器通过如图1b中展示的6-T锁存器来构造。此8-T构造的实例在图1c中结合SRAM单元12′_j，k(在行j及列k中，像以前一样)来说明。单元12′_j，k包括晶体管13p、13n、14p、14n、15a、15b构成的6-T锁存器，如上文相对于图1b描述。然而，在单元12′_j，k中，连接到通过晶体管15a、15b的栅极的写入字线WR_WL_j在写入循环中仅针对第j行断言，以将存储节点S1、S2连接到用于第k列的互补写入位线WR_BL_k、WR_BL*_k。在对单元12′_j，k的写入中，取决于正被写入到单元12′_j，k中的数据状态，写入电路(未展示)将写入位线WR_BL_k、WR_BL*_k中的一者拉到接地。单元12′_j，k还包括n沟道晶体管16n、18n，其使其源极-漏极路径被串联连接在读取位线RD_BL_k与接地之间。读取缓冲器通过晶体管18n使其漏极连接到读取位线RD_BL_k，且使其栅极接收用于行j的读取字线RD_WL_j。读取缓冲器驱动器晶体管16n使其漏极连接到晶体管18n的源极且使其源极连接在接地处；晶体管16n的栅极连接到存储节点S2。在单元12′_j，k的读取中，读取字线RD_WL_j被断言为有效高，这接通缓冲器通过晶体管18n，如果存储节点S2的数据状态为“1”；在此情形中，读取位线RD_BL_k被缓冲器驱动器晶体管16n到缓冲器通过晶体管18n拉到接地。在存储节点S2为“0”的情形中的单元12′_j，k的读取导致晶体管16n保持关断，在此情形中读取位线RD_BL_k不被下拉。在适当的情况下，读出放大器(未展示)能够检测读取位线RD_BL_k是否被列k中所选择的单元拉到接地，且又将所述数据状态传送到I/O电路。

仍然通过其它背景，在一些常规SRAM存储器中，将结合图1c描述的8-T概念进一步扩展到提供互补读取位线。此扩展结构的实例通过图1d中展示的单元12″_j，k来说明。单元12″_j，k包括图1c中展示的单元12′_j，k的8个晶体管，但还包括晶体管16n′、18n′，所述晶体管16n′、18n′以与晶体管16n、18n将存储节点S2处的状态转发到读取位线RD_BL_k类似的方式将存储节点S1处的数据状态转发到互补读取位线RD_BL*_k。在读取循环中，由被驱动为有效高的读取字线RD_WL_j启用(这接通晶体管18n、18n′)，根据存储节点S2、S1处的状态在读取位线RD_BL_k、RD_BL*_k上产生差动信号。如图1d中所示构造的SRAM单元在此项技术中称为“10-T”单元。

发明内容

实例实施例提供高性能静态随机存取存储器(SRAM)，其中以最小化归因于保持直到被存取(RTA)模式中的单元泄漏的功率消耗的方式在RTA中提供降低的阵列偏压。

实施例提供其中RTA模式阵列偏压在具有单独的读取及写入位线及字线的SRAM存储器中是有用的此种SRAM，例如通过8-T或10-TCMOSSRAM单元实现的那些SRAM。

实施例提供最小化建立RTA模式阵列偏压的装置的芯片面积代价的此种SRAM。

本发明的实施例可通过构造由8-T或10-T存储器单元构造的静态随机存取存储器(SRAM)阵列来实现，针对所述存储器单元提供单独的读取及写入位线。偏压装置串联包括在接地参考电位与给定列的每一存储器单元中的驱动器晶体管之间。所述偏压装置在降低的功率模式(例如，保持直到被存取(RTA)模式)中降低跨越存储器单元的电力供应电压。

附图说明

下文参考附图描述本发明的原理的实例实施例，其中：

图1a为包括存储器阵列的常规集成电路的块形式的电气图。

图1b为图1a的常规集成电路中的存储器单元的示意形式的电气图。

图1c及1d为常规高性能存储器单元的示意图。

图2为根据并入本发明的原理的实例实施例的包括存储器阵列的集成电路的框图。

图3为根据实例实施例的说明偏压装置到存储器单元的连接的示意图。

图4a及4b为根据实例实施例的存储器阵列中的偏压装置的实施方案的示意图。

图5a及5b以平面图的形式说明根据实例实施例的偏压装置及存储器阵列块的布局。

图6a及6b为根据其它实例实施例的偏压装置的实施方案的示意形式的电气图。

具体实施方式

所描述的实例实施例通过图解说明在包括使用互补金属氧化物半导体(CMOS)技术制造的嵌入存储器阵列的集成电路内实施。相同的原理可应用于其它装置及制造技术。

图2展示集成电路20，其包括功能电路23、功率管理电路24及存储器阵列25。由功能电路23提供的功能性可广泛变化。举例来说，如果集成电路20为大规模装置(例如，芯片上系统装置)，那么功能电路23可对应于可编程逻辑电路(例如微处理器或数字信号处理器核)以及对应的支持及接口电路，其中存储器阵列25及其外围电路将用作嵌入存储器资源。或者，作为另一实例，集成电路20可为独立存储器装置，在此情形下，功能电路23将提供用于存取存储器阵列25的支持及接口电路。因此，功能电路23的构造及能力可对应于各种各样的可能性中的任一者。

存储器阵列25布置为多个存储器阵列块26₀到26₃。在此实例中，存储器阵列块26₀到26₃相对于彼此具有不同的尺寸，但当然不需要相对于彼此具有不同的尺寸。虽然展示4个存储器阵列块26₀到26₃，但取决于特定应用，存储器阵列25可由少到1个存储器块26或四个以上存储器阵列块26₀到26₃实现。每一存储器阵列块26与对应的解码及读取/写入电路21相关联，在存储器单元在其相关联存储器阵列块26中的寻址(包括对所存储内容的读取及写入)中涉及到所述解码及读取/写入电路21。

功率管理电路24在整个集成电路20中调节及分布电力供应电压。根据本发明的实施例，功率管理电路24将足以启用对存储器阵列块26内的存储器单元的读取及写入操作的电力供应电压施加到电力供应线VDD。功率管理电路24还产生且控制其它电力供应电压，例如施加到解码器及读取/写入电路21、功能电路23及功率管理电路24自身的电力供应电压。通常来说，功率管理电路24从外部电力供应电压产生这些及其它电力供应电压，在此情形中所述外部电力供应电压在图2中通过外部电力供应端子V_dd展示。功率管理电路24还可包括电荷泵电路或提供负偏压或其它参考偏压(举例来说，如施加到集成电路20内的井或衬底连接的偏压)的其它功能，如在此项技术中是常规的。在本发明的一些实施例中，功率管理电路24包括如图2中展示的带隙参考电路19。

结合存储器阵列25的操作，存储器阵列块26₀到26₃分别与偏压装置27₀到27₃的对应集合相关联。偏压装置27₀到27₃各自连接到接地参考电压线V_ss，所述接地参考电压线V_ss在此情形中为从如所展示的外部端子接收的接地电压电平；或者，参考电压线V_ss可承载由功率管理电路24产生的参考电压，所述参考电压处于不同于外部芯片接地的电压。如下文将进一步详细描述，偏压装置27₀到27₃相对于线V_ss上的接地参考电压，分别界定线VSSF₀到VSSF₃的集合上的对应参考电压。参考电压线VSSF₀到VSSF₃的每一集合包括分别连接到其相关联的存储器阵列块26₀到26₃中的SRAM单元的一个或一个以上单独参考电压线。接地参考线V_ss与分别用于每一存储器阵列块26₀到26₃的接地参考线VSSF₀到VSSF₃的每一集合之间的连接还通过一个或一个以上开关29₀到29₃的相应集合来进行。如在图2中通过实例展示，开关29₁构造为n沟道MOS晶体管，所述n沟道MOS晶体管使其源极/漏极路径连接在其对应接地参考线VSSF₁与接地线V_ss之间，且使其栅极被由功率管理电路24产生的控制信号RTA*₁驱动。或者，在本文描述的实施例的每一者中，集成电路20内的其它控制电路可产生控制信号RTA*_m。如根据以下描述将明白，可针对对应存储器阵列块26_m实现单个开关29_m，或可针对存储器阵列块26_m提供多个开关29_m。开关(或开关的集合，根据具体的情形而定)29₀、29₂、29₃经类似地构造且以与开关29₁相同的方式连接。当然，取决于将实施下文描述的开关29的功能的所要方式，可根据任何其它合适装置类型或结构来构造开关29。预期将通过相对大的晶体管来实现这些开关29以在接通时提供充分的驱动，如下文将论述。

存储器阵列块26各自构造为以行及列布置的常规高性能CMOS静态随机存取存储器(RAM)存储器单元。如下文将进一步详细描述，这些存储器单元构造为具有用于读取及写入数据路径的单独的字线及位线的8-TCMOSSRAM单元。或者，存储器阵列块26的存储器单元可为甚至更复杂的10-TCMOSSRAM单元，其中差动线用于读取及写入数据路径两者。在任何情况下，预期实现存储器阵列块26的存储器单元将在保持所存储的数据状态时消耗从电力供应电压到接地参考电压的某一电平的DC电流。

使用现代CMOS技术，用于实现存储器阵列25的晶体管的类型可与集成电路20中其它地方使用的晶体管类型极不相同。举例来说，用于实现存储器阵列25的晶体管的“阵列”类型可具有最小的特征尺寸(即，沟道长度)，且可以与用于实现逻辑及功率管理功能性的“核”晶体管不同的方式制造，以最小化存储器阵列25所需的芯片面积，同时维持所述核及外围中的高性能装置。相比之下，核晶体管经制造以最大化切换性能，通常以增加的芯片面积与工艺复杂性为代价。举例来说，为最小化栅极泄漏，存储器阵列25晶体管可接收额外的氟植入以增加有效的栅极氧化物厚度(例如，增加约)，而核区域23晶体管不接收此植入。相反，为改善性能，核区域23晶体管可使用常规应力工程技术(例如，在核NMOS晶体管上选择性地沉积扩张性氮化硅薄膜且在核PMOS晶体管上选择性地沉积压缩性氮化硅薄膜)来制造，而存储器阵列25晶体管不接收此处理。所述核及阵列晶体管还可具有相对于彼此产生不同的阈值电压的“口袋”植入物方面的显著差异。如美国专利申请公开案US2009/0258471A1中描述，用于核区域23中的隔离结构及隔离掺杂分布可与用于存储器阵列中的隔离结构及隔离掺杂分布不同，使得可在存储器阵列25中获得较紧的隔离间隔且因此获得较高的装置密度。如所属领域的技术人员将根据此描述而明白，核区域23中的晶体管相对于存储器阵列25中的晶体管的这些处理差异涉及在制造过程中相对早的结构(即，“基本级”差异)，而不是处于较高级的结构，如互连及金属导体布线。因此，如果在存储器阵列25内以物理方式构造核晶体管，那么将涉及大量的芯片面积代价。根据本发明的实施例，在集成电路20的区域内通过阵列晶体管而不是核晶体管来实现存储器阵列块26；相反，在远离存储器阵列块26的区域中形成核区域23的晶体管。存储器外围功能(例如解码器及读取/写入电路21)可构造为(举例来说)集成电路20的接近或邻近于对应存储器阵列块26但在对应存储器阵列块26外侧的区域中的核装置。

存储器阵列25中的每一存储器阵列块26能够在保持直到被存取(RTA)模式中操作，其中跨越每一存储器单元的电压降低到高于数据保持电压(DRV)的电平，但其中其相关联的外围电路(例如，解码器及读取/写入电路21)保持完全偏压。如下文将描述，在本发明的实施例中，当功率管理电路24确定其存储器阵列块26_m不处于RTA模式中(即，其控制信号RTA*_m是有效低)时，每一开关29_m用于在此时间期间将其参考电压线VSSF_m短接到接地参考电压线V_ss。相反，如果存储器阵列块26_m处于RTA模式中，那么其开关29_m断开，从而允许其偏压装置27_m在一或多条线VSSF_m上建立高于线V_ss处的接地电压的电压，从而通过降低跨越其单元的电压降而降低由存储器阵列块26_m消耗的功率。

图2中展示的集成电路20的布置为其中提供到SRAM单元的单独读取及写入数据路径的高性能SRAM存储器提供优化可在RTA模式中得到的功率降低方面的重要优势。这些优势包括在不影响来自高性能SRAM单元的读取电流的情况下且以降低的恢复时间代价来降低跨越那些SRAM单元的偏压的能力，两种作用在高性能SRAM实施方案中都是相当重要的。此外，本发明的实施例通过将增强的背栅极或体节点偏压提供给这些SRAM单元中的通过晶体管来使额外的功率降低成为可能。此外，本发明的实施例使偏压装置27与对应存储器阵列块26的更接近匹配成为可能，尤其如果各种存储器阵列块26当中的晶体管尺寸因块而异。此改善的匹配使得对于每一块中的存储器单元的特定构造来说可将RTA偏压电平设定为更接近DRV，而不用冒数据丢失的风险。此外，根据一些实施例，通过将偏压装置27构造为阵列装置而不是核装置来促进RTA模式中的电压降的匹配与裕量；在一些实施例中，此构造以最小芯片面积代价获得。

用8-TSRAM单元22_j，k的实例来说，偏压装置27_m，k的实例相对于其相关联存储器阵列块26_m的列k中的SRAM单元22_j，k中的一者的构造及操作在图3中进一步详细展示。单元22_j，k以与上文参考图1c描述类似的方式构造，其中相同的参考数字用于指代相同的元件。单元22_j，k包括经连接以形成一对交叉耦合的CMOS逆变器(一个为串联连接的p沟道晶体管13p与n沟道晶体管13n的逆变器，且另一个为串联连接的p沟道晶体管14p及n沟道晶体管14n的逆变器)的晶体管13p、13n、14p、14n、15a、15b构成的6-T锁存器，其中每一逆变器中的晶体管的栅极以通常方式连接在一起且连接到另一逆变器的存储节点(S1，S2)。N沟道通过晶体管15a、15b分别使其源极/漏极路径连接在交叉耦合的节点S1、S2中的一者与差动写入位线WR_BL_k、WR_BL*_k中的对应一者之间；通过晶体管15a、15b的栅极由用于此行的写入字线WR_WL_j驱动。单元22_j，k还包括由n沟道晶体管16n、18n形成的2-T读取缓冲器，所述n沟道晶体管16n、18n使其源极-漏极路径串联连接在读取位线RD_BL_k与接地参考电压线V_ss之间。读取缓冲器通过晶体管18n使其漏极连接到读取位线RD_BL_k且使其栅极接收用于行j的读取字线RD_WL_j。读取缓冲器驱动器晶体管16n使其漏极连接到晶体管18n的源极且使其源极位于接地参考电压线V_ss处；晶体管16n的栅极连接到存储节点S2；或者，晶体管16n的源极连接到的接地参考电压可为单独切换的电路接地，以消除在备用或其它非存取时间期间的泄漏。

在单元22_j，k中，交叉耦合的逆变器连接在电力供应线VDD与参考电压线VSSF_m，k之间。如下文将进一步详细描述，参考电压线VSSF_m，k专用于存储器阵列块26_m中的列k，其中其电压由偏压装置27_m，k的对应实例界定。或者，每一参考电压线VSSF_m可支持存储器阵列块26_m中的一组列。在另外的替代中，每一参考电压线VSSF_m可支持存储器阵列块26_m中的所有列，其中其电压由彼此并联的多个偏压装置27_m界定。在任何情形下，驱动器晶体管13n、14n的源极节点连接到参考电压线VSSF_m，k。在此实施例中，n沟道晶体管13n、14n、15a、15b的体节点(即，背栅极偏压节点)连接到接地参考电压线V_ss。以此方式，如将根据以下描述而明白，跨越单元22_j，k的电压降(即，电力供应线VDD与参考电压线VSSF_m，k之间的电压降)可在RTA模式中降低，同时有利地维持通过晶体管15a、15b上的背栅极偏压且因此进一步降低泄漏。

如图3中展示，偏压装置27_m，k使其漏极及栅极连接到参考电压线VSSF_m，k，且使其源极连接到接地参考电压线V_ss。如此项技术中所知，跨越正向偏压二极管的电压降取决于二极管阈值电压，且还取决于通过所述二极管汲取的电流；一般来说，跨越具有给定电流容量(W/L比率)的二极管的电压降将随着增加的电流而增加。因此，对于其相关联SRAM单元22的所期望电平的泄漏电流，可选择每一偏压装置27_m的尺寸(即，沟道宽度及沟道长度)以界定从参考电压线VSSF_m，k到接地参考线V_ss的所要的电压降。因此，偏压装置27_m，k的特征尺寸不一定处于如可用于SRAM单元22内的最小特征尺寸；然而，尤其如果偏压装置27_m，k实现为放置在存储器阵列块26_m的存储器阵列区域内的“阵列”晶体管，那么布局效率被优化(如果偏压装置27_m的特征尺寸与SRAM单元22的晶体管的特征尺寸匹配)，因为可避免接近效应。

开关29_m使其源极-漏极路径跨越偏压装置27_m，k的源极-漏极路径而连接，且使其栅极由控制信号RTA*_m控制。在此实施例中，开关29_m构造为“核”装置。每一偏压装置27_m可与开关29_m的对应实例相关联。或者，开关29_m的单个实例可用于并行地使用于存储器阵列块26_m的所有偏压装置27_m短路。尤其在高性能SRAM存储器(例如包括8-T单元22的存储器阵列块26_m)中，优选的是，在晶体管29_m被接通的情况下退出RTA模式后，参考电压线VSSF_m，k即刻迅速地达到接地参考电压线V_ss的电压。因此，开关29_m优选地为相对大的晶体管(即，具有高驱动能力)且优选地以上文描述的核晶体管的方式经构造以用于高速切换及传导。此大尺寸及核晶体管构造是通过将开关29_m放置在集成电路20的核区域23中、在存储器阵列区域25的外侧且跨越多个列而分布来最佳地实现。

在用于对存储器阵列块26_m的读取及写入的正常操作(即，非-RTA模式)中，通过功率管理电路24将有效高逻辑电平断言为控制信号RTA*_m来接通开关29_m。为实现对单元22_j，k的写入操作，针对所选择的行j断言通过晶体管15a、15b的栅极处的写入字线WR_WL_j，从而接通通过晶体管15a、15b且将存储节点S1、S2耦合到用于列k的互补写入位线WR_BL_k、WR_BL*_k。读取字线RD_WL_j在此时间期间保持无效低，且晶体管16n、18n不影响对单元22_j，k的写入。写入电路(未展示)根据正被写入到单元22_j，k中的数据状态将互补写入位线WR_BL_k、WR_BL*_k中的一者拉到接地参考电压线V_ss。这引起连接到所述位线WR_BL_k、WR_BL*_k的对应存储节点S1、S2也被拉到接地。在写入字线WR_WL_j的释放后，此状态即刻保持锁存到单元22_j，k中。相反，在读取操作中，写入字线RD_WL_j被断言为有效高，且写入字线WR_WL_j保持无效低。在如图3中展示的单元22_j，k的此单端构造中，如果存储节点S2被锁存到高逻辑电平，那么接着接通晶体管16n，在此情形下，读取位线RD_BL_k被拉到接地参考电压线V_ss。如果存储节点S2被锁存到低逻辑电平，那么晶体管16n将保持关断，且读取位线RD_BL_k将实质上保持在其预充电电平。读出放大器(未展示)能够检测读取位线RD_BL_k是否被列k中所选择的单元拉到接地，且在适当的情况下又将所述数据状态传送到I/O电路。

在RTA模式中，功率管理电路24通过控制信号线RTA_m上的无效低电平关断开关29_m。在此模式中，存储器阵列块26_m中的每一单元22_j，k中的驱动器晶体管13n、14n的源极节点处的电压将升高(归因于来自电力供应线VDD的通过单元22_j，k的泄漏)直到其达到为高于接地参考电压线V_ss的电压的阈值电压的电压(即，约处在在此实例中用于实现偏压装置27_k，m的二极管连接n沟道MOS晶体管的前向偏压阈值电压降)，如由任何取决于电流的电压调制所调制。当然，当在此RTA模式中时，读取字线RD_WL_j与写入字线WR_WL_k都维持在无效低。

当施加到高性能8-T(及，通过扩展，10-T)SRAM单元(例如单元22_j，k)时，此实施例提供重要的优势。一个此优势是在没有读取电流降级的情况下在从RTA模式退出后立即完全读取单元22_j，k的能力。举例来说，考虑图4的单元22_j，k正在存储节点S2处存储“1”电平(即，且因此在存储节点S1处存储“0”电平)的情形。在此情形下，如果可在从RTA模式退出后立即将读取字线RD_WL_j驱动为有效高，那么即使参考电压线VSSF_m，k尚未被完全放电到接地参考电压线V_ss，存储节点S2处的“1”电平也由通过晶体管16n、18n从读取位线RD_BL汲取的完全读取电流电平反映。此完全电流源于晶体管16n的源极被直接连接到接地参考电压线V_ss，且因为节点S2处的负载晶体管14p被偏压到电力供应线VDD处的完全电压(所述电压在读取循环中被施加到晶体管16n的栅极)。读取位线RD_BLk处的电流因此不降级，即使单元22_j，k尚未完全从RTA模式恢复也是如此。相比之下，因为将降低施加到晶体管16n的栅极的驱动的降低的V_dd电平，通过例如图1a中描述的“头部”装置施加的常规RTA偏压技术将在从RTA模式的恢复期间产生降低的读取电流。

第二，此实施例用于降低RTA模式中由单元22_j，k汲取的DC泄漏。如此项技术中所知，将n沟道晶体管的体节点(背栅极)偏压到负电压(低于其源极处的电压)将具有提高所述晶体管的阈值电压的作用。在图3的SRAM单元22_j，k的情况中，驱动器晶体管13n、14n的体节点被偏压到接地参考电压线V_ss，其在RTA模式期间低于参考电压线VSSF_m，k处的电压(即，高于V_ss的一个阈值电压)。因此，晶体管13n、14n的有效阈值电压在RTA模式期间提高，这降低了通过基于单元22_j，k中的所存储的状态而在标称上关断的晶体管13n、14n中的一者(例如，晶体管管14n，如果存储节点S2被锁存到“1”)的亚阈值泄漏。因此，除了降低归因于在RTA模式中跨越存储器阵列块26_m中的每一单元22_j，k的降低的电压降的DC泄漏降低之外，此实施例通过以此方式为单元22_j，k中的通过晶体管15a、15b提供负背栅极偏压来进一步降低DC泄漏。通过模拟，已观察到由此背栅极偏压提供的DC泄漏降低可为约25％。

此外，如果使用最佳位线预充电电压，那么此实施例允许从RTA模式退出后即刻的更快的存取。如图3中所示，提供预充电电路31以在每一循环之前为写入位线WR_BL_k，WR_BL*_k的电压预充电；在此情形下，预充电电路31包括p沟道MOS晶体管32a、32b，所述p沟道MOS晶体管32a、32b分别使源极-漏极路径连接在写入位线WR_BL_k、WR_BL*_k与电力供应线VDD之间。晶体管32a、32b各自在线PC上接收来自集成电路20中的控制电路(未展示)的控制信号，所述控制电路例如位于功能电路23、功率管理电路24或类似物内。还可包括均衡晶体管32c(其源极-漏极路径连接在写入位线WR_BL_k、WR_BL*_k之间且栅极接收控制信号EQ)，以确保写入位线WR_BL_k、WR_BL*_k上的电压在所述循环之前被均衡。如此项技术中所知，在每一循环内的适当时间处，预充电电路31操作以将写入位线WR_BL_k、WR_BL*_k上的电压朝向电力供应线VDD的电压进行充电。

图3中展示的实施例，如果到写入位线WR_BL_k、WR_BL*_k的预充电电压降低到其正常完全电平的约70％到80％，那么在参考电压线VSSF_m，k经由开关29_m完全放电到线V_ss之前，可在从RTA模式的恢复时间期间更早地存取SRAM单元22以用于写入存取。在以上图3中说明的实例中，此降低的预充电电压可通过施加适当的电压作为控制信号PC或经由控制信号PC的时序或通过使用以二极管样式连接的n沟道晶体管代替预充电晶体管32a、32b来获得。根据常规架构，写入位线预充电电压在标称上处于电力供应线VDD的电压，举例来说，处于约1.0伏。对于此实施例，约0.7伏的写入位线预充电电压或在约0.6伏到约0.8伏的范围内的写入位线预充电电压允许在RTA退出后即刻对SRAM单元22进行更早的存取，而不会增加干扰“半选择”单元(即，处于所选择的行中但不处于所选择的列中的单元)的状态的风险。即使当参考电压线VSSF_m，k仍然处于接地参考线V_ss的电压以上0.15伏处时，也已使用此降低的写入位线预充电条件观察到这些“半选择”单元的良好稳定性性能。相对于参考电压线VSSF_m的完全放电发生的时间，这转化成150微微秒的存取时间优势。

在降低的写入位线预充电的情形下提供的单元稳定性使得甚至可进一步降低功率消耗的存取单元22的替代方法成为可能。如上文论述，即使参考电压线VSSF_m，k尚未完全放电到接地参考电压线V_ss，8-T单元22(或具有差动读取缓冲器的10-T版本)也产生完全读取电流电平，因为读取缓冲器驱动器晶体管16n被直接偏压到V_ss。因此，已结合本发明观察到，在没有性能或单元稳定性的显著降级的情况下，开关29_m可甚至在正常读取操作期间对于所选的单元22及未被选择的单元22保持关断。在此情形下，可甚至在有效读取循环期间获得RTA模式的降低的功率消耗。以此布置且使用降低的写入位线预充电电压，开关29_m可仅在写入操作期间被接通，且可在读取循环期间保持关断。在此情形下，也如上文所提及，单元22的实际写入存取可在通过开关29_m的动作在参考电压线VSSF_m，k处完全恢复V_ss之前开始。作为进一步的替代，如果略微降低的写入性能是可接受的，那么开关29_m也可在写入循环期间实际上保持关断；在此情形下，功率管理电路24或其它控制电路可在裕量筛选测试模式中选择性地接通开关29_m，以实施制造中的装置筛选。在极端情况下，可将开关29_m全部消除。

结合图4a描述用于存储器阵列块26_m的偏压装置27_m及开关29_m的架构。在图4a中展示的存储器阵列块26_m的部分中，通过实例说明两列k、k+1及三行j、j+1、j+2中的SRAM单元22，应理解，存储器阵列块26_m将可能包括更多的列及行中的更多的单元22。举例来说，存储器阵列块26₀到26₃可各自具有约16到64行，且从少到16列到多达512列或更多。图4a的布置中的SRAM单元22如上文结合图3描述而构造。在此架构中，同一行中的SRAM单元22共享相同的写入字线及读取字线(例如，SRAM单元22_j，k及22_j，k+1各自接收字线WR_WL_j及RD_WL_j)，且同一列中的SRAM单元耦合到同一写入位线对(例如，SRAM单元22_j，k、22_j+1，k、22_j+2，k各自连接到写入位线WR_BL_k、WR_BL*_k)及读取位线(RD_BL_k)。

存储器阵列块26_m中的SRAM单元22的每一列与偏压装置27_m的实例相关联。更具体来说，与写入位线WR_BL_k、WR_BL^* _k及读取位线RD_BL_k相关联的SRAM单元22(即，列k中的SRAM单元22)与偏压装置27_m，k相关联；类似地，列k+1中的SRAM单元22与偏压装置27_m，k+1相关联。换句话说，与存储器阵列块26_m相关联的偏压装置27_m的数目等于存储器阵列块26_m中的SRAM单元22的列的数目。此外，存储器阵列块26_m中的SRAM单元22的每一列接收其自己专用的参考电压线，如图4a中通过分别用于列k、k+1的参考电压线VSSF_m，k、VSSF_m，k+1所展示。如上文结合图3描述，这些参考电压线VSSF_m，k、VSSF_m，k+1对其相应的列k、k+1中的每一SRAM单元22的6-T锁存器中的驱动晶体管13n、14n的源极节点进行偏压。

通过实例参考偏压装置27_m，k，偏压装置27_m，k连接为n沟道MOS二极管，所述MOS二极管使其阳极位于其相关联的参考电压线VSSF_m，k处且使其阴极位于接地参考电压线V_ss处。与存储器阵列块26_m相关联的每一偏压装置27_m以类似的方式构造及连接。当然，此连接是通过将构成偏压装置27_m，k的n沟道晶体管的栅极及漏极连接到参考电压线VSSF_m，k且此晶体管的源极连接到接地参考电压线V_ss来获得。同样在此实施例中，开关29_m的实例与每一列相关联，如图4a中通过分别与列k、k+1相关联的开关29_m，k、29_m，k+1的实例所展示。如上文结合图3描述，开关29_m，k、29_m，k+1在此实例中各自通过n沟道MOS晶体管来构造，所述MOS晶体管使其漏极位于相应的参考电压线VSSF_m，k、VSSF_m，k+1处、使其源极位于接地参考电压线V_ss处且使其栅极接收控制信号RTA*_m。

个别开关29_m，k、29_m，k+1在每一列中的此个别放置有助于从RTA模式的快速退出。具体来说，与针对整个存储器阵列块26₀使用单个开关29_m相比，预期通过提供这些逐列开关29_m，k、29_m，k+1，在将参考电压线VSSF_m，k短接到接地参考电压线V_ss中涉及到的R-C延迟被极大地降低。当然，此改善的RTA模式退出性能以用于实现这些多装置的芯片面积为代价；预期参考本说明书的所属领域的技术人员可针对每一特定设计及架构来评估此权衡及其它权衡。

在此架构中，因为为存储器阵列块26_m提供多个开关29_m，k、29_m，k+1，所以在写入操作中仅需要接通与半寻址列相关联的那些开关29_m，k。在此替代方式中，施加到开关29_m，k的栅极的RTA*_m控制信号也将取决于列寻址；因此，这些经个别化的控制信号可通过解码器电路21产生而不是直接由功率管理电路24(图2)产生。此方式通过允许所选择的行中的在写入循环中待被写入的列选择单元22而不是“半选择”列接收其参考电压线VSSF_m，k处源于其对应开关29_m，k保持关断的升高的偏压，来利用源于如上文描述的降低的单元电压的改善的写入性能。同样在此情形中，可进行准备以在特定裕量筛选或测试模式中选择性地接通用于这些选择的列的开关29_m，以实施制造中的装置筛选。此外，还可施加上文描述的降低的位线预充电电压以有助于单元稳定性。

图4b说明结合阵列部分26’_m的此实施例的替代实现。阵列部分26’_m的构造实质上与图4a中展示的构造相同，除了多个偏压装置27_m彼此并联连接在共享的参考电压线VSSF_m与接地参考电压线V_ss之间。与存储器阵列块26_m相关联的所有偏压装置27_m可以此样式并联连接，或偏压装置27_m可分组成若干组，所述偏压装置27_m在每一组内并联连接。此并联连接实质上将从参考电压线VSSF_m及接地参考电压线V_ss的RTA模式电压降建立为跨越并联连接的偏压装置27_m的二极管降的平均值。因此，在线VSSF_m处界定了更稳健的参考电压，其具有对单个偏压装置27_m中的缺陷的降低的易受损害性及对由制造造成的装置失配的更好的耐受性。此并联连接还减轻了存在的任何失配及变化的影响。

根据图4b中展示的此架构的偏压装置27_m的并联连接降低了用于存储器块阵列26_m的开关29_m所需的晶体管的数目。如图4b中所展示，开关29_m通过单个n沟道MOS晶体管实现，所述n沟道MOS晶体管使其漏极位于参考电压线VSSF_m处、使其源极位于接地参考电压线V_ss且使其栅极接收控制信号RTA*_m。因此，开关29_m与偏压装置27_m并联连接且用于使并联连接的所有此类偏压装置27_m短路。如上文提及，如果提供多个组的并联连接的偏压装置27_m，那么预期将提供开关29_m的若干单独实例(每一此群组至少拥有一个)。当然，如上文所提及，对于开关29的短路动作来说，由每一开关29支持的较大数目的列及偏压装置27可涉及较大的R-C延迟。

在此实例中，存储器阵列块26_m的每一列与偏压装置27_m的实例相关联。然而，根据此并联偏压装置架构，取决于布局考虑及进入RTA模式及退出RTA模式所需的特性，可实施每列多于或少于一个偏压装置27_m。此外，也如上文所提及，跨越偏压装置27_m的实例的电压降将不仅取决于其二极管阈值电压，而且还取决于通过所述二极管汲取的电流；一般来说，跨越具有给定电流容量(W/L比率)的二极管的电压降将随着增加的电流而增加。在此实施例中，由偏压装置27_m的实例传导的电流取决于其支持的列的数目。因此，可通过选择经实施以源送存储器阵列块26_m的所期望的泄漏电流的并联连接偏压装置27_m的数目来进行跨越偏压装置27_m的RTA模式电压降的选择。预期，参考本说明书的所属领域的技术人员将容易地能够以最适于特定技术及设计限制的方式来确定根据此并联连接实施例的偏压装置27及对应开关29的数目及放置。

进一步预期参考本说明书的所属领域的技术人员将容易地能够以对于特定实施方案有效的方式、以与对应的SRAM单元22的构造兼容的方式来实现及布局根据本发明的实施例的偏压装置27及其对应的开关29。说明根据本发明的实施例的装置的相对放置的在半导体衬底或其它半导电体的表面(例如，绝缘体上硅层的有源表面)处的集成电路20的一部分的一般化布局展示在图5a中。

在此布局中，两个存储器阵列块26₀、26₁展示在所述表面处。在此布置中，存储器阵列块26₀、26₁中的每一者具有类似数目的行(在图5a中水平延伸)。在此实例中，“中断”提供在存储器阵列块26₀、26₁之间的布局中，在所述布局中，电路(例如，局部读出放大器35、写入电路、列解码器电路及类似物)如图5a中展示而放置。开关29₀、29₁(不管是实现为每存储器阵列块26一个开关、或每列一个开关还是在这两种方式之间)也和局部读出放大器35一起放置在存储器阵列块26₀、26₁之间的所述中断内。

在此实施例中，“核”晶体管用于实现功能电路23、功率管理电路24及局部读出放大器35。此处，核晶体管还用于实现开29、为开关29提供高电平的驱动，使得可迅速地退出RTA模式，如上文描述。相反，在此实例中，偏压装置27各自构造为二极管连接“阵列”晶体管，所述二极管连接“阵列”晶体管是通过与用于制造SRAM单元22中的每一者中的n沟道晶体管13n、14n相同的工艺步骤及工艺参数来制造。因此，偏压装置27_m可以物理方式放置在与相关联的存储器阵列块26_m相同的区域内。此放置在图5a中通过其内放置存储器阵列块26₀及其偏压装置27₀的存储器阵列区域25的实例说明。存储器阵列区域25的另一实例含有存储器阵列块26₁及其偏压装置27₁。

如果偏压装置27实现为如此实施例中的阵列晶体管，那么已观察到，所需的芯片面积是相对适中的。举例来说，将偏压装置27构造为存储器阵列区域25内的阵列晶体管可通过相对简单且有效的方式来实现，所述方式是通过光掩模图案来实现且通常仅处在“较高”级(触点、金属)处。举例来说，已观察到，偏压装置27的实现占据了约额外半行的SRAM单元22的芯片面积(即，32行存储器阵列块的总芯片面积的约额外1.5％)。预期，在大多数情形中，此芯片面积成本是可容忍的，以便获得所得的RTA模式功率消耗的降低。

如此项技术中所知，以亚微米装置尺寸构造的现代存储器阵列是通过规则且周期性的位单元结构来最佳地实现，以避免光刻图案化及非对称晶体管应力中的接近效应。举例来说，如此项技术中所知，许多存储器阵列经构造以在其边缘处具有“虚拟”单元结构，这些虚拟单元有效地用作使得内部位单元结构能够免受此类接近效应的影响的结构的牺牲行或列。为最有效地将偏压装置27放置在存储器阵列区域25内，如图5a中所展示，实现每一偏压装置27的一个或一个以上晶体管的物理特征尺寸(即，沟道宽度及长度)既定为约与SRAM单元22的特征尺寸相同。特征尺寸(即，沟道宽度或沟道长度)的某种变化可为可容忍的，而不需要插入“虚拟”装置以吸收接近效应。在任何情况下，优选的是，确保任何此类变化不破坏存储器阵列区域25内的布局的周期性，使得“活”SRAM单元结构可邻近于偏压装置27而放置，如下文将论述。

图5b说明用于存储器阵列块26₀、26₁的偏压装置27₀、27₁的替代放置。在此实例中，偏压装置27₀、27₁以与局部读出放大器35、开关29、功能电路23(图2)及类似物类似的方式构造为核晶体管，这与SRAM单元22内的晶体管的构造不同。在此情形下，用于存储器阵列块26₀的偏压装置27₀与局部读出放大器35及用于存储器阵列块26₀的对应的一个或一个以上开关29₀一起放置在存储器阵列区域25外侧在存储器阵列块26₀、26₁之间的中断内。用于存储器阵列块26₁的偏压装置27₁也形成为核装置，且与局部读出放大器35及开关29₁以及所要的其它电路一起驻留在用于存储器阵列块26₁的存储器阵列区域25的外侧在存储器阵列块26₀、26₁之间的中断中。在此情形下，可独立于SRAM单元22中的晶体管的特征尺寸来选择偏压装置27的特征尺寸及电流容量，从而使得设计者能够调谐RTA模式中跨越偏压装置27的电压降。

参考本说明书的所属领域的技术人员将容易地理解本发明的替代实施例，及本说明书中描述的本发明的实施例的替代实施方案。图6a说明根据替代实施例的连接到偏压装置37_m，k的SRAM单元22_j，k(其如上文结合图3描述而构造)。类似地，如上文描述，偏压装置37_m，k为p沟道MOS晶体管，所述p沟道MOS晶体管使其源极连接到用于其中驻留SRAM单元22_j，k的存储器阵列块26_m的参考电压线VSSF_m，k，且使其漏极位于接地参考电压线V_ss。用于存储器阵列块26_m的列k的开关29_m，k使其源极-漏极路径与偏压装置37_m，k的源极-漏极路径并联连接，且与用于如上文描述的存储器阵列块26_m的所有偏压装置37_m的源极-漏极路径并联连接。

然而，在此实例中，偏压装置37_m，k不像上文针对图3描述的实施例中一样是二极管连接。而是，偏压装置37_m，k的栅极是通过由功率管理电路24产生的参考偏压V_bg驱动，举例来说由图2中所展示的功率管理电路24内的带隙参考电压电路19(或其它地方，视情况而定)驱动。在此实施例中，选择参考偏压V_bg以确定RTA模式中跨越偏压装置37_m，k的漏极到源极电压降，使得可将跨越SRAM单元22_m，k的电压降设定在与如在图3的情形中简单地由装置阈值电压界定的电压不同的电压。

根据此实施例，像以前一样，可以上文相对于图4a描述的方式、以小于存储器阵列块26_m中的列的数目的数目，来以每列一个的方式部署偏压装置37_m；还可以上文相对于图4b描述的方式并联连接多个偏压装置37_m。在任何情况下，与存储器阵列块26_m相关联的所有偏压装置37_m将使其栅极共同连接以接收参考偏压V_bg，如图6a中针对偏压装置37_m，k所展示。

此实施例的操作跟随上文结合图3描述的操作。在此操作中，考虑到开关29_m，k控制线V_ss上的接地参考电压还是由其偏压装置37_m，k界定的较高的参考电压出现在参考电压线VSSF_m，k处，预期线V_bg上的电压可在RTA模式及正常操作模式中保持恒定。

在任何情况下，偏压装置37_m在界定用于存储器阵列块26_m的RTA模式偏压中提供类似的优势，如上文结合图3、4a及4b描述。概括来说，对于RTA模式，跨越单元22的电压降降低，同时仍然允许在从RTA模式退出后立即进行的快速读取操作，而不影响见于读取位线RD_BL_k处的读取电流或对见于读取位线RD_BL_k处的读取电流有极少的影响。如上文描述，对适当写入位线预充电电压的选择可进一步优化在从RTA模式退出期间的单元存取时间。此外，提供对SRAM单元22中的通过晶体管15a、15b的背栅极偏压，从而进一步降低RTA模式中的DC泄漏。偏压装置37_m可构造为阵列晶体管或核晶体管，如上文相对于图5a及5b描述。

还预期对这些实施例的各种替代。举例来说，可以二极管连接样式来替代地实现偏压装置37_m，所述二极管连接样式是其源极处于参考电压线VSSF_m，k处且其栅极及漏极连接到接地参考电压线V_ss。此外，上文描述的本发明的实施例使用单个晶体管偏压装置。根据本发明的另一实施例，用于在RTA模式中建立施加到这些高性能SRAM单元的参考电压的偏压装置各自包括一个以上晶体管。参考图6b描述此实施例的实例。

在图6b的实例中，偏压装置47_m，k构造为一对晶体管48、49，所述晶体管48、49使其源极-漏极路径串联连接在参考电压线VSSF_m，k与接地参考电压线V_ss之间。在此实例中，n沟道晶体管48经二极管连接，其中其栅极及漏极位于参考电压线VSSF_m，k处且其体节点(背栅极)由接地参考电压线V_ss偏压。P沟道晶体管49使其源极连接到晶体管48的源极、使其漏极连接到接地参考电压线V_ss且使其栅极接收如由带隙电压产生器19或集成电路20内的其它电路产生的参考偏压V_bg。像以前一样，偏压装置47_m，k具有相关联的开关29_m，k，所述开关29_m，k与所述偏压装置47_m，k并联连接在参考电压线VSSF_m，k与接地参考电压线V_ss之间。参考电压线VSSF_m，k对列k的每一SRAM单元22中的n沟道驱动器晶体管13n、14n的源极节点进行偏压，而接地参考电压线对那些单元22中的每一者中的2-T读取缓冲器进行偏压，如上文结合图3描述。

在RTA模式(开关29_m，k关断)中，当泄漏电流传导通过SRAM单元22时，参考电压线VSSF_m，k处的电压由跨越晶体管48、49的电压降的总和界定。考虑到来自接地参考电压线V_ss的晶体管48的背栅极偏压，跨越晶体管48的电压降约相当于二极管连接晶体管48的阈值电压，且跨越晶体管49的电压降是由施加到其栅极的偏压V_bg控制。预期对于给定的实施方案及偏压V_bg，所属领域的技术人员可容易地确定RTA模式中由偏压装置47_m，k界定的电压。

通常，与单个晶体管用于先前描述的实施例中的情况相比，使用多个串联连接的晶体管来实现偏压装置47_m，k将在参考电压线VSSF_m，k处产生相对于接地参考电压线V_ss的较高电压。因此，例如图6b中展示的多个装置的使用将一般最佳地用于电力供应电压线VDD与接地参考电压线V_ss之间的电压相对大的那些情况中。举例来说，在一些现代的集成电路中，1.8伏的V_dd电力供应是可用的，其实质上高于约1.10伏的典型的阵列电力供应电压。此实施例(其中偏压装置47_m，k由两个晶体管48、49的串联连接实现)非常适于此类高电力供应电压应用，尤其是数据保持电压保持相对低(例如，0.65伏)的情况。

像以前一样，取决于设计及布局限制，为给定的存储器阵列块26_m提供的偏压装置47_m，k的数目可从每列一个变化到每列多于一个或少于一个。此外，如上文描述，预期与存储器阵列块26_m相关联的偏压装置47_m可连接到单个列或并联连接以用于RTA模式偏压的稳健性能及稳定界定。作为进一步的替代，虽然n沟道MOS晶体管48及p沟道MOS晶体管49展示为实现用于此实施例的图6b中的偏压装置47_m，k，但预期这些晶体管中的任一者或两者可替代地实现为p沟道晶体管，其中栅极连接及所施加的电压经修改以对应于装置的所述沟道导电类型。

在任何情况下，图6b中展示的实施例提供以下益处：实现从RTA模式的快速恢复及所述恢复时间期间的8-T及10-TSRAM单元22的最小读取电流降低，及因为通过晶体管15a、15b的较低的电压及背栅极偏压带来的降低的DC电流汲取。此外，如果偏压装置47构造为阵列装置，那么可得到与SRAM单元22的晶体管的优良装置匹配，从而允许所得的RTA电力供应偏压被置于较靠近数据保持电压。

本文还意在包括具有在实例实施例的背景下描述的一个或一个以上特征或步骤的不同组合的实施例，所述实例实施例具有所有此类特征或步骤或仅其中一些。所属领域的技术人员将理解，在所主张的发明的范围内，许多其它实施例及变型也是可能的。

Claims

1.一种集成电路，其包括可在正常操作模式中及保持直到被存取RTA模式中操作的静态随机存取存储器SRAM，所述集成电路包含：

多个存储器单元，其在至少一个存储器阵列块中以行及列布置，所述多个存储器单元中的每一者由布置成锁存器及读取缓冲器的金属氧化物半导体MOS阵列晶体管组成，其中每一列中的所述存储器单元中的每一者的所述锁存器在电力供应电压节点与参考电压节点之间被并联偏压；

第一多个偏压装置，其与第一存储器阵列块相关联，所述第一多个偏压装置中的每一者具有与其相关联存储器阵列块中的存储器单元串联连接在所述参考电压节点与接地参考电压节点之间的导电路径；及

第一开关装置，其具有连接在所述参考电压节点与所述接地参考电压节点之间的导电路径，且具有接收RTA控制信号的控制电极，使得所述第一开关装置在所述正常操作模式中接通且在所述RTA模式中关断；

其中所述多个存储器单元中的每一者中的所述锁存器包含：

第一及第二交叉耦合的逆变器，其在所述电力供应电压节点与所述参考电压节点之间被偏压，所述第一及第二交叉耦合的逆变器界定第一及第二存储节点；及

第一及第二通过晶体管，所述第一通过晶体管具有连接在所述第一存储节点与第一写入位线之间的导电路径，所述第二通过晶体管具有连接在所述第二存储节点与第二写入位线之间的导电路径，且所述第一及第二通过晶体管具有耦合到写入字线的控制电极；

且其中所述读取缓冲器包含：

第一读取缓冲器驱动器晶体管，其具有导电路径，且具有耦合到所述第一存储节点的控制电极；及

第一读取缓冲器通过晶体管，其具有与所述第一读取缓冲器驱动器晶体管的所述导电路径串联连接在第一读取位线与接地参考电压节点之间的导电路径，且具有耦合到读取字线的控制电极。

2.根据权利要求1所述的集成电路，其进一步包含用于产生施加到所述第一开关装置的所述RTA控制信号的电路。

3.根据权利要求1所述的集成电路，其中所述第一多个偏压装置中的每一者与所述第一存储器阵列块中的存储器单元的单个列相关联。

4.根据权利要求3所述的集成电路，其进一步包含多个第一开关装置，所述多个第一开关装置各自与所述第一存储器阵列块的所述列中的一者相关联、各自具有连接在用于其相关联列的所述参考电压节点与所述接地参考电压节点之间的导电路径，且各自具有接收RTA控制信号的控制电极，使得其在所述正常操作模式中接通且在所述RTA模式中关断。

5.根据权利要求1所述的集成电路，其中所述第一多个偏压装置的所述导电路径彼此并联连接；且其中所述第一开关装置使其导电路径与所述第一多个偏压装置的所述导电路径并联连接。

6.根据权利要求1所述的集成电路，其中所述第一多个偏压装置中的每一者包含MOS晶体管，所述MOS晶体管具有连接在存储器单元的其至少一个列的其相关联的所述参考电压节点与所述接地参考电压节点之间的源极-漏极路径，且具有连接到其漏极的栅极。

7.根据权利要求1所述的集成电路，其进一步包含用于产生偏压参考电压的电压参考电路；且其中所述第一多个偏压装置中的每一者包含第一MOS晶体管，所述第一MOS晶体管具有连接在存储器单元的其至少一个列的其相关联的所述参考电压节点与所述接地参考电压节点之间的源极-漏极路径，且具有从所述电压参考电路接收所述偏压参考电压的栅极。

8.根据权利要求7所述的集成电路，其中所述第一多个偏压装置中的每一者进一步包含第二MOS晶体管，所述第二MOS晶体管具有与所述第一MOS晶体管的所述源极-漏极路径串联连接的源极-漏极路径，且具有连接到其漏极的栅极。

9.根据权利要求1所述的集成电路，其中所述第一及第二通过晶体管中的每一者包含n沟道MOS晶体管，所述n沟道MOS晶体管具有源极-漏极路径、体节点及栅极；且其中所述多个存储器单元中的每一者中的所述第一及第二通过晶体管的所述体节点连接到所述接地参考电压节点。

10.根据权利要求1所述的集成电路，其中所述读取缓冲器进一步包含：

第二读取缓冲器驱动器晶体管，其具有导电路径，且具有耦合到所述第二存储节点的控制电极；及

第二读取缓冲器通过晶体管，其具有与所述第二读取缓冲器驱动器晶体管的所述导电路径串联连接在第二读取位线与接地参考电压节点之间的导电路径，且具有耦合到所述读取字线的控制电极。

11.根据权利要求1所述的集成电路，其进一步包含写入位线预充电电路，所述写入位线预充电电路用于在对所述存储器阵列块的存储器存取之前将所述多个存储器单元的每一列的所述第一及第二写入位线预充电到低于所述电力供应电压节点处的电压的电压。

12.根据权利要求11所述的集成电路，其中用于产生所述RTA控制信号的所述电路关断所述第一开关装置以用于所述正常操作模式中的读取操作，且接通所述第一开关装置以用于所述正常操作模式中的写入操作。

13.根据权利要求11所述的集成电路，其进一步包含多个第一开关装置，所述多个第一开关装置各自与所述第一存储器阵列块的所述列中的一者或一者以上相关联、各自具有连接在用于其相关联的一个或一个以上列的所述参考电压节点与所述接地参考电压节点之间的导电路径，且各自具有接收RTA控制信号的控制电极，使得其接通以用于所述正常操作模式中对其相关联列中的一者或一者以上的写入操作，且关断以用于所述正常操作模式中及所述RTA模式中的读取操作。

14.根据权利要求11所述的集成电路，其进一步包含多个第一开关，所述多个第一开关各自与所述第一存储器阵列块的所述列中的一者或一者以上相关联、各自具有连接在用于其相关联的一个或一个以上列的所述参考电压节点与所述接地参考电压节点之间的导电路径，且各自具有接收RTA控制信号的控制电极，使得其在所述正常操作模式中在正在针对其相关联列中的一者执行写入操作的情况下关断，且在所述RTA模式中关断，且在所述正常操作模式中未正在对其相关联列中的一者执行写入操作的情况下接通。

15.一种在正常操作模式及保持直到被存取RTA模式中操作存储器的方法；

其中所述存储器包含：

多个存储器单元，其在至少一个存储器阵列块中以行及列布置，所述多个存储器单元中的每一者由布置成锁存器及读取缓冲器的金属氧化物半导体MOS阵列晶体管组成，其中每一列中的所述存储器单元中的每一者的所述锁存器在电力供应电压节点与参考电压节点之间被并联偏压；及

第一多个偏压装置，其与第一存储器阵列块相关联，所述第一多个偏压装置中的每一者具有与其相关联存储器阵列块中的存储器单元串联连接在所述参考电压节点与接地参考电压节点之间的导电路径；其中所述多个存储器单元中的每一者中的所述锁存器包含：

且其中所述读取缓冲器包含：

第一读取缓冲器通过晶体管，其具有与所述第一读取缓冲器驱动器晶体管的所述导电路径串联连接在第一读取位线与接地参考电压节点之间的导电路径，且具有耦合到读取字线的控制电极；

所述方法包含以下步骤：

在用于第一存储器阵列块的所述正常操作模式中，闭合所述接地参考电压节点与所述参考电压节点之间的用于所述第一存储器阵列块的所述列中的一者或一者以上的第一开关；及

在用于所述第一存储器阵列块的所述RTA模式中，断开所述第一开关。

16.根据权利要求15所述的方法，

其中所述存储器进一步包含：

第二多个偏压装置，其与第二存储器阵列块相关联，所述第二多个偏压装置中的每一者具有与其相关联存储器阵列块中的所述存储器单元串联连接在第二参考电压节点与接地参考电压节点之间的导电路径；

且其中所述方法进一步包含；

在用于所述第二存储器阵列块的所述正常操作模式中，闭合所述接地参考电压节点与所述第二参考电压节点之间的用于所述第二存储器阵列块的所述列中的一者或一者以上的第二开关；及

在用于所述第二存储器阵列块的所述RTA模式中，断开所述第二开关；

其中断开所述第二开关的所述步骤是在闭合所述第一开关的所述步骤期间执行，使得所述第二存储器阵列块处于RTA模式中同时所述第一存储器阵列块处于所述正常操作模式中。

17.根据权利要求15所述的方法，所述第一多个偏压装置中的每一者包含：

作为二极管连接的MOS晶体管。

18.根据权利要求15所述的方法，其中所述第一多个偏压装置中的每一者包含：

第一MOS晶体管，所述第一MOS晶体管具有连接在存储器单元的其至少一个列的每一个的所述参考电压节点与所述接地参考电压节点之间的源极-漏极路径，并具有栅极；且其中所述方法进一步包含：

产生偏压参考电压；及

将所述偏压参考电压应用至所述第一MOS晶体管的每一个的栅极。

19.根据权利要求18所述的方法，其中所述第一多个偏压装置中的每一者进一步包含第二MOS晶体管，所述第二MOS晶体管具有与所述第一MOS晶体管的所述源极-漏极路径串联连接的源极-漏极路径，且具有连接到其漏极的栅极。

20.根据权利要求15所述的方法，其中所述第一多个偏压装置中的每一个与所述第一存储器阵列块的单一列存储器单元相关联；且

其中所述存储器包含多个第一开关装置，所述多个第一开关装置中的每一个与所述第一存储器阵列块的所述列中的一者相关联，且所述多个第一开关装置中的每一个具有连接在用于其相关联的列的所述参考电压节点与所述接地参考电压节点之间的导电路径；

其中闭合所述第一开关的步骤包含闭合所述多个第一开关装置中的每一个；及

其中断开所述第一开关的步骤包含断开所述多个第一开关装置中的每一个。