JP5822914B2 - 高性能スタティックメモリのリテイン・ティル・アクセスド（ｒｔａ）省電力モード - Google Patents

Description

本願は、集積回路に関し、より詳細には、スタティックランダムアクセスメモリ（ＳＲＡＭ）集積回路、およびそのような回路における電力削減の方法に関する。

多くの最近の電子デバイスおよびシステムは、広範な機能および有用なアプリケーションを管理しかつ制御するための実質的なコンピュータ能力を含んでいる。これらの電子デバイスおよびシステムの多くは、現在はハンドヘルドポータブルデバイスである。例えば、かなりのコンピュータ能力を有する多くのモバイルデバイスが市場で入手可能であり、これらは、一般に「スマートフォン」などと呼ばれている最近のモバイル電話ハンドセット、パーソナルデジタルアシスタント（ＰＤＡ）、モバイルインターネットデバイス、タブレット型のパーソナルコンピュータ、ハンドヘルドスキャナおよびデータコレクタ、パーソナルナビゲーションデバイスなどを含む。勿論、これらのシステムおよびデバイスは、モバイルまたはハンドヘルドとするためにバッテリーにより電力供給される。バッテリー寿命は、デバイスまたはシステムの有用性の、及び購入決定の際の、重要なファクターとなることが多いため、こういったデバイスやシステムの電子回路の電力消費は大きな関心事である。

これらの最近のデバイスおよびシステムの計算に関する電力は、典型的に１つまたは複数のプロセッサの「コア」によって提供され、当該コアは、その機能を実行するデジタルコンピュータとして動作する。従って、こうしたプロセッサコアは、概して、メモリから実行可能な命令を取り出し、やはりメモリから取り出されたデジタルデータの算術および論理動作を実行し、これらの動作結果をメモリにストアする。プロセッサコアにより処理されたデータを獲得したり出力したりする他の入力および出力機能もまた勿論提供される。こうした最近のデバイスの複雑な機能を実行するのにしばしば必要とされる大量のデジタルデータを考慮すると、半導体のメモリのかなりの容量がこのようなシステムのための電子回路に通常実装されている。

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、こういった最近の電力を意識する電子システムにおいて、大抵の半導体データストア要件に所望されるメモリ技術になってきている。従来において基本であるように、ＳＲＡＭメモリセルは、電力がメモリに印加されている限り、ストアされたデータ状態が各セルにラッチされたままであるという点で「静的」に内容をストアする。これは、データが半導体キャパシタに電荷としてストアされ、そして保持（retain）されるために周期的にリフレッシュされなければならない、「ダイナミック」ＲＡＭ（ＤＲＡＭ）と対照的である。しかしながら、ＳＲＡＭセルは、ストアされた状態を保持するためにＤＣ電流を引き込む。特にメモリサイズ（セルの数）が大きくなるにつれ、このＤＣ電流は、モバイル電話などのようなバッテリー電源のシステムの重要なファクターになり得る。

近年の半導体技術の進歩は、最小デバイス特徴サイズ（例えば、ＭＯＳトランジスタのゲート）をサブミクロンレンジに縮小することを可能にしている。この小型化は、メモリアレイに適用されるときに、全チップ面積の大部分がオンチップメモリにしばしば供されるため、特に有益である。しかしながら、このデバイスサイズの物理的なスケーリングは、デバイスの電気特性の同様のスケーリングに必ずしも相関関係があるわけではない。ＳＲＡＭセルの場合、現在入手可能な最小特徴サイズのメモリセルトランジスタは、サブスレッショルドのリークや他のショートチャンネル効果により、相当なＤＣ電流を導通する。従って、ＳＲＡＭアレイを実現するために現在用いられるサブミクロンデバイスは、これらのアレイによって引き込まれるＤＣデータ保持電流を増加させている。

設計者は、近年、大きなメモリアレイを含む集積回路により消費される電力を削減するため回路ベースのアプローチを採用している。一つの一般的なアプローチは、ロジック回路やメモリアレイの周辺回路（例えば、デコーダ、センスアンプなど）に印加される電源電圧に対し、メモリアレイに印加する電源電圧を低減させることである。このアプローチは、メモリアレイにより消費される電力を低減させるだけでなく、個々のセルのサブスレッショルドのリークの低減を助ける。

電力消費を低減させるためのもう一つの回路ベースのアプローチは、集積回路内のメモリ機能を、可能なときに「保持」状態に置くことである。従来のメモリでは、保持状態のメモリアレイに印加される電源電圧は、アクセスのために必要な電圧を下回る電圧まで低減されるが、メモリセルに保持されるべきデータ状態に要求される最小限を上回る電圧である（すなわち、データ状態の保持電圧または「ＤＲＶ」を上回る）。メモリ周辺回路もまた、この保持モードにおいて電力が下げられ、余分な電力を節約する。典型的に、ＳＲＡＭセルの負荷（例えば、ＣＭＯＳ ＳＲＡＭセルのｐ−チャンネルトランジスタのソースノード）に印加される「Ｖ_ｄｄ」電源電圧およびウエルバイアス電圧の双方は、保持モードにおいて低減される。しかしながら、保持状態から動作状態にメモリアレイをバイアスするのに、典型的に多くのリカバリー時間が必要となる。

近年、大きなサイズのメモリアレイを有する集積回路において、中間の電力ダウンモードが実施されている。この中間モードは、従来において、「リテイン・ティル・アクセスド」（retain-till-accessed）、または「ＲＴＡ」と称され、メモリアレイが複数のブロックに分けられる状況において最もよく使用される。ＲＴＡモードでは、周辺メモリ回路は、充分に電力供給され、動作可能なままである。しかしながら、アクセスされているメモリアレイの１つまたは複数のブロックのみが充分に電力を供給され、アクセスされていないメモリの他のブロックは低減されたアレイ電源電圧（すなわち、保持電圧を上回る）にバイアスされて、アイドル状態の間、電力消費が低減される。ウエルとジャンクションバイアス（すなわち、低減されたＲＴＡバイアスを受け取るｐ−チャンネルＭＯＳのソースノードのバイアス以外）は、典型的に、ＲＴＡモードでは、読出し／書込み動作のときと同じ電圧に維持され、ＲＴＡモードからのリカバリー時間を低減させる。ＲＴＡモードにより提供される電力節約は、幾つかのより大きなメモリブロックがまれにアクセスされる場合に特に相当な量となり得る。大規模集積回路内の個々のブロックに適用される能力だけでなくその速いリカバリー時間のため、今やＲＴＡスタンバイモードは、最近のモバイルインターネットデバイスやスマートフォンの埋め込みメモリなどのデバイスが、それらの耐用年数の大部分において電力がオンされた状態を維持するが充分にアクティブではないことを考慮し、こういったデバイスで頻繁に使用される。

回路の観点から、ＲＴＡモードを有する集積回路メモリは、低減されたＲＴＡアレイバイアス電圧を確立し、かつ動作中にＲＴＡモードに入りＲＴＡモードから出ることを切り替え可能に制御する回路を含まなければならない。図１ａは、このようなＲＴＡスタンバイが設けられた従来の集積回路２のブロック図である。集積回路２は、互いに異なるサイズの複数のメモリアレイブロック６_０ないし６_３に配列されたメモリアレイ５を含む。各メモリアレイブロック６は、対応するデコードと、関連するメモリアレイブロック６をアドレスしてそこにデータを書込み、またそこからデータを読出す読出し／書込み回路１１と関連付けられる。集積回路２はまた、機能および電力管理回路４を含み、機能および電力管理回路４は、集積回路２により提供される論理機能性を含み、集積回路２はさらに、集積回路２の全体にわたって電源電圧を調整しかつ分配する回路を含む。メモリアレイ５の例示の目的のため、機能および電力管理回路４は、メモリの読出しおよび書込み動作に充分な電圧を電源ラインＶ_ｄｄＨＤＲに生成する。機能および電力管理回路４または、「周辺」電源電圧を電源ラインＶ_ｄｄＰに生成し、この電圧は、デコーダおよび読出し／書込み回路１１に印加され、かつ従来公知であるように、読出しおよび書込み中にメモリアレイ５に印加されるラインＶ_ｄｄＨＤＲ上の電源電圧と典型的に異なる電圧である。各メモリアレイブロック６_０ないし６_３に印加される実際のアレイ電源電圧は、電源ラインＶ_ｄｄＡＲ_０ないしＶ_ｄｄＡＲ_３にそれぞれに現れる。ラインＶ_ｄｄＡＲ_０ないしＶ_ｄｄＡＲ_３の電圧は、バイアス／スイッチ回路７_０ないし７_３によってそれぞれ規定され、以下に説明されるように、電源ラインＶ_ｄｄＨＤＲの電圧に基づくものである。

この従来の集積回路２の各メモリアレイブロック６は、行および列に配置されたＳＲＡＭセルのアレイとして構成される。メモリアレイブロック６の１つのｊ番目の行とｋ番目の列である、６トランジスタ（６−Ｔ）メモリセル_ｊ，ｋの例によって図１ｂに示されるように、各ＳＲＡＭメモリセル１２は、電源ラインＶ_ｄｄＡＲと基準電圧（例えば、グランド基準Ｖ_ｓｓ）間にバイアスされる。この場合のＳＲＡＭメモリセル１２_ｊ，ｋは、従来の方式では、一対のクロス結合されたＣＭＯＳインバータとして構成され、一方のインバータは、直列接続されたｐチャンネルトランジスタ１３ｐとｎチャンネルトランジスタ１３ｎであり、他方のインバータは、直列接続されたｐチャンネルトランジスタ１４ｐとｎチャンネルトランジスタ１４ｎであり、通常では、各インバータのトランジスタのゲートはともに接続され、かつ他方のインバータのトランジスタの共通のドレインノードに接続される。ｎチャンネルパストランジスタ１５ａ、１５ｂは、それぞれ、クロス結合されたノードと相補的ビットラインＢＬ_ｋ、ＢＬ^＊ _ｋの対応する１つとの間に接続されたソース／ドレインパスを有する。パストランジスタ１５ａ、１５ｂのゲートは、行のためにワードラインＷＬ_ｊによって駆動される。従って、従来において公知のように、ＳＲＡＭセル１２_ｊ，ｋによって引かれるＤＣ電流は、ｐチャンネルトランジスタ１３ｐ、１４ｐの１つとｎチャンネルトランジスタ１３ｎ、１４ｎの１つを通るオフ状態のソース／ドレインリーク電流の合計に加えて、存在するかもしれないゲート酸化物のリークとジャンクションリークの合計になる。上記したように、トランジスタ１３、１４が非常に小さなサブミクロンデバイスである場合、これらのリーク電流は、著しく（メモリセル毎に１ｎＡの大きさ）、従って、メモリアレイブロック６のメモリセル１２の数が多ければ、全体のスタンバイの電力消費がかなりなものになり得る。

図１ａに戻ると、従来の集積回路２において、メモリアレイブロック６_０ないし６_３は、それぞれ、バイアス／スイッチ回路７_０ないし７_３の動作によって、個別にＲＴＡモードにバイアスされ得る。バイアス／スイッチ回路７_１の構成は、例示によって図１ａに示される。ｐチャンネルトランジスタ８は、電源ラインＶ_ｄｄＨＤＲにソースを有し、ノードＶ_ｄｄＡＲ_１に接続されたドレインおよびゲートを有するダイオード方式で接続される。ラインＶ_ｄｄＨＤＲの電圧からのトランジスタ８を横切る電圧降下は、それゆえ、電源ラインＶ_ｄｄＡＲ_１の電圧を確立する。短絡するトランジスタ９は、電源ラインＶ_ｄｄＨＤＲと電源ラインＶ_ｄｄＡＲ_１間に接続されたソース／ドレインパスと、機能および電力管理回路４から制御信号ＲＴＡ^＊ _１を受け取るゲートとを有する、比較的大きなｐチャンネル電力トランジスタである。メモリアレイブロック６_１が読出しまたは書込み動作のためにアクセスされている場合、制御信号ＲＴＡ^＊ _１は、低論理レベルに駆動され、これは、バイアス／スイッチ回路７_１のトランジスタ９をオンにし、かつダイオード８を短絡し、ラインＶ_ｄｄＡＲ_１の電圧を電源ラインＶ_ｄｄＨＤＲの電圧に設定する。逆に、メモリアレイブロック６_１がＲＴＡモードに置かれている場合、機能および電力管理回路４は、制御信号ＲＴＡ^＊ _１を高論理レベルに駆動する。これは、バイアス／スイッチ回路７_１のトランジスタ９をオフにし、その結果、ダイオード８を横切る電圧降下は、電源ラインＶ_ｄｄＨＤＲの電圧よりも低い電圧（１つのダイオード降下分）でノードＶ_ｄｄＡＲ_１で電圧を確立する。それ故、ＲＴＡモードでは、メモリアレイブロック６_１によって消費される電力は、少なくともこの電圧の低減の二乗に対応するだけ低減されるであろう。他方、このＲＴＡモードでは、各メモリアレイブロック６のデコーダや読出し／書込み回路１１などの周辺メモリ回路に印加される周辺電源ラインＶ_ｄｄＰは、通常動作電圧を搬送し、その結果、周辺回路は、関連するメモリアレイブロックのアクセスを実行するための準備ができている。

従来の方式で構成されたメモリアレイにとって、ＲＴＡモードにおける電力節約を最適化することは困難であるということが本発明との関連において観察されている。従来において公知のように、ＳＲＡＭにストアされたデータは、アレイの電圧が最小データ保持バイアス電圧を下回った場合、消失されるかもしれない。反対に、電力節約は、ＲＴＡモードのアレイブロックを最小データ保持電圧に近い電圧でバイアスすることにより最適化される。しかしながら、電圧、温度、製造パラメータの変動のため、このような最適化を成し遂げることは難しい。図１ａの例において、電力節約を最大限にするようダイオード８の構成およびサイズを選択することは、それ故、難しい命題である。さらに、異なるサイズのメモリアレイブロック６のメモリセル１２に異なるサイズのトランジスタを使用することが現在一般的な実施であり、デバイスサイズのこのような差は、最適なＲＴＡアレイブロックのバイアスを作り出すことをより一層困難にする。

埋め込みメモリアレイを有する従来の集積回路が構成される方式によって、ＲＴＡバイアス最適化がより困難なものにされるということもまた、本発明との関連において観察されている。この従来の構成は、図１ａの集積回路２によって示され、バイアス／スイッチ回路７のダイオード８は、機能および電力管理回路４を含む「コア」領域３の一部として形成される。このコア領域３において、トランジスタは、メモリアレイ５のトランジスタとは実質的に異なるように構成され、例えば、ＳＲＡＭセル１２のトランジスタに対して、異なるチャンネル長、異なるイオン注入パラメータを介する異なるソース／ドレイン不純物濃度、異なるゲート酸化膜厚等で構成される。例えば、従来の２８ｎｍのＣＭＯＳ製造技術に従って、メモリアレイトランジスタは、有効ゲート酸化膜厚を増加させゲートリークを低減させるために、フッ素注入のような付加的なプロセスを受けるが、コアトランジスタは受けない。コアトランジスタとアレイトランジスタの他の違いは、コアトランジスタとアレイトランジスタに異なるしきい値電圧を実装するための異なる「ポケット」注入、およびアレイデバイスを構成するためではなくコアトランジスタを構成するための歪み工学技術の利用（例えば、コアＮＭＯＳトランジスタ上に引張り性シリコンナイトライドフィルムを、コアＰＭＯＳトランジスタ上に圧縮性シリコンナイトライドフィルムを選択的にデポジットする）が含まれる。米国特許出願公開番号ＵＳ２００９／０２５４７１Ａ１に記載されるように、集積回路のロジックコア領域に使用される絶縁構造および絶縁ドーピングプロファイルは、メモリアレイに使用されるものと異なるものとすることができ、その結果、よりタイトな絶縁間隔がメモリアレイにおいて達成され得る。要約すると、従来の集積回路は、スイッチング性能を最適化するように構成されたロジックコア（「コア」）デバイスをしばしば含み、他方、アレイデバイスは、低リークおよび低ミスマッチ変動のために構成される。コア領域３のトランジスタとメモリアレイ５のトランジスタ１３、１４間の構成の差は、ダイオード８の能力を低減させて、プロセスパラメータの変動を越えてトランジスタ１３、１４をマッチングさせる。それゆえ、最小データ保持電圧が満足されることを確実にするため、ダイオード８の構成の選択およびその結果生じる電圧降下に付加的なマージンが提供されなければならないが、この付加的なマージンは、必然的に付加的なスタンバイ電力消費になる。

上記したように、異なるサイズのメモリアレイブロック６のメモリセル１２を実現するために異なるサイズのトランジスタを用いることは従来より公知である。典型的に、メモリアレイブロック６は、ビット数（すなわち、ブロック毎に共通の行の数が実行される場合、列の数）に従って、グループに基づく共通のトランジスタサイズを有するグループに分類される。例えば、３２行のメモリアレイブロック６は、トランジスタサイズ（Ｗ／Ｌ）が増加する「ビン（ｂｉｎ）」：１６から１２８の列；１２９から２５６の列；２５７から３２０の列、および３２１から５１２の列にグループ化され得る。さらなる背景として、異なるサイズのトランジスタにより実現されたメモリアレイブロック６のために異なるサイズのコアデバイスダイオード８を提供することも従来において公知である。例えば、ｐチャンネルＭＯＳダイオード８のＷ／Ｌは、そのサイズが１６から１２８の列のメモリアレイブロック６で１．０／０．７５（μｍ）、１２９から２５６の列のメモリアレイブロック６で１．５／０．０６５、２５７から３２０の列のメモリアレイブロック６で２．５／０．０５５、３２１から５１２の列のメモリアレイブロック６で５．０／０．０４５の範囲であり得る。しかしながら、このようなアプローチに従ったとしても、ＲＴＡ電圧には大きなマージンが依然として与えられなければならないことが本発明との関連で理解される。なぜなら、電源電圧、温度およびプロセス変動において変動を有するリークの広汎な変動があるだけでなく、たとえ所与のビン内であってもメモリアレイブロック６の列の数で引き込まれるリーク電流に変動があるためである。従って、この「ビニング（ｂｉｎｎｉｎｇ）」は、ＲＴＡモードで引かれるリーク電流を幾分低減させるが、ＲＴＡバイアス電圧は、依然としてデータ保持電圧（ＤＲＶ）をかなり上回って維持されなければならず、それ故、最適化されない。

従来のＲＴＡモード回路は、保持モードまたは充分に電力がダウンされたモードと比較して、ＲＴＡモードから通常動作までの非常に低減されたリカバリー時間を有するけれども、ＲＴＡモードからのリカバリー時間は、ある高性能アプリケーションでは許容できないほどかなり長いままである。従って、公知の「システムオンチップ」（または「ＳｏＣ」）集積回路のような多くの非常に大規模な集積回路は、ＲＴＡモードと他の電力節約技術が実現された高密度ＳＲＡＭメモリと、高性能のＳＲＡＭメモリの双方を含んでいる。集積回路のロジック機能性は、異なるタイプのＳＲＡＭメモリにストアするべきデータのタイプを決定する。

たとえ高性能ＳＲＡＭの容量が最小化されたとしても、この高性能ＳＲＡＭメモリのＲＴＡモードの欠如は、かなりの電力消費ペナルティになる。例えば、サブミクロンの特徴サイズ技術で構成された或る従来のＳｏＣの実装例において、高性能ＳＲＡＭで実現されるメモリ密度は、高密度ＳＲＡＭで実現される密度の約１／３である。しかしながら、この高性能ＳＲＡＭは、ＲＴＡモードの高密度メモリの全てにより消費される電力と同程度の電力を、ＲＴＡバイアスなしのデータ保持モードにおいて消費することが観察されている。

さらなる背景として、幾つかの従来の高性能ＳＲＡＭメモリでは、現在、２トランジスタ読出しバッファと組み合わされた、図１ｂに示されるような６−Ｔラッチにより構成された８トランジスタ（「８−Ｔ」）メモリセルによって実現される。８−Ｔの構成例がＳＲＡＭセル１２’_ｊ，ｋに関連して（前と同様に、行ｊと列ｋで）図１ｃに例示される。セル１２’_ｊ，ｋは、図１ｂに関して上述したように、トランジスタ１３ｐ、１３ｎ、１４ｐ、１４ｎ、１５ａ、１５ｂの６−Ｔラッチを含む。しかしながら、セル１２’_ｊ，ｋでは、パストランジスタ１５ａ、１５ｂのゲートに接続された書込みワードラインＷＲ＿ＷＬ_ｊは、書込みサイクルでｊ番目の行だけのためにアクセスされてストレージノードＳ１、Ｓ２をｋ番目の列のための相補的書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋに接続する。セル１２’_ｊ，ｋへの書込みでは、書込み回路（図示しない）は、セル１２’_ｊ，ｋに書き込まれているデータ状態に従って、書込みビットラインＷＲ＿ＷＬ_K、ＷＲ＿ＢＬ^＊ _ｋの一方をグランドに引っ張る。セル１２’_ｊ，ｋはまた、ｎチャンネルトランジスタ１６ｎ、１８ｎを含み、これらは、読出しビットラインＲＤ＿ＢＬ_ｋとグランドの間に直列に接続されたソース−ドレインパスを有する。読出しバッファパストランジスタ１８ｎは、読出しビットラインＲＤ＿ＢＬ_ｋに接続されたドレインと、行ｊのための読出しワードラインＲＤ＿ＷＬ_ｊを受け取るゲートとを有する。読出しバッファドライバトランジスタ１６ｎは、トランジスタ１８ｎのソースに接続されたドレインと、グランドのソースを有する。トランジスタ１６ｎのゲートは、ストレージノードＳ２に接続される。セル１２’_ｊ，ｋの読出しでは、読出しワードラインＲＤ＿ＷＬ_ｊは、アクティブ・ハイにアサートされ、これは、ストレージノードＳ２のデータ状態が「１」であれば、バッファパストランジスタ１８ｎをオンにする。この場合、読出しビットラインＲＤ＿ＢＬ_ｋは、バッファパストランジスタ１８ｎを介してバッファドライバトランジスタ１６ｎによりグランドに引っ張られる。ストレージノードＳ２が「０」である場合のセル１２’_ｊ，ｋの読出しは、トランジスタ１６ｎをオフのままにし、この場合、読出しビットラインＲＤ＿ＢＬ_ｋは、プルダウンされない。センスアンプ（図示しない）は、読出しビットラインＲＤ＿ＢＬ_ｋが列ｋの選択されたセルによりグランドに引っ張られたか否かを検出することができ、次いで、そのデータ状態をＩ／Ｏ回路に適宜通信する。

さらなる背景技術として、図１ｃに関連して説明した８−Ｔのコンセプトは、従来のＳＲＡＭメモリにおいて、相補的読出しビットラインを提供するようにさらに拡張される。この拡張された構造の例は、図１ｄに示すセル１２’’_ｊ，ｋによって例示される。セル１２’’_ｊ，ｋは、図１ｃに示したセル１２’_ｊ，ｋの８つのトランジスタを含むだけでなく、ストレージノードＳ２の状態を相補的読出しビットラインＲＤ＿ＢＬ_ｋに転送するトランジスタ１６ｎ、１８ｎと同様の方式で、ストレージノードＳ１のデータ状態を読出しビットラインＲＤ＿ＢＬ^＊ _ｋに転送するトランジスタ１６ｎ’、１８ｎ’を含む。読出しサイクルでは、アクティブ・ハイに駆動された読出しワードラインＲＤ＿ＷＬ_ｊによってイネーブルされ、これは、トランジスタ１８ｎ、１８ｎ’をオンにし、ストレージノードＳ２、Ｓ１の状態に従って読出しビットラインＲＤ＿ＢＬ_ｋ、ＲＤ＿ＢＬ^＊ _ｋに差動信号が生成される。図１ｄに示されるように構成されたＳＲＡＭセルは、従来技術では「１０−Ｔ」セルと称される。

この例示の実施例は、リテイン・ティル・アクセスド（ＲＴＡ）モードにおいてセルリークによる電力消費を最小化するという方式で、低減されたアレイバイアスがＲＴＡモードで提供される、高性能スタティックランダムアクセスメモリ（ＳＲＡＭ）を提供する。

実施例は、８−Ｔまたは１０−Ｔ ＣＭＯＳ ＳＲＡＭセルによって実現されるＳＲＡＭのような、個別の読出しおよび書込みのビットラインとワードラインを有するＳＲＡＭメモリにおいて、ＲＴＡモードのアレイバイアスが有用であるようなＳＲＡＭを提供する。

実施例は、ＲＴＡモードのアレイバイアスを確立するデバイスのためのチップ面積の不利益を最小化するようなＳＲＡＭを提供する。

本発明の実施例は、個別の読出しおよび書込みビットラインが提供される、８−Ｔまたは１０−Ｔメモリセルで構成されたスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイを構成することにより実現され得る。バイアスデバイスが、グランド基準電位と所定の一つまたは複数の列の各メモリセルのドライバトランジスタとの間に直列に含まれる。バイアスデバイスは、リテイン・ティル・アクセスド（ＲＴＡ）モードなど、低減された電力モードにおいてメモリセルの電源電圧を削減する。

本発明の原理の実施例を添付する図面を参照して以下に説明する。

図１ａは、メモリアレイを含む従来の集積回路のブロック形式の電気的な図である。

図１ｂは、図１ａの従来の集積回路のメモリセルのブロック形式の電気的な図である。

図１ｃは、従来の高性能メモリセルの概略的な回路図である。 図１ｄは、従来の高性能メモリセルの概略的な回路図である。

図２は、本発明の原理を含む例示の実施例によるメモリアレイを含む集積回路のブロック図である。

図３は、本例示の実施例による、メモリセルへのバイアスデバイスの接続を例示する概略的な回路図である。

図４ａは、本例示の実施例による、メモリアレイ内のバイアスデバイスの実装の概略的な回路図である。 図４ｂは、本例示の実施例による、メモリアレイ内のバイアスデバイスの実装の概略的な回路図である。

図５ａは、本例示の実施例による、バイアスデバイスとメモリアレイブロックのレイアウトを例示する平面図である。 図５ｂは、本例示の実施例による、バイアスデバイスとメモリアレイブロックのレイアウトを例示する平面図である。

図６ａは、実施例の他の例による、バイアスデバイスの実装の概略的な電気的な図である。 図６ｂは、実施例の他の例による、バイアスデバイスの実装の概略的な電気的な図である。

説明される例示の実施例は、相補型金属酸化物半導体（ＣＭＯＳ）技術を用いて製造された、埋め込みメモリアレイを含む集積回路内に例示によって実装される。同じ原理は、他のデバイスおよび製造技術に適用可能である。

図２は、機能回路２３、電力管理回路２４およびメモリアレイ２５を含む集積回路２０を示す。機能回路２３により提供される機能性は、広汎に変化し得る。例えば、集積回路２０がシステムオンチップデバイスなどの大規模回路である場合、機能回路２３は、メモリアレイ２５とその周辺回路が埋め込みメモリのリソースとして働く、対応するサポートおよびインターフェース回路とともに、マイクロプロセッサやデジタルシグナルプロセッサコアのようなプログラマブルロジック回路に対応することができる。あるいは、別の例として、集積回路２０は、スタンドアロンのメモリデバイスとすることができ、その場合、機能回路２３は、メモリアレイ２５をアクセスするためのサポートおよびインターフェース回路を提供し得る。従って、機能回路２３の構成および能力は、可能性のある広汎なアレイのいずれにも対応することができる。

メモリアレイ２５は、複数のメモリアレイブロック２６_０ないし２６_３として配置される。本例では、メモリアレイブロック２６_０ないし２６_３は、互いに異なるサイズであるが、勿論、これは必須ではない。４つのメモリアレイブロック２６_０ないし２６_３が示されるが、メモリアレイ２５は、特定のアプリケーションに従って、１つのメモリブロック２６のように少ない数で、または４つのメモリアレイブロック２６_０ないし２６_３よりも多くの数で実現され得る。各メモリアレイブロック２６は、対応するデコーダおよび読出し／書込み回路２１に関連付けられ、この回路は、ストアされた内容の読出しおよび書込みを含め、関連するメモリアレイブロック２６のメモリセルをアドレスするのに関与する。

電力管理回路２４は、集積回路２０を介して電源電圧を調整しかつ分配する。本発明の実施例によれば、電力回路２４は、メモリアレイブロック２６内のメモリセルに対する読出しおよび書込み動作を可能にするために充分な電源電圧を電源ラインＶＤＤに印加する。電力管理回路２４はまた、デコーダおよび読出し／書込み回路２１、機能回路２３、および電力管理回路２４自体に印加されるような他の電源電圧を生成しかつ制御する。典型的に、電力管理回路２４は、外部電源電圧からこれらのおよび他の電源電圧を生成し、これは、外部電源端子Ｖ_ｄｄによって図２に示される。電力管理回路２４はまた、例えば、従来のように集積回路２０内のウエルや基板接続に印加されるような負の電圧や他の基準バイアス電圧を提供するチャージポンプ回路や他の機能を含むことができる。本発明のある実施例では、電力管理回路２４は、図２に示されるようなバンドギャップ参照回路１９を含む。

メモリアレイ２５の動作との関連において、メモリアレイブロック２６_０ないし２６_３は、それぞれ、対応するバイアスデバイス２７_０ないし２７_３と関連付けられる。バイアスデバイス２７_０ないし２７_３は、各々グランド基準電圧ラインＶ_ｓｓに接続され、この場合、図示されるような外部端子から受け取られたグランド電圧レベルである。代わりに、基準電圧ラインＶ_ｓｓは、外部チップグランド以外の電圧である、電力管理回路２４により生成された基準電圧を搬送することができる。後に詳細に説明するように、バイアスデバイス２７_０ないし２７_３は、ラインＶ_ｓｓのグランド基準電圧に対する、それぞれ、ラインＶＳＳＦ_０ないしＶＳＳＦ_３の組の対応する基準電圧を規定する。基準電圧ラインＶＳＳＦ_０ないしＶＳＳＦ_３の各組は、それぞれ、関連するメモリアレイブロック２６_０ないし２６_３内のＳＲＡＭセルに接続された１つまたは複数の個別の基準電圧ラインを含む。各メモリアレイブロック２６_０ないし２６_３のためのグランド基準ラインＶ_ｓｓと、それぞれ、グランド基準ラインＶＳＳＦ_０ないしＶＳＳＦ_３の各組との間の接続は、１つまたは複数のスイッチ２９_０ないし２９_３のそれぞれの組によって成されてもよい。図２の例によって示すように、スイッチ２９_１は、ｎチャンネルＭＯＳトランジスタとして構成され、そのソース／ドレインパスが、対応するグランド基準ラインＶＳＳＦ_１とグランドラインＶ_ｓｓの間に接続され、ゲートが電力管理回路２４によって生成された制御信号ＲＴＡ^＊ _１により駆動される。代わりに、集積回路２０の他の回路が本明細書に記載された実施例の各々において、制御信号ＲＴＡ^＊ _ｍを生成することができる。以下の説明から明らかになるように、単一のスイッチ２９_ｍが対応するメモリアレイブロック２６_ｍのために実現され得、あるいは複数のスイッチ２９_ｍがメモリアレイブロック２６_ｍのために提供されてもよい。スイッチ（または、場合によってはスイッチの組）２９_０、２９_２、２９_３は、同様に構成され、スイッチ２９_１と同様に接続される。勿論、スイッチ２９は、以下に説明する機能が実現される所望の手法に基づき、他の適切なデバイスタイプや構造により構成されてもよい。これらのスイッチ２９は、以下に説明されるように、オンにされたときに充分な駆動を提供するように、比較的大きなトランジスタにより実現されることが企図される。

メモリアレイブロック２６は、各々、行および列に配置された、従来の高性能ＣＭＯＳスタティックランダムアクセスメモリ（ＲＡＭ）メモリセルとして構成される。以下に詳細に説明するように、これらのメモリセルは、８−Ｔ ＣＭＯＳ ＳＲＡＭセルとして構成され、より詳細に後述するように、読出しおよび書込みのデータパスのために個別のワードラインとビットラインを有する。代替的に、メモリアレイブロック２６のメモリセルは、より複雑な１０−Ｔ ＣＭＯＳ ＳＲＡＭとすることができ、読出しおよび書込みデータパスの双方のために差動ラインが使用される。いずれにしても、メモリアレイブロック２６を実現するメモリセルは、ストアされたデータ状態を保持するうえで、電源電圧からグランド基準電圧までのあるレベルのＤＣ電流を消費することが企図される。

最近のＣＭＯＳテクノロジーで、メモリアレイ２５を実現するのに使用されるトランジスタのタイプは、集積回路２０の他の場所で使用されるトランジスタと劇的に異なることが可能である。例えば、メモリアレイ２５を実現するために使用される「アレイ」タイプのトランジスタは、最小特徴サイズ（すなわち、チャンネル長）とすることができ、ロジックや電力管理機能性を実現するために使用される「コア」トランジスタと異なる手法で製造され得、メモリアレイ２５に要求されるチップ面積を最小化する一方で、コアや周辺の高性能デバイスを維持する。対照的に、コアトランジスタは、典型的にチップ面積やプロセスの複雑さの増加を犠牲にして、スイッチング性能を最大限にするように製造される。例えば、ゲートリークを最小化するために、メモリアレイ２５のトランジスタは、有効ゲート酸化膜厚（例えば、約１Åだけ）を増加させるために付加的なフッ素注入を受けることができるが、コア領域２３のトランジスタは、そのような注入を受けない。逆に言えば、性能を改善するため、コア領域２３のトランジスタは、従来の歪み工学技術（例えば、コアＮＭＯＳトランジスタ上に引張り性シリコンナイトライドフィルムを、かつコアＰＭＯＳトランジスタ上に圧縮性シリコンナイトライドフィルムを選択的にデポジットすること）を使用して製造され得、他方、メモリアレイ２５のトランジスタは、そのような処理を受けない。コアおよびアレイのトランジスタは、互いに異なるしきい値電圧を生じさせる「ポケット」インプラントにおいて大きな差異を有し得る。米国特許出願公開番号ＵＳ２００９／０２５８４７１Ａ１に記載されるように、コア領域２３に使用される絶縁構造および絶縁ドーピングプロファイルは、メモリアレイに使用されるものと異なるものとすることができ、その結果、よりタイトな絶縁間隔とそれによるより高いデバイス密度がメモリアレイ２５において達成され得る。当業者へのこうした記述から分かるように、メモリアレイ２５内のトランジスタに対するコア領域２３のトランジスタのこれらのプロセス差異は、相互接続や金属導体配線のようなより高いレベルではなく、製造工程の比較的初期（すなわち、「ベースレベル」の差）の構造を伴う。このため、もし、メモリアレイ２５内に物理的にコアトランジスタを構成するとしたら、実質的なチップ面積の不利益を伴うであろう。本発明の実施例によれば、メモリアレイブロック２６は、コアトランジスタではなくアレイトランジスタによって実現された集積回路２０のエリア内に実現される。逆に、コア領域２３のトランジスタは、メモリアレイブロック２６から離れたエリアに形成される。デコーダおよび読出し／書込み回路２１のようなメモリ周辺機能は、コアデバイスとして構成されることができ、例えば、集積回路２０のエリアにおいて、対応するメモリアレイブロック２６に近接または隣接するがその外側に構成される。

メモリアレイ２５の各メモリアレイブロック２６は、リテイン・ティル・アクセスド（ＲＴＡ）モードで動作することができ、各メモリセルの電圧は、データ保持電圧（ＤＲＶ）を上回るレベルまで低減されるが、その関連する周辺回路、例えば、デコーダおよび読出し／書込み回路２１は、充分にバイアスされた状態を維持する。以下に説明するように、本発明の実施例では、各スイッチ２９_ｍは、メモリアレイブロック２６_ｍがノンＲＴＡモード（すなわち、制御信号ＲＴＡ^＊ _ｍがアクティブ・ローである）ことを電力管理回路２４が決定するような時間期間中に、基準電圧ラインＶＳＳＦ_ｍをグランド基準電圧ラインＶ_ｓｓに短絡するように働く。逆に言えば、メモリアレイブロック２６_ｍがＲＴＡモードにある場合、そのスイッチ２９_ｍは開であり、そのバイアスデバイス２７_ｍが、ラインＶ_ｓｓのグランド基準電圧を上回る一つ又は複数のラインＶＳＳＦ_ｍの電圧を生成することを可能にし、従って、セル間の電圧降下を低減させることによりメモリアレイブロック２６_ｍによる電力消費を減らす。

図２に示す集積回路２０の配置は、ＳＲＡＭセルへの個別の読出しおよび書込みデータパスが設けられた高性能ＳＲＡＭにとって、ＲＴＡモードにおいて利用可能な電力削減を最適化するのに重要な効果を提供する。このような効果には、高性能ＳＲＡＭセルからの読出し電流にインパクトを与えることなく、かつリカバリー時間の不利益を低減させて、高性能ＳＲＡＭセルへのバイアスを低減させる能力が含まれ、これらはいずれも、高性能ＳＲＡＭの実装において非常に重要な影響を与える。さらに、本発明の実施例は、このようなＳＲＡＭセルのパストランジスタに増強されたバックゲートまたはボディノードのバイアスを提供することにより、さらなる電力削減を可能にする。さらに、本発明の実施例は、特に、種々のメモリアレイブロック２６内のトランジスタサイズがブロック毎に変わる場合、対応するメモリアレイブロック２６へのバイアスデバイス２７のマッチングをより近づけることを可能にする。この改善されたマッチングは、データ消失のリスクなしに、各ブロックのメモリセルの特定の構成に対し、ＲＴＡバイアスレベルがＤＲＶにより近くなるように設定されることを可能にする。さらに、幾つかの実施例によれば、ＲＴＡモードの電圧降下のマッチングおよびマージンは、コアデバイスとしてではなく、アレイデバイスとしてのバイアスデバイス２７の構成により容易にされる。幾つかの実施例では、この構成は、最小チップ面積ペナルティで達成される。

関連付けられたメモリアレイブロック２６_ｍの列ｋのＳＲＡＭセル２２_ｊ，ｋの１つに関するバイアスデバイス２７_ｍ，ｋの例の構成および動作は、８−Ｔ ＳＲＡＭセル２２_ｊ，ｋの例として、図３にさらに詳細に示される。セル２２_ｊ，ｋは、図１ｃに関連して上記したように同様の方法で構成され、同様の構成を参照するため同様の参照番号が使用される。セル２２_ｊ，ｋは、クロス結合されたＣＭＯＳインバータの対（直列接続されたｐチャンネルトランジスタ１３ｐとｎチャンネルトランジスタ１３ｎの１つのインバータと、直列接続されたｐチャンネルトランジスタ１４ｐとｎチャンネルトランジスタ１４ｎの他方のインバータ）を形成するように接続されたトランジスタ１３ｐ、１３ｎ、１４ｐ、１４ｎ、１５ａ、１５ｂの６−Ｔラッチを含み、各インバータ内のトランジスタのゲートはともに、通常の方法で、他方のインバータのストレージノード（Ｓ１、Ｓ２）に接続される。Ｎチャンネルパストランジスタ１５ａ、１５ｂは、クロス結合されたノードＳ１、Ｓ２の一方と、それぞれ、差動書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋの対応する１つとの間に接続されたソース／ドレインパスを有する。パストランジスタ１５ａ、１５ｂのゲートは、行のための書込みワードラインＷＲ＿ＷＬ_ｊによって駆動される。セル２２_ｊ，ｋはまた、読出しビットラインＲＤ＿ＢＬ_ｋとグランド基準電圧ラインＶ_ｓｓの間に直列に接続されたソース−ドレインパスを有するｎチャンネルトランジスタ１６ｎ、１８ｎで形成された２−Ｔ読出しバッファを含む。読出しバッファパストランジスタ１８ｎは、読出しビットラインＲＤ＿ＢＬ_ｋに接続されたドレインと、行ｊのための読出しワードラインＲＤ＿ＷＬ_ｊを受け取るゲートとを有する。読出しバッファドライバトランジスタ１６ｎは、トランジスタ１８ｎのソースに接続されたドレインと、グランド基準電圧ラインＶ_ｓｓのソースとを有する。トランジスタ１６ｎのゲートは、ストレージノードＳ２に接続される。代替的に、トランジスタ１６ｎのソースが接続されるグランド基準電圧は、スタンバイまたは別の非アクセス時間の間リークを除去するように、別個に切り換えられる回路グランドとすることができる。

セル２２_ｊ,ｋにおいて、クロス結合されたインバータは、電源ラインＶＤＤと基準電圧ラインＶＳＳＦ_ｍ、ｋ間に接続される。後に詳細に説明するように、基準電圧ラインＶＳＳＦ_ｍ，ｋは、バイアスデバイス２７_ｍ，ｋの対応するインスタンスによって規定された電圧で、メモリアレイブロック２６_ｍの列ｋに専ら提供される。代替的に、各基準電圧ラインＶＳＳＦ_ｍが、メモリアレイブロック２６_ｍ内の列のグループをサポートすることもできる。さらに代替的に、各基準電圧ラインＶＳＳＦ_ｍは、互いに並列の複数のバイアスデバイス２７_ｍにより規定された電圧で、メモリアレイブロック２６内のすべての列をサポートすることができる。いずれの場合でも、ドライバトランジスタ１３ｎ、１４ｎのソースノードは、基準電圧ラインＶＳＳＦ_ｍ，ｋに接続される。本実施例では、ｎチャンネルトランジスタ１３ｎ、１４ｎ、１５ａ、１５ｂのボディノード（すなわち、バックゲートバイアスノード）は、グランド基準電圧ラインＶ_ｓｓに接続される。この方法では、以下の説明から明らかになるように、セル２２_ｊ，ｋ間の電圧降下（すなわち、電源ラインＶＤＤと基準電圧ラインＶＳＳＦ_ｍ、ｋとの間の電圧降下）は、ＲＴＡモードにおいて低減させることができ、他方、パストランジスタ１５ａ、１５ｂのバックゲートバイアスを効果的に維持し、こうしてさらなるリークを低減する。

図３に示すように、バイアスデバイス２７_ｍ，ｋは、基準電圧ラインＶＳＳＦ_ｍ，ｋに接続されたドレインおよびゲートを有し、更に、グランド基準電圧ラインＶ_ｓｓに接続されたソースとを有する。従来において公知なように、順方向バイアスされたダイオードの電圧降下は、ダイオードしきい値電圧に依存し、さらにダイオードを通して引かれる電流にも依存する。一般に、所与の電流キャパシティ（Ｗ／Ｌ比）のダイオードの電圧降下は、増加する電流で増加する。従って、関連するＳＲＡＭセル２２のリーク電流の予想されるレベルに対し、各バイアスデバイス２７_ｍのサイズ（すなわち、チャンネル幅およびチャンネル長）は、基準電圧ラインＶＳＳＦ_ｍ，ｋからグランド基準ラインＶ_ｓｓへの所望の電圧降下を規定するように選択可能である。バイアスデバイス２７_ｍ，ｋの特徴サイズは、それ故、必ずしもＳＲＡＭセル２２内で使用されるような最小特徴サイズではない。しかしながら、特に、もしバイアスデバイス２７_ｍ，ｋがメモリアレイブロック２６_ｍのメモリアレイ領域内に配された「アレイ」トランジスタとして実現されるとしたならば、バイアスデバイス２７_ｍの特徴サイズがＳＲＡＭセル２２のトランジスタの特徴サイズとマッチングされる場合、近接効果が避けられるので、レイアウト効率が最適化される。

スイッチ２９_ｍは、バイアストランジスタ２７_ｍ，ｋのソース−ドレインパスを横切って接続されたソース−ドレインパスと、制御信号ＲＴＡ^＊ _ｍにより制御されるゲートとを有する。本実施例では、スイッチ２９_ｍは「コア」デバイスとして構成される。各バイアスデバイス２７_ｍは、スイッチ２９_ｍの対応するインスタンスと関連付けられ得る。代替的に、スイッチ２９_ｍの単一のインスタンスが、メモリアレイブロック２６_ｍについてすべてのバイアスデバイス２７_ｍを並列に短絡するために使用することができる。特に、８−Ｔセル２２を含むメモリアレイブロック２６_ｍなどの高性能ＳＲＡＭメモリでは、基準電圧ラインＶＳＳＦ_ｍ，ｋは、トランジスタ２９_ｍがオンにされてＲＴＡモードを出たら急速にグランド基準電圧ラインＶ_ｓｓの電圧に到達することが望ましい。従って、スイッチ２９_ｍは、好ましくは、比較的大きなトランジスタであり（すなわち、高い駆動能力を有する）、かつ上記したコアトランジスタのような方式で、高速スイッチングおよび導電性で構成されることが望ましい。この大きなサイズおよびコアトランジスタの構成は、スイッチ２９_ｍを、メモリアレイ領域２５の外側であって複数の列に亘って分配される、集積回路２０のコア領域２３内に配置することによって最も良好に成し遂げられる。

メモリアレイブロック２６_ｍへの読出しおよび書込みの通常動作（すなわち、ノンＲＴＡモード）では、スイッチ２９_ｍは、制御信号ＲＴＡ^＊ _ｍとしてアクティブ・ハイのロジックレベルをアサートする電力管理回路２４によりオンにされる。セル２２_ｊ，ｋへの書込み動作を達成するため、パストランジスタ１５ａ、１５ｂのゲートの書込みワードラインＷＲ＿ＷＬ_ｊは、選択された行ｊのためにアサートされ、パストランジスタ１５ａ、１５ｂをオンにし、列ｋのためにストレージノードＳ１、Ｓ２を相補的書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋに結合する。読出しワードラインＲＤ＿ＷＬ_ｊは、この間、イナクティブ・ローのままであり、トランジスタ１６ｎ、１８ｎは、セル２２_ｊ，ｋへの書き込みに影響を与えない。書込み回路（図示しない）は、セル２２_ｊ，ｋに書き込まれているデータ状態に応じて、相補的書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋの一方をグランド基準電圧ラインＶ_ｓｓに引く。これにより、ビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋに接続された対応するストレージノードＳ１、Ｓ２もまたグランドに引かれる。書込みワードラインＷＲ＿ＷＬｊの開放で、この状態は、セル２２_ｊ，ｋにラッチされたままとなる。逆に、読出し動作では、読出しワードラインＲＤ＿ＷＬ_ｊがアクティブ・ハイにアサートされ、書込みワードラインＷＲ＿ＷＬ_ｊはイナクティブ・ローのままである。図３に示すようなセル２２_ｊ，ｋのシングルエンド構成では、ストレージノードＳ２がハイロジックレベルにラッチされる場合、トランジスタ１６ｎがオンにされ、この場合、読出しビットラインＲＤ＿ＢＬ_ｋがグランド基準電圧ラインＶ_ｓｓに引かれる。ストレージノードＳ２がローロジックレベルにラッチされる場合、トランジスタ１６ｎはオフのままであり、読出しビットラインＲＤ＿ＢＬ_ｋは、そのプリチャージレベルに必然的にとどまる。センスアンプ（図示しない）は、列ｋの選択されたセルにより、読出しビットラインＲＤ＿ＢＬ_ｋがグランドに引かれたか否かを検出し、次いで、そのデータ状態をＩ／Ｏ回路に適宜通信することができる。

ＲＴＡモードでは、電力管理回路２４は、制御信号ラインＲＴＡ_ｍのイナクティブ・ローレベルによってスイッチ２９_ｍをオフにする。このモードでは、メモリアレイブロック２６_ｍの各セル２２_ｊ，ｋのドライバトランジスタ１３ｎ、１４ｎのソースノードの電圧は、それがグランド基準電圧ラインＶ_ｓｓのものを上回るしきい値である電圧、すなわち、電流依存の電圧変調によって変調されるように、本実施例のバイアスデバイス２７_ｋ，ｍを実現するために使用されたダイオード接続ｎチャンネルＭＯＳトランジスタの順方向バイアスのしきい値電圧降下程度の電圧、に到達するまで上昇する（電源ラインＶＤＤからのセル２２_ｊ，ｋを介するリークにより）。勿論、このＲＴＡモードにおいても、読出しワードラインＲＤ＿ＷＬ_ｊと書込みＷＲ＿ＷＬ_ｋの双方は、イナクティブ・ローに維持される。

本実施例は、セル２２_ｊ，ｋのような高性能８−Ｔ（および、拡張により１０−Ｔ）ＳＲＡＭセルに適用されたとき重要な効果を提供する。このような効果の１つは、読出し電流の劣化なしに、ＲＴＡモードから出た後に直ちにセル２２_ｊ，ｋを充分に読出す能力である。例えば、図４ａ，図４ｂのセル_ｊ，ｋがストレージノードＳ２に「１」レベル（すなわち、従って、ストレージノードＳ１に「０」レベル）をストアしている場合を考える。この場合、もし、読出しワードラインＲＤ＿ＷＬ_ｊがＲＴＡモードから出た直後にアクティブ・ハイに駆動され得るならば、たとえ、基準電圧ラインＶＳＳＦ_ｍ，ｋがまだ充分にグランド基準電圧ラインＶ_ｓｓに放電されていなくても、ストレージノードＳ２の「１」レベルは、トランジスタ１６ｎ、１８ｎを介して読出しビットラインＲＤ＿ＢＬから引かれた充分な読出し電流のレベルによって反映される。ストレージノードＳ２の負荷トランジスタ１４ｐは、電源ラインＶＤＤの充分な電圧にバイアスされるため（その電圧は、読出しサイクルにおいてトランジスタ１６ｎのゲートに印加される）、この充分な電流がグランド基準電圧ラインＶ_ｓｓに直接接続されているトランジスタ１６ｎのソースから生じる。読出しビットラインＲＤ＿ＢＬ_ｋの電流は、それ故、たとえセル２２_ｊ，ｋがＲＴＡモードから完全にリカバーされていないとしても、劣化されない。これに対し、図１ａに記載されるような「ヘッダー」デバイスによって適用された従来のＲＴＡバイアス技術は、トランジスタ１６ｎのゲートに印加されたドライブを低減させる低減したＶ_ｄｄレベルのために、ＲＴＡモードからリカバリーする間に低減された読出し電流となるであろう。

第２に、本実施例は、ＲＴＡモードにおいてセル２２_ｊ，ｋによって引き込まれたＤＣリークを低減させるように働く。従来において公知なように、ｎチャンネルトランジスタのボディノード（バックゲート）の、ソース電圧を下回る負の電圧へのバイアスは、そのトランジスタのしきい値電圧を大きくする効果を有する。図３のＳＲＡＭセル２２_ｊ，ｋの場合、ドライバトランジスタ１３ｎ、１４ｎのボディノードは、グランド基準電圧ラインＶ_ｓｓにバイアスされ、これは、ＲＴＡモード中の基準電圧ラインＶＳＳＦ_ｍ，ｋの電圧を下回る（すなわち、Ｖ_ｓｓを上回る、或るしきい値電圧）。トランジスタ１３ｎ、１４ｎの有効しきい値電圧は、ＲＴＡモードの間増加され、その結果、セル２２_ｊ，ｋのストアされた状態に基づきノーマリオフであるトランジスタ１３ｎ、１４ｎの一方を介するサブスレッショルドリークを低減させる（例えば、ストレージノードＳ２が「１」にラッチされる場合のトランジスタ１４ｎ）。従って、ＲＴＡモードのメモリアレイブロック２６_ｍの各セル２２_ｊ，ｋ間の低減された電圧降下によるＤＣリークの低減に加えて、本実施例はさらに、この方式でセル２２_ｊ，ｋのパストランジスタ１５ａ、１５ｂのために負のバックゲートバイアスを提供することによりＤＣリークを低減させる。シミュレーションにより、バックゲートバイアスにより提供されたＤＣリークの低減は、およそ２５％となり得ることが観察されている。

さらに本実施例は、最適なビットラインプリチャージ電圧が使用される場合、ＲＴＡモードから出た後の一層早いアクセスを可能にする。図３に示すように、プリチャージ回路３１は、各サイクルより前に、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋの電圧をプリチャージするために提供される。この場合、プリチャージ回路３１は、それぞれ、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋと電源ラインＶＤＤとの間に接続されたソース−ドレインパスを有するｐチャンネルＭＯＳトランジスタ３２ａ、３２ｂを含む。トランジスタ３２ａ、３２ｂは夫々、機能回路２３、電力管理回路２４等のような、集積回路２０内の制御回路（図示しない）からラインＰＣ上の制御信号を受け取る。書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋ間に接続されたソース−ドレインパスと、制御信号ＥＱを受け取るゲートとを有する等価トランジスタ３２ｃを含めることができ、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋの電圧が、サイクルの前に等価されることを保証する。各サイクルの適切な時点で、従来において公知のように、プリチャージ回路３１は、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋの電圧を電源ラインＶＤＤの電圧に向けてチャージするように動作する。

図３に示す実施例では、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋへのプリチャージ電圧が、通常のフルレベルのおおよそ７０％ないし８０％まで低減される場合、ＳＲＡＭセル２２は、基準電圧ラインＶＳＳＦ_ｍ，ｋがスイッチ２９_ｍを介してラインＶ_ｓｓに完全に放電される前に、ＲＴＡモードからのリカバリー時間の間のより早い書込みアクセスのためにアクセスされ得る。上記図３に例示した本例では、この低減されたプリチャージ電圧は、制御信号ＰＣとしてまたは制御信号ＰＣのタイミングを介して適切な電圧を印加することにより、あるいはプリチャージトランジスタ３２ａ、３２ｂの代わりにダイオード方式で接続されたｎチャンネルトランジスタを使用することにより、達成し得る。従来のアーキテクチャによれば、書込みビットラインプリチャージ電圧は、名目上は電源ラインＶＤＤの電圧であり、例えば、約１．０Ｖである。本実施例では、約０．７Ｖ、または約０．６Ｖから約０．８Ｖまでの範囲の、書込みビットラインプリチャージ電圧は、「ハーフセレクトされた」セル（すなわち、選択された行であるが選択された列ではない）の状態をディスターブするリスクを増加することなく、ＲＴＡを出たときのＳＲＡＭセル２２へのより速いアクセスを可能にする。基準電圧ラインＶＳＳＦ_ｍ，ｋがまだグランド基準ラインＶ_ｓｓの電圧を上回る０．１５ボルトである間でも、この低減された書込みビットラインのプリチャージ状態を用いて、このような「ハーフセレクトされた」セルの良い安定した性能が観察されている。このことは、基準電圧ラインＶＳＳＦ_ｍの完全な放電が生こじるまでの時間に対し、１５０ｐｓｅｃのアクセス時間の利点を意味する。

低減された書込みビットラインプリチャージの場合に提供されるセルの安定性は、電力消費をさらに低減させることができるセル２２をアクセスする代替の方法を可能にする。上記したように８−Ｔセル２２（または、差動読出しバッファを備えた１０−Ｔバージョン）は、たとえ、基準電圧ラインＶＳＳＦ_ｍ、ｋがまだ完全にグランド基準電圧ラインＶ_ｓｓに放電されていなくとも、読出しバッファドライバトランジスタ１６ｎがＶ_ｓｓに直接的にバイアスされるため、充分な読出し電流レベルを生成する。従って、本発明と関連して、スイッチ２９_ｍは、性能またはセルの安定性において重大な劣化なしに、選択されたセルおよび選択されていないセル２２の双方に対し、通常読出し動作の間でさもオフされた状態を維持することができることが観察されている。この場合、ＲＴＡモードの低減された電力消費は、アクティブ読出しサイクル期間中でも達成され得る。このような構成および低減された書込みビットラインプリチャージ電圧では、スイッチ２９_ｍは、書込み動作間のみオンにされることができ、読出しサイクル間オフのままとすることができる。この場合も、上記したように、セル２２の実際の書込みアクセスは、スイッチ２９_ｍの動作を介して基準電圧ラインＶＳＳＦ_ｍ，ｋが完全にＶ_ｓｓ電圧に回復する前に開始することができる。さらなる代替では、幾分低減された書込み性能が許容できる場合、スイッチ２９_ｍは、書込みサイクル間も事実上オフのままとされ得る。この場合、電力管理回路２４または他の制御回路は、製造中にデバイス・スクリーニングを実施するために、マージン・スクリーニング・テストモードにおいてスイッチ２９_ｍを選択的にオンにすることができる。極端な場合、スイッチ２９_ｍは、完全に除去されてもよい。

メモリアレイブロック２６_ｍのためのスイッチ２９_ｍおよびバイアスデバイス２７_ｍのアーキテクチャは、図４ａに関連して記載される。図４ａに示されたメモリアレイブロック２６_ｍの部分では、２つの列ｋ、ｋ＋１、および３つの行ｊ、ｊ＋１、ｊ＋２のＳＲＡＭセル２２が例示され、メモリアレイブロック２６_ｍは、より多くの行および列のより多くのセル２２を含み得ることが理解される。例えば、メモリアレイブロック２６_０ないし２６_３は各々、およそ、１６ないし６４行、およびわずか１６列から５１２列もしくはそれ以上もの列を持つことができる。図４ａの配置のＳＲＡＭセル２２は、図３に関連して上記したように構成される。本アーキテクチャにおいて、同じ行のＳＲＡＭセル２２は、同じ書込みワードラインと読出しワードラインを共有し（例えば、ＳＲＡＭセル２２_ｊ，ｋおよび２２_{ｊ，ｋ＋１}は各々、ワードラインＷＲ＿ＷＬ_ｊとＲＤ＿ＷＬ_ｊを受け取る）、同じ列のＳＲＡＭセルは、同じ書込みビットライン対（例えば、ＳＲＡＭセル２２_ｊ，ｋ、２２_{ｊ＋１，ｋ}、２２_{ｊ＋２，ｋ}は、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋに各々接続される）と読出しビットライン（ＲＤ＿ＢＬ_ｋ）に結合される。

メモリアレイブロック２６_ｍのＳＲＡＭセル２２の各列は、バイアスデバイス２７_ｍのインスタンスと関連付けられる。より具体的には、書込みビットラインＷＲ＿ＢＬ_ｋ、ＷＲ＿ＢＬ^＊ _ｋおよび読出しビットラインＲＤ＿ＢＬ_ｋ（すなわち、列ｋのＳＲＡＭセル２２）と関連付けられるＳＲＡＭセル２２は、バイアスデバイス２７_ｍ，ｋと関連付けられる。同様に、列ｋ＋１のＳＲＡＭセル２２は、バイアスデバイス２７_{ｍ，ｋ＋１}と関連付けられる。言い換えれば、メモリアレイブロック２６_ｍと関連付けられるバイアスデバイス２７_ｍの数は、メモリアレイブロック２６_ｍ内のＳＲＡＭセル２２の列の数に等しい。さらに、メモリアレイブロック２６_ｍ内のＳＲＡＭセル２２の各列は、図４ａの、それぞれ、列ｋ、ｋ＋１のための基準電圧ラインＶＳＳＦ_ｍ，ｋ、ＶＳＳＦ_{ｍ，ｋ＋１}によって示されるように、それ自体の専用の基準電圧ラインを受け取る。図３に関連して上記したように、これらの基準電圧ラインＶＳＳＦ_ｍ，ｋ、ＶＳＳＦ_{ｍ，ｋ＋１}は、それぞれの列ｋ、ｋ＋１の各ＳＲＡＭセル２２の６−Ｔラッチの駆動トランジスタ１３ｎ、１４ｎのソースノードをバイアスする。

例としてバイアスデバイス２７_ｍ，ｋを参照すると、バイアスデバイス２７_ｍ，ｋは、それの関連付けられた基準電圧ラインＶＳＳＦ_ｍ，ｋのアノードと、グランド基準電圧ラインＶ_ｓｓのカソードとを有するｎチャンネルＭＯＳトランジスタとして接続される。メモリアレイブロック２６_ｍと関連付けられた各バイアスデバイス２７_ｍは、同様の方式で構成及び接続される。この接続は、勿論、バイアスデバイス２７_ｍ，ｋを構成するｎチャンネルトランジスタのゲートとドレインとが基準電圧ラインＶＳＳＦ_ｍ，ｋに接続され、このトランジスタのソースがグランド基準電圧ラインＶ_ｓｓに接続されることによって得られる。また、本実施例では、スイッチ２９_ｍのインスタンスが、それぞれ、列ｋ、ｋ＋１と関連付けられたスイッチ２９_ｍ，ｋ、２９_{ｍ，ｋ＋１}の例によって図４ａに示されるように、各列と関連付けられる。図３に関連して上記したように、本例のスイッチ２９_ｍ，ｋ、２９_{ｍ，ｋ＋１}は、ｎチャンネルＭＯＳトランジスタによって各々構成され、このトランジスタは、それぞれの基準電圧ラインＶＳＳＦ_ｍ，ｋ、ＶＳＳＦ_{ｍ，ｋ＋１}のドレインと、基準電圧ラインＶ_ｓｓのソースと、制御信号ＲＴＡ^＊ _ｍを受け取るゲートとを有する。

列毎の個別のスイッチ２９_ｍ，ｋ、２９_{ｍ，ｋ＋１}のこの個別の配置は、ＲＴＡモードからの早い脱出を助ける。具体的には、基準電圧ラインＶＳＳＦ_ｍ，ｋをグランド基準ラインＶ_ｓｓに短絡するのに必要なＲ−Ｃ遅延は、メモリアレイブロック２６_０全体に対し単一のスイッチ２９_ｍを使用する場合と比較して、これらの列毎のスイッチ_ｍ，ｋ、２９_{ｍ，ｋ＋１}を提供することによって著しく低減されると考えられる。勿論、この改善されたＲＴＡモードの脱出性能は、多数のデバイスを実現するため、チップ面積を犠牲にする。本明細書を参照する当業者は、このトレードオフや、特定の設計およびアーキテクチャの各々のための他のトレードオフを評価できることが企図される。

本アーキテクチャでは、多数のスイッチ２９_ｍ，ｋ、２９_{ｍ，ｋ＋１}がメモリアレイブロック２６_ｍのために提供され、ハーフアドレスされた列と関連付けられたスイッチ２９_ｍ，ｋのみが書込み動作においてオンにされる必要がある。代替のアプローチでは、スイッチ２９_ｍ，ｋのゲートに印加されるＲＴＡ^＊ _ｍ制御信号は、列アドレスにも依存する。従って、これらの個別化された制御信号は、電力管理回路２４（図２）によって直接的にではなく、デコーダ回路２１によって生成され得る。このアプローチは、「ハーフセレクトされた」列ではなく、書込みサイクルにおいて書き込まれるべき選択された行の列選択されたセル２２に、オフ状態の対応するスイッチ２９_ｍ，ｋから生じる基準電圧ラインＶＳＳＦ_ｍ，ｋの上昇されたバイアスを受け取らせることによって、上記したように低減されたセル電圧から生じる改善された書込み性能の効果を得る。この場合にもまた、製造中のデバイス・スクリーニングを実施するため、特定のマージン・スクリーニングまたはテストモードにおいて選択された列のためにスイッチ２９_ｍを選択的にオンにさせるような提供が成され得る。さらに、上記した低減されたビットラインプリチャージ電圧はまた、セルの安定性を助けるために印加され得る。

図４ｂは、アレイ部分２６’_ｍに関連する本実施例の代替の実施を例示する。アレイ部分２６’_ｍは、図３ａに示したものと本質的に同一であり、異なる点は、多数のバイアスデバイス２７_ｍが、共有された基準電圧ラインＶＳＳＦ_ｍとグランド基準電圧ラインＶ_ｓｓ間に互いに並列に接続されることである。メモリアレイブロック２６_ｍと関連付けられたすべてのバイアスデバイス２７_ｍは、このような方式で並列に接続されてもよく、あるいは、バイアスデバイス２７_ｍは、いくつかのグループにグループ化され、各グループ内で並列に接続されてもよい。この並列接続は、並列接続されたバイアスデバイス２７_ｍ間のダイオード降下の平均として、基準電圧ラインＶＳＳＦ_ｍおよびグランド基準電圧ラインＶ_ｓｓからのＲＴＡモードの電圧降下を本質的に確立する。その結果として、バイアスデバイス２７_ｍの一つの欠陥に対する脆弱性が低減され、かつ製造により生じるデバイスミスマッチに対する良好な許容交差を有する、よりロバストな基準電圧がＶＳＳＦ_ｍに規定される。この並列接続はまた、存在するミスマッチおよび変動の影響を滑らかにする。

図４ｂに示す本アーキテクチャに従ったバイアスデバイス２７_ｍの並列接続は、メモリブロックアレイ２６_ｍのスイッチ２９_ｍのために要求されるトランジスタの数を低減させる。図４ｂに示すように、スイッチ２９_ｍは、基準電圧ラインＶＳＳＦ_ｍのドレイン、グランド基準電圧ラインＶｓｓのソース、および制御信号ＲＴＡ^＊ _ｍを受け取るゲートを有する、単一のｎチャンネルＭＯＳトランジスタによって実現される。従って、スイッチ２９_ｍは、バイアスデバイス２７_ｍに並列に接続され、並列に接続されたこのようなバイアスデバイス２７_ｍのすべてを短絡するように働く。上記したように、並列接続されたバイアスデバイス２７_ｍの複数のグループが提供される場合、そのようなグループにつき少なくとも１つのスイッチ２９_ｍの個別のインスタンスが設けられることが企図される。勿論、上記したように、各スイッチ２９によってサポートされる多数の列およびバイアスデバイス２７は、スイッチ２９の短絡動作のためにより大きなＲ−Ｃ遅延を伴い得る。

本例では、メモリアレイブロック２６_ｍの各列は、バイアスデバイス２７_ｍのインスタンスと関連付けられる。しかしながら、この並列のバイアスデバイスアーキテクチャによれば、レイアウトの考慮およびＲＴＡモードへの突入およびそこからの脱出のための望ましい特性に従って、列当たり１つよりも多いまたは少ないバイアスデバイス２７_ｍが実装され得る。さらに、上記したように、バイアスデバイス２７_ｍのインスタンスの電圧降下は、そのダイオードしきい値電圧のみならず、そのダイオードを介して引き込まれる電流にも依存する。概して、所与の電流キャパシティ（Ｗ／Ｌ比）のダイオードの電圧降下は、増加する電流で増加する。本実施例では、バイアスデバイス２７_ｍのインスタンスによって導通される電流は、それがサポートする列の数に依存する。従って、バイアスデバイス２７_ｍのＲＴＡモード電圧降下の選択は、メモリアレイブロック２６_ｍの予期されるリーク電流をソースするように実装された並列接続のバイアスデバイス２７_ｍの数を選択することによって成し得る。本明細書を参照する当業者は、特定の技術および設計制約に最適な方式で、この並列接続された実施例に従い、バイアスデバイス２７および対応するスイッチ２９の配置および数を容易に決定することができることが企図される。

さらに、本明細書を参照する当業者は、本発明の実施例に従い、特定の実装のために効果的な手法で、対応するＳＲＡＭセル２２の構成と互換性のある手法で、バイアスデバイス２７およびそれらの対応するスイッチ２９のレイアウトおよび実施を容易に行うことができることが企図される。本発明の実施例に従ったデバイスの相対的な配置を例示する半導体基板または他の半導体ボディの表面（例えば、シリコンオンインシュレータ層のアクティブ面）の集積回路２０の一部の概略化されたレイアウトを図５ａに示す。

本レイアウトでは、２つのメモリアレイブロック２６_０、２６_１が表面に示される。この配置におけるメモリアレイブロック２６_０、２６_１の各々は、同様の行数（図５ａにおいて水平に走る）を有する。この例では、メモリアレイブロック２６_０、２６_１間のレイアウトに「ブレイク」が設けられ、その内部に、ローカルセンスアンプ３５、書込み回路、列デコーダ回路等のような回路が図５ａに示すように配置される。スイッチ２９_０、２９_１（メモリアレイブロック毎に１つ、または列毎に１つとして実現されるか、あるいはそれらの間に実現される）もまた、ローカルセンスアンプ３５とともに、メモリアレイブロック２６_０、２６_１間のブレイク内に配される。

本実施例において、機能回路２３、電力管理回路２４およびローカルセンスアンプ３５を実現するために「コア」トランジスタが使用される。コアトランジスタは、ここではスイッチ２９を実現するためにも使用され、スイッチ２９のために高レベルのドライブを提供し、その結果、ＲＴＡモードは、上記したように急速に脱出され得る。反対に、本例において、バイアスデバイス２７は、ダイオード接続された「アレイ」トランジスタとしてそれぞれ構成され、ＳＲＡＭセル２２の各々のｎチャンネルトランジスタ１３ｎ、１４ｎを製造するために使用されるのと同じプロセスステップおよびプロセスパラメータにより製造される。その結果として、バイアスデバイス２７_ｍは、関連付けられたメモリアレイブロック２６_ｍと同一の領域内に物理的に配され得る。この配置は、メモリアレイブロック２６_０とそのバイアスデバイス２７_０が内部に配されたメモリアレイ領域２５のインスタンスによって図５ａに例示される。別のメモリアレイ領域２５は、メモリアレイブロック２６_１とそのバイアスデバイス２７_１を含む。

バイアスデバイス２７が本実施例のようにアレイトランジスタとして実現される場合、要求されるチップ面積が比較的少ないことが観察されている。例えば、メモリアレイ領域２５内のアレイトランジスタとしてのバイアスデバイス２７の構成は、比較的シンプルなかつ効率的な手段により成し遂げられ、フォトマスクパターンにより、および場合によっては「より高い」レベル（コンタクト、金属）のみによって成し遂げられ得る。例えば、バイアスデバイス２７の実現は、ＳＲＡＭセル２２の付加的な約半分の行のチップ面積（すなわち、３２行のメモリアレイブロックの全体のチップ面積の約１．５％の追加）を占有することが観察されている。多くの場合、このチップ面積の犠牲は、ＲＴＡモード電力消費の削減を達成するために許容可能であることが企図される。

従来において公知なように、サブミクロンデバイスサイズで構成された近年のメモリアレイは、フォトリソグラフィックパターンニングにおける近接効果および非対称トランジスタ歪みを避けるため、規則正しい周期的なビットセル構造により実現されるのが最善である。例えば、従来において公知のように、多くのメモリアレイは、それらのエッジに「ダミー」セル構造を持つように構成され、そのようなダミーセルは、内部のビットセル構造がこのような近接効果から免除されることを可能にする構造の犠牲的な行または列として有効に機能する。図５ａに示されるように、もっとも効果的にバイアスデバイス２７をメモリアレイ領域２５内に配置するため、各バイアスデバイス２７を実現する１つまたは複数のトランジスタの物理的な特徴サイズ（すなわち、チャンネル幅および長）は、ＳＲＡＭ２２の特徴サイズとほぼ同じになることが意図される。特徴サイズ（すなわち、チャンネル幅またはチャンネル長）の或る変動は、近接効果を吸収するために「ダミー」デバイスの挿入を要求することなく、許容され得る。いずれにせよ、このような変動がメモリアレイ領域２５内のレイアウトの周期性を破壊しないことを確実にすることが好ましく、その結果、後述されるように、「ライブ（live）」ＳＲＡＭセル構造がバイアスデバイス２７に隣接して配置され得る。

図５ｂは、メモリアレイブロック２６_０、２６_１のためのバイアスデバイス２７_０、２７_１の代替の配置を例示する。本例では、バイアスデバイス２７_０、２７_１は、ＳＲＡＭセル２２内のトランジスタの構成とは異なり、ローカルセンスアンプ３５、スイッチ２９、機能回路２３（図２）などと同様の方式で、コアトランジスタとして構成される。この場合、メモリアレイブロック２６_０のためのバイアスデバイス２７_０は、メモリアレイブロック２６_０、２６_１間のブレイク内であって、メモリアレイ領域２５の外側であり、かつローカルセンスアンプ３５とメモリブロックアレイ２６_０のための対応する１つまたは複数のスイッチ２９_０に沿って配置される。メモリブロックアレイ２６_１のバイアスデバイス２７_１もまた、コアデバイスとして形成され、ローカルセンスアンプ３５とスイッチ２９_１に沿って、メモリアレイブロック２６_０、２６_１間のブレイク内に、メモリアレイブロック２６_１のためのメモリアレイ領域２５の外側に、所望されるように他の回路間に、存在する。この場合、バイアスデバイス２７の特徴サイズと電流キャパシティは、ＳＲＡＭセル２２のトランジスタの特徴サイズから独立して選択されることができ、設計者がＲＴＡモードのバイアスデバイス２７の電圧降下を調整することを可能にする。

本明細書を参照する当業者は、本発明の代替の実施例、および本明細書に記載された発明の実施例の代替の実施を容易に理解するであろう。図６ａは、代替の実施例に従い、バイアスデバイス３７_ｍ，ｋに接続された、図３に関連して上述したように構成されたＳＲＡＭセル２２_ｊ，ｋを例示する。上記と同様に、バイアスデバイス３７_ｍ，ｋは、ＳＲＡＭセル２２_ｊ，ｋが存在するメモリアレイブロック２６_ｍの基準電圧ラインＶＳＳＦ_ｍ，ｋに接続されたソースと、グランド基準電圧ラインＶ_ｓｓのドレインとを有するｐチャンネルＭＯＳトランジスタである。メモリアレイブロック２６_ｍの列ｋのスイッチ２９_ｍ，ｋは、バイアスデバイス３７_ｍ，ｋのものと並列に接続されたソース−ドレインパスを有し、さらに上記したようにメモリアレイブロック２６_ｍの全てのバイアスデバイス３７_ｍのものと並列である。

しかしながら、本例では、バイアスデバイス３７_ｍ，ｋは、図３のために上記した実施例のようにダイオード接続されてはいない。というより、バイアスデバイス３７_ｍ，ｋのゲートは、電力管理回路２４により、例えば、図２に示す電力管理回路２４内のバンドギャップ基準電圧回路１９、あるいは場合によってはその他の場所によって生成された基準バイアス電圧Ｖ_ｂｇによって駆動される。本実施例では、基準バイアス電圧Ｖ_ｂｇは、ＲＴＡモードのバイアスデバイス３７_ｍ，ｋのドレイン−ソース電圧降下を決定するように選択され、その結果、ＳＲＡＭセル２２_ｍ，ｋ間の電圧降下は、図３のケースのように、単にデバイスしきい値電圧によって規定される電圧とは異なる電圧に設定され得る。

上記したように本実施例によれば、バイアスデバイス３７_ｍは、図４ａに関して説明した方式で、メモリアレイブロック２６_ｍ内の列の数よりも少ない数で、列毎に１つを展開することが可能である。複数のバイアスデバイス３７_ｍが、図４ｂに関して上記した方式で並列に接続されてもよい。いずれにせよ、メモリアレイブロック２６_ｍと関連付けられた全てのバイアスデバイス３７_ｍは、バイアスデバイス３７_ｍ，ｋのために図６ａに示すように基準バイアス電圧Ｖ_ｂｇを受け取るように共通に接続されたゲートを有するであろう。

本実施例の動作は、図３に関連して上記したことに従う。このような動作において、スイッチ２９_ｍ，ｋが、ラインＶ_ｓｓのグランド基準電圧、または基準電圧ラインＶＳＳＦ_ｍ，ｋに現れるバイアスデバイス３７_ｍ，ｋにより規定されたより高い基準電圧を制御することを考慮すると、ラインＶ_ｂｇの電圧は、ＲＴＡモードおよび通常動作モードにおいて一定を維持し得ることが企図される。

いずれにせよ、バイアスデバイス３７_ｍは、図３、４ａ、４ｂに関連して上述したように、メモリアレイブロック２６_ｍのためのＲＴＡモードバイアスを規定するうえで、同様の利点を提供する。概略すれば、セル２２間の電圧降下は、ＲＴＡモードのため低減される一方で、依然として、読出しビットラインＲＤ＿ＢＬ_ｋに見られる電流に全くあるいはほとんど影響を与えず、ＲＴＡモードから出た後に直ちに高速の読出し動作を可能にする。上記したように、適切な書込みビットラインのプリチャージ電圧の選択は、ＲＴＡモードから出る間のセルのアクセス時間をさらに最適化することができる。さらに、ＳＲＡＭセル２２のパストランジスタ１５ａ、１５ｂへのバックゲートバイアスが提供され、ＲＴＡモードのＤＣリークをさらに低減させる。バイアスデバイス３７_ｍは、図５ａ、５ｂに関して上記したように、アレイトランジスタかコアトランジスタかのいずれかで構成され得る。

本実施例への種々の変更もまた企図される。例えば、バイアスデバイス３７_ｍは、基準電圧ラインＶＳＳＦ_ｍ，ｋのソースと、グランド基準電圧ラインＶ_ｓｓに接続されたゲートおよびドレインとを有する、ダイオード接続された方式で代替的に実現され得る。さらに、上記した本発明の実施例は、単一トランジスタのバイアスデバイスを利用する。本発明の別の実施例によれば、ＲＴＡモードにおいて、このような高性能ＳＲＡＭセルに印加される基準電圧を生成するためのバイアスデバイスは、各々１つより多いトランジスタを含む。この実施例の例を図６ｂを参照して説明する。

図６ｂの例では、バイアスデバイス４７_ｍ，ｋは、一対のトランジスタ４８、４９として構成され、それらのソース−ドレインパスは、基準電圧ラインＶＳＳＦ_ｍ，ｋとグランド基準電圧ラインＶ_ｓｓの間に直列に接続される。本例では、ｎチャンネルトランジスタ４８はダイオード接続され、基準電圧ラインＶＳＳＦ_ｍ，ｋのゲートおよびドレインを有し、そのボディノード（バックゲート）がグランド基準電圧ラインＶ_ｓｓによってバイアスされる。ｐチャンネルトランジスタ４９は、トランジスタ４８のソースに接続されたソースと、グランド基準電圧ラインＶ_ｓｓに接続されたドレインと、バンドギャップ電圧生成器１９または集積回路２０内の他の回路によって生成されるような基準バイアス電圧Ｖ_ｂｇを受け取るゲートとを有する。上記したように、バイアスデバイス４７_ｍ，ｋは、基準電圧ラインＶＳＳＦ_ｍ，ｋとグランド基準電圧ラインＶ_ｓｓ間に並列に接続された関連したスイッチ２９_ｍ，ｋを有する。基準電圧ラインＶＳＳＦ_ｍ，ｋは、列ｋの各ＳＲＡＭセル２２のｎチャンネルドライバトランジスタ１３ｎ、１４ｎのソースノードをバイアスし、他方、グランド基準電圧ラインは、図３に関連して上記したように、セル２２の各々の２−Ｔ読出しバッファをバイアスする。

ＲＴＡモード（スイッチ２９_ｍ，ｋがオフにされる）では、基準電圧ラインＶＳＳＦ_ｍ，ｋの電圧は、リーク電流がＳＲＡＭセル２２を介して導通するので、トランジスタ４８、４９間の電圧降下の合計によって規定される。トランジスタ４８の電圧降下は、グランド基準電圧ラインＶ_ｓｓからのトランジスタ４８のバックゲートバイアスを考慮すると、おおよそダイオード接続されたトランジスタ４８のしきい値電圧となり、トランジスタ４９の電圧降下は、そのゲートに印加されるバイアス電圧Ｖ_ｂｇによって制御される。当業者であれば、所与の実装およびバイアス電圧Ｖ_ｂｇのため、ＲＴＡモードにおけるバイアスデバイス４７_ｍ，ｋにより規定される電圧を容易に決定することができることが企図される。

典型的に、バイアスデバイス４７_ｍ，ｋを実現するための複数の直列接続のトランジスタの使用により、上記した実施例において単一トランジスタが使用される場合よりも、グランド基準電圧ラインＶ_ｓｓに対する基準電圧ラインＶＳＳＦ_ｍ，ｋの電圧が高くなるであろう。その結果、図６ｂに示すような複数のデバイスの使用は、概して、電源電圧ラインＶＤＤとグランド基準電圧ラインＶ_ｓｓ間の電圧が比較的大きい場合、最も良好に使いられるであろう。例えば、近年の幾つかの集積回路では、１．８ボルトＶ_ｄｄ電源が利用可能であり、これは、約１．１０ボルトの典型的なアレイ電源電圧よりも実質的に高い。バイアスデバイス４７_ｍ，ｋが２つのトランジスタ４８、４９の直列接続により実現されている本実施例は、特にデータ保持電圧が相対的に低い（例えば、０．６５ボルト）場合、このような高い電源電圧のアプリケーションに良く適している。

上記したように、所与のメモリアレイブロック２６_ｍのために提供されるバイアスデバイス４７_ｍ，ｋの数は、設計およびレイアウト制約に従って、列毎に１つないし列毎に１つよりも大きい又は少ない数に変更することができる。また、上記したように、メモリアレイブロック２６_ｍと関連付けられたバイアスデバイス４７_ｍは、単一の列に接続されるか、またはＲＴＡモードバイアス電圧のロバストな性能および安定した規定のために並列に接続されるかのいずれかであり得ることが企図される。さらなる代替では、ｎチャンネルＭＯＳトランジスタ４８とｐチャンネルＭＯＳトランジスタ４９が、本実施例における図６ｂのバイアスデバイス４７_ｍ，ｋを実現するように示されているが、これらのトランジスタのいずれか又は双方は、代替的に、デバイスのチャンネルの導電型に対応するように改変されたゲート接続および印加される電圧を有する、ｐチャンネルトランジスタとして実現されてもよいことが企図される。

いずれにせよ、図６ｂに示した実施例は、リカバリー時間の間、８−Ｔおよび１０−Ｔ ＳＲＡＭセル２２にとってＲＴＡモードからの高速なリカバリーと、最小の読出し電流劣化を可能にする利点を提供し、さらにより低い電圧とパストランジスタ１５ａ、１５ｂのバックゲートバイアスのため、低減されたＤＣ電流引き込みの利点を提供する。さらに、バイアスデバイス４７がアレイデバイスとして構成される場合、ＳＲＡＭセル２２のトランジスタとの優れたデバイスマッチングは、ＲＴＡ電源バイアスがデータ保持電圧に一層近接して置かれることを可能にし得る。

すべてのまたはいくつの特徴やステップを有する例示の実施例の文脈において説明された１つまたは複数の特徴やステップの種々の組合せを有する実施例は、本明細書に包含されることを意図されている。当業者は、多くの他の実施例および変形が本発明の請求の範囲内で可能であることもまた理解されよう。

Claims (31)

1. 通常動作モードとリテイン・ティル・アクセスド（ＲＴＡ）モードとで動作可能な半導体スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
   少なくとも１つのメモリアレイブロック内に行列に配置される複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチと読み出しバッファの中に配置される金属酸化物半導体（ＭＯＳ）アレイトランジスタで構成され、各列内のメモリセルの各々のラッチが、電源電圧ノードと基準電圧ノードとの間で並列にバイアスされる、前記複数のメモリセルと、
   第１のメモリアレイブロックに関連付けられる第１の複数のバイアスデバイスであって、前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノードとの間に、その関連付けられるメモリアレイブロック内のメモリセルと直列に接続される導電パスを有する、前記第１の複数のバイアスデバイスと、
   前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、前記通常動作モードでオンにされ、前記ＲＴＡモードでオフにされるように、ＲＴＡ制御信号を受信する制御電極を有する、第１のスイッチデバイスと、
   を含み、
   前記複数のメモリセルの各々内のラッチが、
   前記電源電圧ノードと前記基準電圧ノードとの間でバイアスされ、第１及び第２のストレージノードを規定する、第１及び第２のクロス結合されるインバータと、
   第１及び第２のパストランジスタであって、前記第１のパストランジスタが、前記第１のストレージノードと第１の書き込みビットラインとの間に接続される導電パスを有し、前記第２のパストランジスタが、前記第２のストレージノードと第２の書き込みビットラインとの間に接続される導電パスを有し、前記第１及び第２のパストランジスタが、書き込みワードラインに結合される制御電極を有する、前記第１及び第２のパストランジスタと、
   を含み、
   前記読み出しバッファが、
   導電パスを有し、前記第１のストレージノードに結合される制御電極を有する、第１の読み出しバッファドライバトランジスタと、
   第１の読み出しビットラインと前記グランド基準電圧ノードとの間に前記第１の読み出しバッファドライバトランジスタの前記導電パスと直列に接続される導電パスを有し、読み出しワードラインに結合される制御電極を有する、第１の読み出しバッファパストランジスタと、
   を含む、メモリ。
2. 請求項１に記載のメモリであって、
   前記第１のスイッチデバイスに印加される前記ＲＴＡ制御信号を生成する回路を更に含む、メモリ。
3. 請求項１に記載のメモリであって、
   前記第１の複数のバイアスデバイスの各々が、前記第１のメモリアレイブロック内のメモリセルの単一の列に関連付けられる、メモリ。
4. 請求項３に記載のメモリであって、
   複数の第１のスイッチデバイスであって、各々が前記第１のメモリアレイブロックの列の１つに関連付けられ、各々が、その関連付けられる列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が、前記通常動作モードでオンにされ、前記ＲＴＡモードでオフにされるように、ＲＴＡ制御信号を受信する制御電極を有する、前記複数の第１のスイッチデバイスを更に含む、メモリ。
5. 請求項１に記載のメモリであって、
   前記第１の複数のバイアスデバイスの前記導電パスが互いに並列に接続されており、
   前記第１のスイッチデバイスが、前記第１の複数のバイアスデバイスの導電パスと並列に接続される導電パスを有する、メモリ。
6. 請求項１に記載のメモリであって、
   前記第１の複数のバイアスデバイスの各々が、その関連付けられる、メモリセルの少なくとも１つの列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続されるソース・ドレインパスを有し、そのドレインに接続されるゲートを有する、ＭＯＳトランジスタを含む、メモリ。
7. 請求項１に記載のメモリであって、
   バイアス基準電圧を生成する電圧基準回路を更に含み、
   前記第１の複数のバイアスデバイスの各々が、その関連付けられる、メモリセルの少なくとも１つの列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続されるソース・ドレインパスを有し、前記電圧基準回路からの前記バイアス基準電圧を受信するゲートを有する、第１のＭＯＳトランジスタを含む、メモリ。
8. 請求項７に記載のメモリであって、
   前記第１の複数のバイアスデバイスの各々が、前記第１のＭＯＳトランジスタの前記ソース・ドレインパスと直列に接続されるソース・ドレインパスを有し、そのドレインに接続されるゲートを有する、第２のＭＯＳトランジスタを更に含む、メモリ。
9. 請求項１に記載のメモリであって、
   前記第１及び第２のパストランジスタの各々が、ソース・ドレインパスとボディノードとゲートとを有するｎチャンネルＭＯＳトランジスタを含み、
   前記複数のメモリセルの各々内の前記第１及び第２のパストランジスタのボディノードが、前記グランド基準電圧ノードに接続される、メモリ。
10. 請求項１に記載のメモリであって、
    前記読み出しバッファが、
    導電パスを有し、前記第２のストレージノードに結合される制御電極を有する、第２の読み出しバッファドライバトランジスタと、
    第２の読み出しビットラインとグランド基準電圧ノードとの間に前記第２の読み出しバッファドライバトランジスタの前記導電パスと直列に接続される導電パスを有し、前記読み出しワードラインに結合される制御電極を有する、第２の読み出しバッファパストランジスタと、
    を更に含む、メモリ。
11. 請求項１に記載のメモリであって、
    前記メモリアレイブロックへのメモリアクセスより前に、前記複数のメモリセルの各列の前記第１及び第２の書き込みビットラインを前記電源電圧ノードでの電圧よりも低い電圧にプリチャージする、書き込みビットラインプリチャージ回路を更に含む、メモリ。
12. 請求項１１に記載のメモリであって、
    前記ＲＴＡ制御信号を生成する回路を更に有し、
    前記回路が、前記通常動作モードにおいて読み出し動作のために前記第１のスイッチデバイスをオフにし、前記通常動作モードにおいて書き込み動作のために前記第１のスイッチデバイスをオンにする、メモリ。
13. 請求項１１に記載のメモリであって、
    複数の第１のスイッチデバイスであって、各々が前記第１のメモリアレイブロックの１つ又は複数の列に関連付けられており、各々が、その関連付けられる１つ又は複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が、前記通常動作モードにおいて１つ又は複数の関連付けられる列への書き込み動作のためにオンにされ、前記通常動作モードと前記ＲＴＡモードとにおいて読み出し動作のためにオフにされるように、ＲＴＡ制御信号を受信する制御電極を有する、前記複数の第１のスイッチデバイスを更に含む、メモリ。
14. 請求項１１に記載のメモリであって、
    複数の第１のスイッチであって、各々が前記第１のメモリアレイブロックの１つ又は複数の列に関連付けられており、各々が、その関連付けられる１つ又は複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が、書き込み動作がその関連付けられる列の１つに実行されている場合の前記通常動作モードと前記ＲＴＡモードとにおいてオフにされ、書き込み動作がその関連付けられる列の１つに実行されていない場合の前記通常動作モードにおいてオンにされるように、ＲＴＡ制御信号を受信する制御電極を有する、前記複数の第１のスイッチを更に含む、メモリ。
15. 請求項１に記載のメモリであって、
    第１のメモリアレイブロックのための前記複数のメモリセルの各々が、集積回路のメモリアレイ領域内に配置されるＭＯＳアレイトランジスタで構成され、
    前記第１の複数のバイアスデバイスの各々が、前記メモリアレイ領域内に配置されるＭＯＳアレイトランジスタを含み、
    前記第１のスイッチデバイスが、前記ＭＯＳアレイトランジスタと異なる構造を有するＭＯＳコアトランジスタを含み、前記メモリアレイ領域の外に配置される、メモリ。
16. 請求項１に記載のメモリであって、
    第１のメモリアレイブロックのための前記複数のメモリセルの各々が、集積回路のメモリアレイ領域内に配置されるＭＯＳアレイトランジスタを含み、
    前記第１の複数のバイアスデバイスの各々が、前記ＭＯＳアレイトランジスタと異なる構造を有するＭＯＳコアトランジスタを含み、前記メモリアレイ領域の外に配置されており、
    前記第１のスイッチデバイスが、前記メモリアレイ領域の外に配置されるＭＯＳコアトランジスタを含む、メモリ。
17. 請求項１に記載のメモリであって、
    前記複数のメモリセルが、複数のメモリアレイブロック内に行列に配置されており、
    前記メモリが、
    第２のメモリアレイブロックに関連付けられる第２の複数のバイアスデバイスであって、前記第２の複数のバイアスデバイスの各々が、第２の基準電圧ノードとグランド基準電圧ノードとの間にその関連付けられるメモリアレイブロック内のメモリセルと直列に接続される導電パスを有する、前記第２の複数のバイアスデバイスと、
    前記第２の基準電圧ノードと前記グランド基準電圧ノートとの間に接続される導電パスを有し、前記第２のメモリアレイブロックのための前記通常動作モードにおいてオンにされ、前記第２のメモリアレイブロックのための前記ＲＴＡモードにおいてオフとされるように、ＲＴＡ制御信号を受信する制御電極を有する、第２のスイッチデバイスと、
    を更に含む、メモリ。
18. 通常動作モードとリテイン・ティル・アクセスド（ＲＴＡ）モードとにおけるメモリの動作方法であって、
    前記メモリが、
    少なくとも１つのメモリアレイブロック内に行列に配置される複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチと読み出しバッファの中に配置される金属酸化物半導体（ＭＯＳ）アレイトランジスタで構成され、前記列内の前記メモリセルの各々の前記ラッチが、電源電圧ノードと基準電圧ノードとの間で並列にバイアスされる、前記複数のメモリセルと、
    第１のメモリアレイブロックに関連付けられる第１の複数のバイアスデバイスであって、前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノードとの間に、その関連付けられるメモリアレイブロック内のメモリセルと直列に接続される導電パスを有する、前記第１の複数のバイアスデバイスと、
    を含み、
    前記複数のメモリセルの各々内のラッチが、
    前記電源電圧ノードと前記基準電圧ノードとの間にバイアスされ、第１及び第２のストレージノードを規定する、第１及び第２のクロス結合されるインバータと、
    第１及び第２のパストランジスタであって、前記第１のパストランジスタが、前記第１のストレージノードと第１の書き込みビットラインとの間に接続される導電パスを有し、前記第２のパストランジスタが、前記第２のストレージノードと第２の書き込みビットラインとの間に接続される導電パスを有し、前記第１及び第２のパストランジスタが、書き込みワードラインに結合される制御電極を有する、前記第１及び第２のパストランジスタと、
    を含み、
    前記読み出しバッファが、
    導電パスを有し、前記第１のストレージノードに結合される制御電極を有する、第１の読み出しバッファドライバトランジスタと、
    第１の読み出しビットラインと前記グランド基準電圧ノードとの間に前記第１の読み出しバッファドライバトランジスタの前記導電パスと直列に接続される導電パスを有し、読み出しワードラインに結合される制御電極を有する、第１の読み出しバッファパストランジスタと、
    を含み、
    前記方法が、
    第１のメモリアレイブロックのための前記通常動作モードにおいて、前記グランド基準電圧ノードと前記第１のメモリアレイブロックの１つ又は複数の列のための基準電圧ノードとの間の第１のスイッチを閉じることと、
    前記第１のメモリアレイブロックのための前記ＲＴＡモードにおいて、前記第１のスイッチを開くことと、
    を含む、動作方法。
19. 請求項１８に記載の方法であって、
    前記メモリが、第２のメモリアレイブロックに関連付けられる第２の複数のバイアスデバイスであって、前記第２の複数のバイアスデバイスの各々が、第２の基準電圧ノードとグランド基準電圧ノードとの間に、その関連付けられるメモリアレイブロック内のメモリセルと直列に接続された導電パスを有する、前記第２の複数のバイアスデバイスを更に含み、
    前記方法が、
    前記第２のメモリアレイブロックのための前記通常動作モードにおいて、前記グランド基準電圧ノードと前記第２のメモリアレイブロックの１つ又は複数の列のための前記第２の基準電圧ノードとの間の第２のスイッチを閉じることと、
    前記第２のメモリアレイブロックのための前記ＲＴＡモードにおいて、前記第２のスイッチを開くことと、
    を更に含み、
    前記第１のメモリアレイブロックが前記通常動作モードにある一方で、前記第２のメモリアレイブロックが前記ＲＴＡモードにあるように、前記第２のスイッチを開くステップが前記第１のスイッチを閉じるステップの間に実行される、方法。
20. 請求項１８に記載の方法であって、
    前記第１の複数のバイアスデバイスの各々が、ダイオードとして接続されるＭＯＳトランジスタを含む、方法。
21. 請求項１８に記載の方法であって、
    前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとメモリセルのその少なくとも１つの列の各々の前記グランド基準電圧ノードとの間に接続されるソース・ドレインパスを有し、ゲートを有する、第１のＭＯＳトランジスタを含み、
    前記方法が、
    バイアス基準電圧を発生することと、
    前記バイアス基準電圧を前記第１のＭＯＳトランジスタの各々のゲートに印加することと、
    を更に含む、方法。
22. 請求項２１に記載の方法であって、
    前記第１の複数のバイアスデバイスの各々が、前記第１のＭＯＳトランジスタのソース・ドレインパスと直列に接続されるソース・ドレインパスを有し、そのドレインに接続されるゲートを有する、第２のＭＯＳトランジスタを更に含む、方法。
23. 請求項１８に記載の方法であって、
    前記第１の複数のバイアスデバイスが、前記第１のメモリアレイブロック内のメモリセルの単一の列に関連付けられており、
    前記メモリが、各々が、前記第１のメモリアレイブロックの前記列の１つに関連付けられており、各々が、その関連する列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有する、複数の第１のスイッチデバイスを含み、
    前記第１のスイッチを閉じるステップが、前記複数の第１のスイッチデバイスの各々を閉じることを含み、
    前記第１のスイッチを開くステップが、前記複数の第１のスイッチデバイスの各々を開くことを含む、方法。
24. 請求項１８に記載の方法であって、
    前記第１のメモリアレイブロックに対するメモリアクセスの前に、前記複数のメモリセルの各列の前記第１及び第２の書き込みビットラインを前記電源電圧ノードでの電圧よりも低い電圧にプリチャージすることを更に含む。方法。
25. 請求項２４に記載の方法であって、
    前記プリチャージの後に、前記第１のスイッチを閉じることと、
    前記プリチャージの後に、入力データ状態を前記第１及び第２の書き込みビットラインに印加することと、
    前記第１のスイッチを閉じることの後に、前記第１及び第２のパストランジスタをオンさせることと、
    を更に含む、方法。
26. 請求項２５に記載の方法であって、
    前記第１及び第２のパストランジスタをオンさせるステップが、前記基準電圧ノードでの電圧が前記グランド基準電圧ノードでの電圧に到達する前に始まる、方法。
27. 請求項２４に記載の方法であって、
    前記第１のスイッチを閉じるステップが、書き込み動作のための前記通常動作モードにおいて実行され、
    前記方法が、
    読み出し動作のための前記通常動作モードにおいて前記第１のスイッチをオンさせることを更に含む、方法。
28. 請求項２４に記載の方法であって、
    複数の第１のスイッチの各々が前記第１のメモリアレイブロックの１つ又は複数の前記列に関連付けられており、各々が、その関連付けられる１つ又は複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、
    前記方法が、
    第１のメモリアレイブロックのための前記通常動作モードにおいて、書き込み動作が実行される前記第１のメモリアレイブロックの列に関連付けられる複数の第１のスイッチの各々を開くことを更に含み、
    前記第１のスイッチを閉じるステップが、
    書き込み動作が実行される前記第１のメモリセルブロックの列に関連付けられない前記複数の第１のスイッチの各々を閉じる、方法。
29. 半導体スタテックランダムアクセスメモリであって、
    少なくとも１つのメモリアレイブロック内に行列に配置される複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチと読み出しバッファの中に配置される金属酸化物半導体（ＭＯＳ）アレイトランジスタで構成され、各列内の前記メモリセルの各々の前記ラッチが、電源電圧ノードと基準電圧ノードとの間に並列にバイアスされる、前記複数のメモリセルと、
    第１のメモリアレイブロックに関連付けられる第１の複数のバイアスデバイスであって、前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノートとの間に、その関連付けられるメモリアレイブロック内にメモリセルと直列に接続される導電パスを有する、前記第１の複数のバイアスデバイスと、
    前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、制御信号を受信するための制御電極を有する、第１のスイッチデバイスと、
    を含み、
    前記複数のメモリセルの各々内の前記ラッチが、
    前記電源電圧ノードと前記基準電圧ノードとの間にバイアスされ、第１及び第２のストレージノードを規定する、第１及び第２のクロス結合されるインバータと、
    第１及び第２のパストランジスタであって、前記第１のパストランジスタが前記第１のストレージノードと第１の書き込みビットラインとの間に接続される導電パスを有し、前記第２のパストランジスタが、前記第２のストレージノードと第２の書き込みビットラインとの間に接続される導電パスを有し、前記第１及び第２のパストランジスタが、書き込みワードラインに結合される制御電極を有する、前記第１及び第２のパストランジスタと、
    を含み、
    前記読み出しバッファが、
    導電パスを有し、前記第１のストレージノードに結合される制御電極を有する、第１の読み出しバッファドライバトランジスタと、
    第１の読み出しビットラインと前記グランド基準電圧ノードとの間に前記読み出しバッファドライバトランジスタの導電パスと直列に接続される導電パスを有し、読み出しワードラインに結合される制御電極を有する、第１の読み出しパストランジスタと、
    を含む、メモリ。
30. 請求項２９に記載のメモリであって、
    前記第１のスイッチデバイスが、前記通常動作モードと前記ＲＴＡモードとにおいてオフされ、マージンスクリーニングモードにおいてオンされるように、前記第１のスイッチデバイスに印加される前記制御信号を発生する回路を更に含む、メモリ。
31. 請求項３０に記載のメモリであって、
    複数の第１のスイッチデバイスであって、各々が前記第１のメモリアレイブロックの列の１つに関連付けられており、各々がその関連付けられる列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が前記発生回路からの制御信号を受信する制御電極を有する、前記複数の第１のスイッチデバイスを更に含む、メモリ。