TWI763273B - 電子裝置與操作電子裝置的方法 - Google Patents

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林高正
陳炎輝
詹偉閔
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Abstract

本發明提供一種裝置，包括用於第一電源域的第一電源 軌及用於第二電源域的第二電源軌。第一電路塊連接至第一電源軌且第二電路塊連接至第二電源軌。第一電路塊及第二電路塊均連接至虛擬VSS端。腳端電路連接於虛擬VSS端與接地端之間，且腳端電路經組態以選擇性地控制虛擬VSS端與接地端之間的連接。

Description

電子裝置與操作電子裝置的方法
本發明是有關於應用在記憶體中的一種電子裝置與操作電子裝置的方法。
一些電子裝置例如是採用多個電源域以降低電源消耗。舉例而言，裝置的不同部分可視其特定電源需求而以不同的供電電壓位準供電。舉例來說，靜態隨機存取記憶體(static random access memory；SRAM)裝置的一些記憶體架構使用多個電源域。一些SRAM配置在高電壓域中操作記憶陣列，而在不同電壓域中操作周邊電路(諸如記憶體I/O、控制等等)。此外，可採用各種技術來降低電源消耗。舉例而言，記憶體裝置的部分可在休眠或關機模式期間關斷。通常對記憶陣列實施電源閘控及電壓保持技術以降低電源消耗。舉例而言，電源閘極可用於關斷深度休眠模式下的記憶體周邊項目(memory periphery item)，且關斷關機模式下的周邊項目和記憶陣列兩者。當記憶體退出關機模式時，使用電源閘極來斜升(ramp up)記憶體的內部供電電壓。
本揭露提供一種電子裝置，包括：第一電源軌，用於第一電源域；第二電源軌，用於第二電源域；第一電路塊，連接至所述第一電源軌；第二電路塊，連接至所述第二電源軌；虛擬VSS端，其中所述第一電路塊及所述第二電路塊均連接至所述虛擬VSS端；接地端；以及腳端(footer)電路，連接於所述虛擬VSS端與所述接地端之間，所述腳端電路組態以選擇性地控制所述虛擬VSS端與所述接地端之間的連接。
本揭露提供一種電子裝置，包括：第一電源軌，用於第一電源域；第二電源軌，用於第二電源域；第三電源軌，用於第三電源域；接地端；第一虛擬VSS端；第一腳端電路，連接於所述第一虛擬VSS端與所述接地端之間，所述第一腳端電路組態以回應於第一腳端控制訊號而選擇性地控制所述第一虛擬VSS端與所述接地端之間的連接；第一電路塊，連接於所述第一電源軌與所述第一虛擬VSS端之間；第二電路塊，連接於所述第二電源軌與所述第一虛擬VSS端之間；第二虛擬VSS端；第二腳端電路，連接於所述第二虛擬VSS端與所述接地端之間，所述第二腳端電路組態以回應於第二腳端控制訊號而選擇性地控制所述第二虛擬VSS端與所述接地端之間的連接；第三電路塊，連接於所述第三電源軌與所述第二虛擬VSS端之間。
本揭露提供一種操作電子裝置的方法，包括：提供連接於第一虛擬VSS端與第一電源軌之間以在第一電源域中操作的第一電路塊；提供連接於所述第一虛擬VSS端與第二電源軌之間以在第二電源域中操作的第二電路塊；藉由回應於第一腳端控制訊號而控制所述第一虛擬VSS端與接地端之間的連接，將所述第一 電路塊及所述第二電路塊置於預定電源模式；提供連接於第二虛擬VSS端與第三電源軌之間以在第三電源域中操作的第三電路塊；以及藉由回應於第二腳端控制訊號而控制所述第二虛擬VSS端與所述接地端之間的連接，將所述第三電路塊置於所述預定電源模式。
100、101、102、103:裝置
110:電路塊
120:第一電源管理組
122:第二電源管理組
130:虛擬VSS端
140:腳端電路
141:第一n型金屬氧化物半導體電晶體
141a、141b、141c:NMOS電晶體
142:第二n型金屬氧化物半導體電晶體
150:接地端
160:方法
162、164、166、168、170:步驟
200:SRAM記憶體裝置
210:記憶陣列
210a、210b:子陣列
220:記憶胞
230:I/O電路
230a:局部I/O電路
230b:全局I/O電路
240:記憶體控制器
240a:局部控制器
240b:全局控制器
250a、250b:字元線驅動器
A:第一電路塊
B:第二電路塊
BL、BLB:互補位元線
C:第三電路塊
D:第四電路塊
GBL、GBLB:互補全局位元線
M1、M2、M3、M4、M5、M6:電晶體
Q、Qbar:節點
SLP:腳端控制訊號
SLPA、SLPA1、SLPA2、SLPA3、SLPB:控制訊號
VDD1:第一電源軌
VDD2:第二電源軌
VDD3:第三電源軌
VSSA:第一虛擬VSS端
VSSB:第二虛擬VSS端
WL:字元線
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。另外，圖式作為本發明的實施例的實例是說明性的且並不意欲為限制性的。
圖1為示出根據一些實施例的電子裝置的方塊圖。
圖2為示出根據一些實施例的另一電子裝置的方塊圖。
圖3為示出根據一些實施例的又一電子裝置的方塊圖。
圖4為示出根據一些實施例的又另一電子裝置的方塊圖。
圖5為示出根據一些實施例的方法的流程圖。
圖6為示出根據一些實施例的記憶體裝置的方塊圖。
圖7為示出根據一些實施例的圖6的記憶體裝置的記憶胞的實例的電路圖。
圖8為示出根據一些實施例的另一記憶體裝置的方塊圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許 多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵之上或第二特徵上形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語，以描述如圖式中所示出的一個部件或特徵相對於另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他方向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
電子裝置可具有由不同電力供應位準或電源域選擇性供電的不同部分。此類裝置可視電源需求而使用不同的電源域來為裝置的不同部分供電。舉例而言，執行計算的積體電路(integrated circuit；IC)的一部分可以以比專用於輸入-輸出(input-output；I/O)介面的IC的一部分更低的供電電壓供電。亦可使用動態電壓調整(dynamic voltage scaling；DVS)基於操作模式來改變IC的部分的供電電壓。舉例而言，記憶體組件可在寫入操作期間在比讀取操作期間更高的供電電壓下操作。
記憶體裝置(例如但不限於靜態隨機存取記憶體(SRAM) 裝置)是此電子裝置的實例。SRAM記憶體具有包括連接於上參考電位與下參考電位之間的電晶體的記憶胞陣列，使得兩個儲存節點中的一者可由待儲存的資訊佔據，而互補資訊儲存於另一儲存節點處。舉例而言，一個典型的SRAM記憶胞配置包括六個電晶體。將SRAM胞中的每一位元儲存於形成兩個交叉耦接的反相器的電晶體中的四者上。另兩個電晶體連接至記憶胞字元線，以藉由選擇性地將胞連接至其位元線來在讀取及寫入操作期間控制對記憶胞的存取。
在讀取操作中，例如，將記憶胞位元線預充電至預定義的臨限電壓。當啟用字元線時，連接至位元線的感測放大器感測及輸出所儲存資訊。在一些SRAM配置中，周邊裝置(諸如記憶體邏輯及I/O)可在低電壓域中操作，而記憶陣列可在較高電壓域中操作。
此外，裝置(諸如SRAM記憶體)具有多個電源管理模式。舉例而言，在關機模式下，關斷記憶體裝置的記憶陣列(在其中儲存資訊)以及記憶陣列周邊的電路以節省電源。然而，雖然SRAM維持記憶陣列中的資料而不需要在供電時更新，但仍為揮發性的，使得資料最終在記憶體未供電時丟失。在有必要維持由記憶體裝置所儲存的資料的情形下，可使用休眠電源管理模式，其中在維持所儲存資訊的同時節省電源。在休眠模式下，維持記憶陣列的供電，同時關斷記憶體周邊的裝置或電路，諸如I/O電路及其他控制電路。
電源閘極用於在深度休眠模式期間關斷周邊裝置，且亦用於在休眠或關機模式期間關斷周邊設備及記憶陣列兩者。當記 憶體退出休眠或關機模式時，使用電源閘極來斜升記憶體裝置的內部供電電壓。
電源閘控(power gating)是藉由關閉未使用的電路塊的電流來降低電源消耗的積體電路設計技術。典型地，可使用頭部開關(header switch)來實施電源閘控以關閉處於待命或休眠模式下的設計的部分的電力供應。電源閘控有助於降低待命或洩漏電源。然而，電源閘控可能影響架構設計且可能由於用於佈線的金屬軌道而使得面積增加。
如上文所指出，電子裝置的各種電路塊亦可包括用於降低電源消耗的多個電源域。一些配置包括多個電源管理組，其中的每一者包括一或多個電路塊。此等電源管理組內的電路塊可由不同的供電電壓位準或電源域供電。在一些已知的配置中，電源管理組內的電路塊經由頭部電路(header circuit)或「虛擬電源軌」連接至對應於適當電源域的電源軌。換言之，電路塊中的每一者具有對應頭部電路以控制電路塊至其各別電源軌的連接。因此，若採用N個電源域(其中N為正整數)，則至少需要2N+1個電源軌：用於N個各別電源域的N個電源軌、各別N個虛擬電源軌(亦即，頭部電路)以及接地或VSS軌。此類配置可使IC裝置的金屬層中的電力佈線複雜化，且亦產生較弱的電力網路。
根據所揭露態樣，腳端電路(footer circuit)控制虛擬VSS端至接地端的連接(例如)以實施休眠或關機模式。此外，腳端電路在不同電源域中操作的電路塊之間共用，從而提供更穩健但更簡單的電力網路。
圖1示出根據一些所揭露實施例的電子裝置。一般而言， 裝置100包括多個電路塊110。在圖1中，電路塊110包括第一電路塊A及第二電路塊B。裝置100更包括用於第一電源域的第一電源軌VDD1及用於第二電源域的第二電源軌VDD2。換言之，第一電源軌VDD1及第二電源軌VDD2分別接收具有對應於第一電源域及第二電源域的不同電壓位準的訊號。第一電路塊A在第一電源域中操作且因此連接至第一電源軌，且第二電路塊B在第二電源域中操作且因此連接至第二電源軌VDD2。虛擬VSS端130連接至第一電路塊A及第二電路塊B兩者。換言之，電路塊A連接於VDD1端與虛擬VSS端之間，而電路塊B連接於VDD2端與虛擬VSS端之間。腳端電路140連接於虛擬VSS端130與接地端150之間，且經組態以選擇性地控制虛擬VSS端130與接地端150之間的連接。以此方式，虛擬VSS端130及腳端電路140由第一電路塊A及第二電路塊B共用。在一些實施方案中，腳端電路140經組態以回應於腳端控制訊號SLP而將虛擬VSS端130自接地端150斷開。舉例而言，腳端控制訊號SLP可為組態以將裝置100置於休眠或關機模式的休眠訊號。在此狀態下，腳端電路140將虛擬VSS端130自接地端150斷開以使得虛擬VSS端130浮置，從而中斷第一電源軌VDD1與接地150之間的電流路徑，以及第二電源軌VDD2與接地150之間的電流路徑。
圖2示出根據另外實例的另一裝置101。在圖2的實例中，電路塊110為第一電源管理組120或第二電源管理組122的部分。第一電源管理組120及第二電源管理組122可經組態為具有彼此獨立控制的電源。如上文所指出，一些裝置可具有關機模式，其中使所有電路塊110關機以節省電源。此類裝置可進一步 具有休眠模式，在所述休眠模式下，一些電路關斷而其他電路保持供電。為了提供第一電源管理組120及第二電源管理組122的獨立電源控制，虛擬VSS端130包括用於第一電源管理組120的第一虛擬VSS端VSSA，及用於第二電源管理組122的第二虛擬VSS端VSSB。
在圖2中，腳端電路140包括第一腳端電路及第二腳端電路。更特定而言，腳端電路140具有第一開關及第二開關，所述開關在圖2的實例中分別為第一n型金屬氧化物半導體(n-type metal-oxide-semiconductor；NMOS)電晶體141及第二n型金屬氧化物半導體電晶體142。其他類型的開關亦在本揭露內容的範圍內。NMOS電晶體141及NMOS電晶體142各自使其閘極端連接以接收各別控制訊號SLPA及控制訊號SLPB。因此，SLPA訊號操作以控制電晶體141，以用於選擇性地將第一電源管理組120的電路塊110連接至接地端150及自接地端150斷開。類似地，SLPB訊號操作以控制電晶體142，以用於選擇性地將第二電源管理組122的電路塊110連接至接地端150及自接地端150斷開。
裝置101的第一電源管理組120包括分別連接至VDD1電源軌及VDD2電源軌的電路塊A及電路塊B。電路塊A及電路塊B均連接至第一虛擬VSS端VSSA，所述第一虛擬VSS端VSSA藉由電晶體141的操作選擇性地連接至接地端150。第二電源管理組122包括在第三電源域中操作的第三電路塊C。因此，電路塊C連接至第三電源軌VDD3，所述第三電源軌VDD3接收第三電源域的電壓訊號。電路塊C連接至第二虛擬VSS端VSSB。如上文所指出，因此回應於第二腳端控制訊號SLPB而控制第二電源管理 組至接地的連接，所述第二腳端控制訊號SLPB偏置電晶體142以選擇性地將VSSB端連接至接地端150。
在圖2的實例中，第一電源管理組120更包括亦在第三電源域中操作的第四電路塊D。因此，電路塊D連接至VDD3電源軌。由於電路塊D為第一電源管理組120的部分，故將其電源與第一電源管理組120的其他電路塊110一起控制。因此，電路塊D連接至VSSA端。因此，電路塊A、電路塊B以及電路塊D均回應於SLPA訊號而經由電晶體141的操作選擇性地連接至接地端150。連接至第二虛擬VSS端VSSB的第二電源管理組122的電路塊C回應於SLPB訊號而經由電晶體142的操作選擇性地連接至接地端150。
圖3示出另一裝置102。類似於圖2中所繪示的裝置101，裝置102具有經組態為具有彼此獨立控制的電源的第一電源管理組120及第二電源管理組122。第一電源管理組120具有電路塊A、電路塊B以及電路塊D，而第二電源管理組122具有電路塊C。電路塊A、電路塊B以及電路塊D各自連接至第一虛擬VSS端VSSA，而電路塊C連接至VSSB端。VSSB端回應於SLPB控制訊號而藉由電晶體142選擇性地連接至接地端150。
VSSA端至接地端150的連接由各別NMOS電晶體141a、NMOS電晶體141b以及NMOS電晶體141c控制。此外，NMOS電晶體141a、NMOS電晶體141b以及NMOS電晶體141c使其閘極端分別連接以接收控制訊號SLPA1、控制訊號SLPA2以及控制訊號SLPA3。控制訊號SLPA1、控制訊號SLPA2以及控制訊號SLPA3的電壓位準對應於其各別電源域。換言之，用於電晶 體141a的邏輯高閘極訊號位於VDD1位準處，用於電晶體141b的邏輯高閘極訊號位於VDD2位準處，且用於電晶體141c的邏輯高閘極訊號位於VDD3位準處。因此，腳端電路140的電晶體141a、電晶體141b以及電晶體141c中的每一者在其各別全VDD電壓位準處接收閘極訊號。此種配置可期望(例如)確保電晶體141a、電晶體141b以及電晶體141c中的每一者在VSSA端待連接至接地端150時完全導通。
圖4繪示又另一裝置103，其亦具有組態以具有彼此獨立控制的電源的第一電源管理組120及第二電源管理組122。第一電源管理組120具有電路塊A、電路塊B以及電路塊D，而第二電源管理組122具有電路塊C。電路塊A、電路塊B以及電路塊D各自連接至VSSA端，而電路塊C連接至VSSB端。VSSB端回應於SLPB控制訊號而藉由電晶體142選擇性地連接至接地端150。
在圖4的實例中，VSSA端至接地端150的連接由具有最高電壓位準的電源域控制。以此方式，電晶體141a、電晶體141b以及電晶體141c中的每一者接收至少與其各別VDD位準一樣高的閘極訊號。再者，此確保NMOS電晶體141a、NMOS電晶體141b以及NMOS電晶體141c完全導通以將VSSA端連接至接地端150。此繼而確保電路塊A、電路塊B以及電路塊D中的每一者良好地連接至接地端150。在實例裝置103中，第三電源域具有最高電壓位準。因此，NMOS電晶體141c連接於VSSA端與接地端之間，且在其閘極處接收VDD3位準處的SLPA3訊號。
圖5示出用於操作對應於圖1至圖4中所示出對應所述裝置的電子裝置的方法。方法160的步驟162包括提供第一電路 塊，諸如連接於第一虛擬VSS端VSSA與第一電源軌VDD1之間以在第一電源域中操作的電路塊A。步驟164包括提供第二電路塊，諸如連接於第一虛擬VSS端VSSA與第二電源軌VDD2之間以在第二電源域中操作的電路塊B。在步驟166中，藉由回應於第一腳端控制訊號SLPA而控制第一虛擬VSS端VSSA與接地端150之間的連接，將第一電路塊及第二電路塊置於預定電源模式，諸如關機或休眠模式。在一些實施例中，控制第一虛擬VSS端VSSA與接地端150之間的連接包括將第一腳端控制訊號SLPA施加於連接於第一虛擬VSS端VSSA與接地端150之間的第一腳端電路141。
步驟168包括提供第三電路塊，諸如連接於第二虛擬VSS端VSSB與第三電源軌VDD3之間以在第三電源域中操作的電路塊C。在步驟170中，藉由回應於第二腳端控制訊號SLPB而控制第二虛擬VSS端VSSB與接地端150之間的連接，將第三電路塊C置於預定電源模式。在一些實例中，控制第二虛擬VSS端VSSB與接地端150之間的連接包括將第二腳端控制訊號SLPB施加於連接於第二虛擬VSS端VSSB與接地端150之間的第二腳端電路142。
圖1至圖4中所繪示的裝置100至裝置103可基本上為採用多個電源域及使用關機、休眠等電源模式的電源控制的任何類型的電子裝置。如上文所指出，一個實例裝置為SRAM記憶體。實例SRAM記憶體裝置200繪示於圖6中。在所繪示的實例中，記憶體裝置200包括記憶陣列210，記憶陣列210包括多個記憶胞220。記憶體裝置200亦包括周邊電路，所述周邊電路包括I/O電 路230及記憶體控制器240。記憶胞220及I/O電路230可藉由互補位元線BL及互補位元線BLB耦接，且資料可經由互補位元線BL及互補位元線BLB自記憶胞220讀取及寫入至記憶胞220。在所示出的實例中，周邊電路230及周邊電路240在第一電源域中操作且因此連接至VDD1電源軌，而記憶陣列210在第二較高電源域中操作且因此連接至VDD2電源軌。記憶陣列210、I/O 230以及控制器240均連接至虛擬VSS端130，所述虛擬VSS端130回應於控制訊號SLP而藉由腳端電路140選擇性地連接至接地端150。更特定而言，為了SRAM記憶體裝置的正常操作，由SLP訊號操作腳端140以將虛擬VSS端130、(且因此)控制器240、記憶陣列210以及I/O電路230連接至接地端150。舉例而言，在關機或休眠電源模式下，可藉由將適當的控制訊號SLP提供至腳端140以將虛擬VSS端130自接地端150斷開來將虛擬VSS端130、(且因此)控制器240、記憶陣列210以及I/O電路230中的一或多者自接地端150斷開。
圖7為示出根據一些實施例的記憶胞220的實例的電路圖。記憶胞220包括(但不限於)六電晶體(six-transistor；6T)SRAM結構。在一些實施例中，可使用多於或少於六個電晶體來實施記憶胞220。舉例而言，記憶胞220在一些實施例中可使用4T SRAM結構、8T SRAM結構或10T SRAM結構，且在其他實施例中可包括記憶體類位元胞或構建單元(building unit)。記憶胞220包括由NMOS M1/PMOS M2電晶體對形成的第一反相器、由NMOS M3/PMOS M4電晶體對形成的第二反相器以及存取電晶體M5/傳輸閘極M6。電晶體M1、電晶體M3、電晶體M5以及電晶 體M6包括NMOS電晶體，且電晶體M2及電晶體M4包括p型金屬氧化物半導體(p-type metal-oxide semiconductor；PMOS)電晶體。
第一反相器及第二反相器彼此交叉耦接以形成用於儲存資料的閂鎖電路。電晶體M2及電晶體M4中的每一者的第一端耦接至適當電源域的電源軌，所述電源軌為所示出實例中的VDD2電源軌。電晶體M1及電晶體M3中的每一者的第一端耦接至虛擬VSS端130，所述虛擬VSS端130經由如上文所論述的腳端電路選擇性地連接至接地。
傳輸閘極電晶體M6的閘極耦接至字元線WL。傳輸閘極電晶體M6的汲極耦接至位元線BL。此外，傳輸閘極電晶體M6的第一端在節點Q處耦接至電晶體M4及電晶體M3的第二端且亦耦接至電晶體M2及電晶體M1的閘極。類似地，傳輸閘極電晶體M5的閘極耦接至字元線WL。傳輸閘極電晶體M5的汲極耦接至互補位元線BLB。此外，傳輸閘極電晶體M5的第一端在節點Qbar處耦接至電晶體M2及電晶體M1的第二端且亦耦接至電晶體M4及電晶體M3的閘極。
在圖6中所繪示的實例中，記憶陣列210以及周邊電路230及周邊電路240在不同電源域中操作。更特定而言，記憶陣列210在第二電源域中操作且因此連接至VDD2電源軌，而周邊電路230及周邊電路240在第一電源域中操作且因此連接至VDD1端。此外，舉例而言，若記憶體裝置200待置於關機模式下，則腳端電路140將虛擬VSS端130自接地端150斷開以使得虛擬接地端130浮置。
一些SRAM裝置具有配置於多個記憶庫(memory bank)中的記憶陣列210。繪示此種裝置201的態樣的實例的方塊圖繪示於圖8中。在圖8的實施例中，記憶體裝置201包括分離成子陣列210a及子陣列210b的記憶胞陣列210。為簡單起見，僅繪示2個子陣列，但其他實施方案可包括額外的子陣列。記憶體裝置201更包括周邊電路，諸如局部I/O電路230a、局部控制器240a、全局I/O電路230b以及全局控制器240b。
如上文所指出，記憶陣列210a及記憶陣列210b包括多個記憶胞220，諸如圖6中所繪示的連接至字元線以及互補位元線BL及互補位元線BLB的彼等記憶胞(為了易於說明，在圖7中示意性地繪示)。記憶陣列210a及記憶陣列210b的位元線BL及位元線BLB連接至局部I/O電路230a。局部I/O 230a藉由互補全局位元線GBL及互補全局位元線GBLB連接至全局I/O 230b。全局I/O 230b用以在記憶胞與記憶體裝置201外部的其他電路之間傳送資料。
在所示出的實例中，記憶陣列210a及記憶陣列210b在最高電源域中操作且因此連接至VDD3軌。字元線驅動器250a及字元線驅動器250b、局部控制器240a以及全局控制器240b在第二電源域中操作且因此連接至VDD2電源軌。局部I/O塊230a及全局I/O塊230b在最低電源域中操作且因此連接至VDD1電源軌。
如上文所指出，SRAM記憶胞220為揮發性的，此是由於在未向記憶體供電時資料最終丟失。在有必要維持由記憶體裝置所儲存的資料的情形下，可使用休眠電源管理模式，其中在維持所儲存資訊的同時節省電源。在此種休眠模式下，維持記憶陣 列210a及記憶陣列210b的供電，同時關斷包括局部I/O電路230a、局部控制器240a、全局I/O電路230b以及全局控制器240b的周邊電路。
因此，局部I/O電路230a、局部控制器240a、全局I/O電路230b以及全局控制器240b為第一電源管理組的部分且因此連接至VSSA端。第一腳端電路141回應於第一控制訊號SLPA而將VSSA端連接至接地150。記憶陣列210a及記憶陣列210b包括第二電源管理組且因此連接至VSSB端。第二腳端電路142回應於第二控制訊號SLPB而將VSSB端連接至接地150。
因此，為了將記憶體裝置201置於第一電源模式(諸如關機模式)，使SLPA控制訊號及SLPB控制訊號兩者為低以關斷NMOS電晶體141、NMOS電晶體142，從而將VSSA端及VSSB端自接地端150斷開。
為了將記憶體裝置201置於第二電源模式(諸如休眠模式)，使SLPA控制訊號為低以關斷NMOS電晶體141，從而將VSSA端自接地端150斷開。然而，SLPB控制訊號保持為高，因此NMOS電晶體142保持導通，從而維持VSSB端至接地端150的連接。
因此，本揭露內容提供一種穩健但簡單的電力網路，其中腳端電路及虛擬VSS端由裝置的不同電路塊共用。電路塊在不同電源域中操作。共用的腳端電路及虛擬VSS端控制電路塊至接地端的連接，(例如)以實施休眠或關機模式。
某些所揭露實施例包括一種裝置，所述裝置具有用於第一電源域的第一電源軌及用於第二電源域的第二電源軌。第一電路塊連接至第一電源軌且第二電路塊連接至第二電源軌。第一電 路塊及第二電路塊均連接至虛擬VSS端。腳端電路連接於虛擬VSS端與接地端之間，所述腳端電路經組態以選擇性地控制虛擬VSS端與接地端之間的連接。
在一實施例中，所述腳端電路經組態以回應於腳端控制訊號而將所述虛擬VSS端自所述接地端斷開。在一實施例中，將所述虛擬VSS端自所述接地端斷開將所述第一電路塊及所述第二電路塊自所述接地端斷開。在一實施例中，所述腳端電路包括回應於所述腳端控制訊號而操作的開關。在一實施例中，所述開關包括具有閘極端的電晶體，所述閘極端組態以接收所述腳端控制訊號。在一實施例中，所述電晶體包括NMOS電晶體。在一實施例中，所述腳端控制訊號位於所述第一電源域及所述第二電源域中的較高者內。在一實施例中，所述電晶體包括連接於所述虛擬VSS端與所述接地端之間的第一NMOS電晶體，以及連接於所述虛擬VSS端與所述接地端之間的第二NMOS電晶體。在一實施例中，所述腳端控制訊號包括：第一腳端控制訊號，位於所述第一電源域中；以及第二腳端控制訊號，位於所述第二電源域中；其中所述第一NMOS電晶體的所述閘極經組態以接收所述第一腳端控制訊號，且所述第二NMOS電晶體的所述閘極經組態以接收所述第二腳端控制訊號。在一實施例中，裝置更包括：第三電源軌，用於第三電源域；第三電路塊，連接至所述第三電源軌及所述虛擬VSS端。在一實施例中，裝置更包括：第一電源管理組，包括所述第一電路塊及所述第二電路塊；第二電源管理組，包括所述第三電路塊；其中所述虛擬VSS端包括連接至所述第一電路塊及所述第二電路塊的第一虛擬VSS端，以及連接至所述第三電路塊 的第二虛擬VSS端；其中所述腳端控制訊號包括第一腳端控制訊號及第二腳端控制訊號；其中所述腳端電路包括組態以接收所述第一腳端控制訊號的第一腳端電路，以及組態以接收所述第二腳端控制訊號的第二腳端電路。在一實施例中，裝置更包括：第四電路塊，連接至所述第三電源軌及所述第一虛擬VSS端，其中所述第一電源管理組包括所述第四電路塊。
根據另外實施例，一種裝置包括用於第一電源域的第一電源軌、用於第二電源域的第二電源軌以及用於第三電源域的第三電源軌。第一腳端電路連接於第一虛擬VSS端與接地端之間。第一腳端電路經組態以回應於第一腳端控制訊號而選擇性地控制第一虛擬VSS端與接地端之間的連接。第一電路塊連接於第一電源軌與第一虛擬VSS端之間。第二電路塊連接於第二電源軌與第一虛擬VSS端之間。第二腳端電路連接於第二虛擬VSS端與接地端之間。第二腳端電路經組態以回應於第二腳端控制訊號而選擇性地控制第二虛擬VSS端與接地端之間的連接。第三電路塊連接於第三電源軌與第二虛擬VSS端之間。
在一實施例中，所述第一電路塊及所述第二電路塊各自包括記憶體周邊電路，且其中所述第三電路塊包括記憶陣列。在一實施例中，所述記憶體周邊電路包括記憶體控制器電路、字元線驅動器或記憶體I/O電路中的至少一者，且其中所述記憶陣列包括多個SRAM胞。在一實施例中，第四電路塊連接至所述第三電源軌及所述第一虛擬VSS端。
根據又另外所揭露態樣，一種方法包括提供連接於第一虛擬VSS端與第一電源軌之間以在第一電源域中操作的第一電路 塊。提供連接於第一虛擬VSS端與第二電源軌之間以在第二電源域中操作的第二電路塊。藉由回應於第一腳端控制訊號而控制第一虛擬VSS端與接地端之間的連接，將第一電路塊及第二電路塊置於預定電源模式。提供連接於第二虛擬VSS端與第三電源軌之間以在第三電源域中操作的第三電路塊。藉由回應於第二腳端控制訊號而控制第二虛擬VSS端與接地端之間的連接，將第三電路塊置於預定電源模式。
在一實施例中，所述方法更包括：提供連接於所述第一虛擬VSS端與所述第三電源軌之間以在第三電源域中操作的第四電路塊；藉由回應於所述第一腳端控制訊號而控制所述第一虛擬VSS端與所述接地端之間的所述連接，將所述第四電路塊置於所述預定電源模式。在一實施例中，控制所述第一虛擬VSS端與所述接地端之間的所述連接包括將所述第一腳端控制訊號施加於連接於所述第一虛擬VSS端與所述接地端之間的第一腳端電路，且其中控制所述第二虛擬VSS端與所述接地端之間的所述連接包括將所述第二腳端控制訊號施加於連接於所述第二虛擬VSS端與所述接地端之間的第二腳端電路。在一實施例中，施加所述第一腳端控制訊號及所述第二腳端控制訊號包括將所述第一控制訊號及所述第二控制訊號施加於第一電晶體及第二電晶體的各別閘極。
本揭露內容概述各種實施例，使得所屬技術領域中具有通常知識者可更佳地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可容易地使用本揭露內容作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應 認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100:裝置
110:電路塊
130:虛擬VSS端
140:腳端電路
150:接地端
SLP:腳端控制訊號
VDD1:第一電源軌
VDD2:第二電源軌

Claims (10)

  1. 一種電子裝置，包括：第一電源軌，用於第一電源域；第二電源軌，用於第二電源域；第一電路塊，連接至所述第一電源軌；第二電路塊，連接至所述第二電源軌；虛擬VSS端，其中所述第一電路塊及所述第二電路塊均連接至所述虛擬VSS端；接地端；以及腳端(footer)電路，連接於所述虛擬VSS端與所述接地端之間，所述腳端電路組態以選擇性地控制所述虛擬VSS端與所述接地端之間的連接。
  2. 如請求項1所述的電子裝置，其中所述腳端電路經組態以回應於腳端控制訊號而將所述虛擬VSS端自所述接地端斷開。
  3. 如請求項2所述的電子裝置，其中將所述虛擬VSS端自所述接地端斷開將所述第一電路塊及所述第二電路塊自所述接地端斷開。
  4. 如請求項2所述的電子裝置，其中所述腳端電路包括回應於所述腳端控制訊號而操作的開關。
  5. 如請求項4所述的電子裝置，其中所述開關包括具有閘極端的電晶體，所述閘極端組態以接收所述腳端控制訊號。
  6. 如請求項5所述的電子裝置，其中所述電晶體包括NMOS電晶體。
  7. 一種電子裝置，包括：第一電源軌，用於第一電源域；第二電源軌，用於第二電源域；第三電源軌，用於第三電源域；接地端；第一虛擬VSS端；第一腳端電路，連接於所述第一虛擬VSS端與所述接地端之間，所述第一腳端電路組態以回應於第一腳端控制訊號而選擇性地控制所述第一虛擬VSS端與所述接地端之間的連接；第一電路塊，連接於所述第一電源軌與所述第一虛擬VSS端之間；第二電路塊，連接於所述第二電源軌與所述第一虛擬VSS端之間；第二虛擬VSS端；第二腳端電路，連接於所述第二虛擬VSS端與所述接地端之間，所述第二腳端電路組態以回應於第二腳端控制訊號而選擇性地控制所述第二虛擬VSS端與所述接地端之間的連接；第三電路塊，連接於所述第三電源軌與所述第二虛擬VSS端之間。
  8. 如請求項7所述的電子裝置，其中所述第一電路塊及所述第二電路塊各自包括記憶體周邊電路，且其中所述第三電路塊包括記憶陣列。
  9. 一種操作電子裝置的方法，包括：提供連接於第一虛擬VSS端與第一電源軌之間以在第一電源 域中操作的第一電路塊；提供連接於所述第一虛擬VSS端與第二電源軌之間以在第二電源域中操作的第二電路塊；藉由回應於第一腳端控制訊號而控制所述第一虛擬VSS端與接地端之間的連接，將所述第一電路塊及所述第二電路塊置於預定電源模式；提供連接於第二虛擬VSS端與第三電源軌之間以在第三電源域中操作的第三電路塊；以及藉由回應於第二腳端控制訊號而控制所述第二虛擬VSS端與所述接地端之間的連接，將所述第三電路塊置於所述預定電源模式。
  10. 如請求項9所述的方法，更包括：提供連接於所述第一虛擬VSS端與所述第三電源軌之間以在第三電源域中操作的第四電路塊；藉由回應於所述第一腳端控制訊號而控制所述第一虛擬VSS端與所述接地端之間的所述連接，將所述第四電路塊置於所述預定電源模式。
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