TWI638365B - 具高寫入速度之５ｔ靜態隨機存取記憶體 - Google Patents

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Abstract

本發明提出一種具高寫入速度之5T靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個字元線電壓位準轉換電路(5)、複數個高電壓位準控制電路(6)以及複數個寫入驅動電路(7)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路(2)、一個字元線電壓位準轉換電路(5)以及一個高電壓位準控制電路(6)，且每一行記憶體晶胞設置一個預充電電路(3)以及一個寫入驅動電路(7)，藉此於寫入模式時，可藉由該複數個控制電路(2)以及該複數個寫入驅動電路(7)以有效防止寫入邏輯1困難之同時，亦提高寫入邏輯1之速度，於讀取模式時，一方面藉由該複數個控制電路(2)以及該複數個高電壓位準控制電路(6)以於提高讀取速度的同時，亦避免無謂的功率耗損，另一方面藉由該複數個字元線電壓位準轉換電路(5)以有效降低讀取時之半選定晶胞干擾，於待機模式時，可藉由該複數個控制電路(2)以有效降低漏電流，且可藉由該待機啟動電路(4)的設計，以有效促 使靜態隨機存取記憶體快速進入待機模式。

Description

具高寫入速度之5T靜態隨機存取記憶體
本發明係有關於一種具高寫入速度之5T靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種有效提高SRAM待機效能，並能有效提高讀取速度與寫入速度，且能有效降低漏電流(leakage current)、降低讀取時之半選定晶胞干擾以及避免無謂的功率耗損之SRAM。
習知之6T靜態隨機存取記憶體(SRAM)如第1a圖所示，其主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數個記憶體區塊(memory block，MB1、MB2等)所組成，每一記憶體區塊更由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line，WL1、WL2等)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs，BL1、BLB1...BLm、BLBm等)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線(BL1...BLm)及一互補位元線(BLB1...BLBm)所組成。
第1b圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電 路示意圖，其中，PMOS電晶體(P1)和(P2)稱為負載電晶體(load transistor)，NMOS電晶體(M1)和(M2)稱為驅動電晶體(driving transistor)，NMOS電晶體(M3)和(M4)稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該單埠SRAM晶胞需要6個電晶體，且於讀取邏輯0時，為了避免讀取操作初始瞬間(initial instant)另一驅動電晶體導通，節點A之讀取初始瞬間電壓(VAR)必須滿足方程式(1)：VAR=VDD×(RM1)/(RM1+RM3)<VTM2 (1)
其中，VAR表示節點A之讀取初始瞬間電壓，RM1與RM3分別表示該NMOS電晶體(M1)與該NMOS電晶體(M3)之導通電阻，而VDD與VTM2分別表示電源供應電壓與該NMOS電晶體(M2)之臨界電壓，此導致驅動電晶體與存取電晶體之間的電流驅動能力比(即單元比率，cell ratio)通常設定在2.2至3.5之間(請參考98年10月20日第US76060B2號專利說明書第2欄第8-10行)。
第1b圖所示6T靜態隨機存取記憶體晶胞於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬。
用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞之電路示意圖，與第1b圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞在不變更PMOS 電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比(亦即保持與6T SRAM晶胞相同之電晶體通道寬長比)的情況下存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此在將節點A中先前寫入的邏輯0蓋寫成邏輯1之寫入初始瞬間電壓(VAW)等於方程式(2)：VAW=VDD×(RM1)/(RM1+RM3) (2)其中，VAW表示節點A之寫入初始瞬間電壓，RM1與RM3分別表示NMOS電晶體(M1)與NMOS電晶體(M3)之導通電阻，比較方程式(1)與方程式(2)可知，寫入初始瞬間電壓(VAW)小於NMOS電晶體(M2)之臨界電壓(VTM2)，因而無法完成寫入邏輯1之操作。第3圖所示之5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
至今，有許多解決上述第4圖5T靜態隨機存取記憶體晶胞寫入邏輯1困難之方法被提出，第一種方法為寫入時將供應至記憶體晶胞之電壓位準拉低至低於電源供應電壓(VDD)，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由提高驅動電晶體NMOS電晶體M1之導通電阻以於寫入操作期間能使驅動電晶體NMOS電晶體M2導通，而完成寫入邏輯1之操作，該等方法例如專利文獻1(99年4月27日第US 7706203B2號)所提出之「Memory System」、專利文獻2(103年2月11日第TW I426514B號)所提出之「寫入操作時降低電源電壓之5T靜態隨機存取 記憶體」及專利文獻3(105年5月21日第TW I534802B號)所提出之「半導體儲存器」等，其雖可有效解決寫入邏輯1困難之問題，惟由於該等方法需設置雙電源及/或放電路徑，且該等方法寫入時須將供應至記憶體晶胞之電壓位準拉低至低於電源供應電壓(VDD)並於寫入完成後將供應至記憶體晶胞之電壓位準回復為電源供應電壓(VDD)，因此均會造成無謂的功率耗損。
第二種方法為重新設計PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比，例如非專利文獻4(Satyanand Nalam et al.,”5T SRAM with asymmetric sizing for improved read stability”,IEEE Journal of Solid-State Circuits.,Vol.46.No.10,pp 2431-2442,Oct.2011.)，惟由於PMOS電晶體P1和P2的通道寬長比不相同且NMOS電晶體M1和M2的通道寬長比不相同，因此會使靜態雜訊邊際(SNM)降低。
第三種方法為寫入時將供應至記憶體晶胞之存取電晶體M3閘極之字元線(WL)電壓位準拉高至高於電源供應電壓(VDD)，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由降低存取電晶體M3之導通電阻以於寫入初始瞬間能使驅動電晶體NMOS電晶體M2導通，而完成寫入邏輯1之操作，例如專利文獻5(102年8月1日第TW I404065B號)所提出之「寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體」，惟由於寫入時將供應至記憶體晶胞之存取電晶體M3閘極之字元線(WL)電壓位準拉高至高於電源供應電壓(VDD)，因此會導致增加寫入時之半選定晶胞干擾(half-selected cell disturbance)。
第四種方法為寫入時將驅動電晶體NMOS電晶體M1之源極電壓位準拉高至高於接地電壓，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由提高驅動電晶體NMOS電晶體M1之汲極電壓位準，以於寫入初始瞬間能使驅動電晶體NMOS電晶體M2導通，而完 成寫入邏輯1之操作，例如專利文獻6(105年6月1日第TW I536382B號)所提出之「單埠靜態隨機存取記憶體(七)」、專利文獻7(105年4月11日第TW I529712B號)所提出之「單埠靜態隨機存取記憶體(五)」及專利文獻8(105年4月11日第TW I529712B號)所提出之「單埠靜態隨機存取記憶體(六)」等均屬之。
第五種方法為寫入時藉由背閘極偏壓(back gate bias)技術以提高驅動電晶體NMOS電晶體M1之臨界電壓並同時降低存取電晶體M3之臨界電壓，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由提高驅動電晶體NMOS電晶體M1之汲極電壓位準，以於寫入初始瞬間能使驅動電晶體NMOS電晶體M2導通，而完成寫入邏輯1之操作，惟該方法須使用分離井(split well)會增加製程複雜度，因此較少使用。
第六種方法為重新設計PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3之間的連接關係，例如非專利文獻9(Chua-Chin Wang et al.,”A single-ended disturb-free 5T loadless SRAM with leakage sensor and read delay compensation using 40nm process”,2014 International Symposium on Circuits and Systems,pp 1126-1129,June 2014.)及非專利文獻10(Shyam Akashe et al.,”High density and low leakage current based 5T SRAM cell using 45nm technology”,2011 International Conference on Nanoscience,Engineering and Technology(ICONSET),pp 346-350,Nov.2011.)等均屬之。
以上所述之該等技術雖可有效解決寫入邏輯1困難之問題，惟該等技術均未考慮到藉由字元線電壓位準轉換電路以及高電壓位準控制電路，以於有效降低讀取時之半選定晶胞干擾的同時，亦能有效提高讀取速度；再者，該等技術亦均未考慮到於寫入邏輯1時，藉由將位元線電壓位準拉高至高於電源供應電壓之寫入驅動電路，以有效防止寫入邏輯1困難之 同時，亦能有效提高寫入速度，因此仍有改進空間
有鑑於此，本發明之主要目的係提出一種具高寫入速度之5T靜態隨機存取記憶體，其能藉由字元線電壓位準轉換電路以及高電壓位準控制電路，以於有效降低讀取時之半選定晶胞干擾的同時，亦能有效提高讀取速度。
本發明之次要目的係提出一種具高寫入速度之5T靜態隨機存取記憶體，其能藉由將位元線電壓位準拉高至高於電源供應電壓之寫入驅動電路，以有效防止寫入邏輯1困難之同時，亦能有效提高寫入速度。
本發明之再一目的係提出一種具高寫入速度之5T靜態隨機存取記憶體，其能藉由控制電路以有效提高讀取速度，且能藉由二階段的讀取控制以於提高讀取速度的同時，亦避免無謂的功率耗損。
本發明提出一種具高寫入速度之5T靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個字元線電壓位準轉換電路(5)、複數個高電壓位準控制電路(6)以及複數個寫入驅動電路(7)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路(2)、一個字元線電壓位準轉換電路(5)以及一個高電壓位準控制電路(6)，且每一行記憶體晶胞設置一個預充電電路(3)以及一個寫入驅動電路(7)，藉此於寫入模式時，可藉由該複數個控制電路(2)以及該複數個寫入驅動電路(7)以有效防止寫入邏輯1困難之同時，亦提高寫入邏輯1之速度，於讀取模式時，一方面藉由該複數個控制電路(2) 以及該複數個高電壓位準控制電路(6)以於提高讀取速度的同時，亦避免無謂的功率耗損，另一方面藉由該複數個字元線電壓位準轉換電路(5)以有效降低讀取時之半選定晶胞干擾，於待機模式時，可藉由該複數個控制電路(2)以有效降低漏電流，且可藉由該待機啟動電路(4)的設計，以有效促使靜態隨機存取記憶體快速進入待機模式。
1‧‧‧SRAM晶胞
2‧‧‧控制電路
3‧‧‧預充電電路
4‧‧‧待機啟動電路
5‧‧‧字元線電壓位準轉換電路
6‧‧‧高電壓位準控制電路
7‧‧‧寫入驅動電路
P11‧‧‧第一PMOS電晶體
P12‧‧‧第二PMOS電晶體
M11‧‧‧第一NMOS電晶體
M12‧‧‧第二NMOS電晶體
M13‧‧‧第三NMOS電晶體
A‧‧‧儲存節點
B‧‧‧反相儲存節點
BL‧‧‧位元線
WLC‧‧‧字元線控制信號
VDD‧‧‧電源供應電壓
VH‧‧‧高電壓節點
VL1‧‧‧第一低電壓節點
VL2‧‧‧第二低電壓節點
S‧‧‧待機模式控制信號
/S‧‧‧反相待機模式控制信號
M21‧‧‧第四NMOS電晶體
M22‧‧‧第五NMOS電晶體
M23‧‧‧第六NMOS電晶體
M24‧‧‧第七NMOS電晶體
M25‧‧‧第八NMOS電晶體
M26‧‧‧第九NMOS電晶體
M27‧‧‧第十NMOS電晶體
P21‧‧‧第三PMOS電晶體
RC‧‧‧讀取控制信號
RGND‧‧‧加速讀取電壓
/RC‧‧‧反相讀取控制信號
/WC‧‧‧反相寫入控制信號
INV‧‧‧第三反相器
D1‧‧‧第一延遲電路
P31‧‧‧第四PMOS電晶體
P‧‧‧預充電信號
M41‧‧‧第十一NMOS電晶體
P41‧‧‧第五PMOS電晶體
C‧‧‧節點
D2‧‧‧第二延遲電路
WL‧‧‧字元線
R‧‧‧讀取信號
P51‧‧‧第六PMOS電晶體
M51‧‧‧第十二NMOS電晶體
M52‧‧‧第十三NMOS電晶體
P61‧‧‧第七PMOS電晶體
P62‧‧‧第八PMOS電晶體
I63‧‧‧第四反相器
VDDH1‧‧‧第一高電源供應電壓
VDDH2‧‧‧第二高電源供應電壓
P71‧‧‧第九PMOS電晶體
P72‧‧‧第十PMOS電晶體
P73‧‧‧第十一PMOS電晶體
P74‧‧‧第十二PMOS電晶體
M71‧‧‧第十四NMOS電晶體
M72‧‧‧第十五NMOS電晶體
I73‧‧‧第五反相器
Din‧‧‧輸入資料
BLB1…BLBm‧‧‧互補位元線
BLB‧‧‧互補位元線
MB1…MBk‧‧‧記憶體區塊
WL1…WLn‧‧‧字元線
BL1…BLm‧‧‧位元線
I1、I2、I3‧‧‧漏電流
M1…M4‧‧‧NMOS電晶體
P1…P2‧‧‧PMOS電晶體
第1a圖 係顯示習知之靜態隨機存取記憶體；第1b圖 係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；第2圖 係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；第3圖 係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；第4圖 係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；第5圖 係顯示本發明較佳實施例所提出之電路示意圖；第6圖 係顯示第5圖之本發明較佳實施例於寫入期間之簡化電路圖；第7圖 係顯示第5圖之本發明較佳實施例之寫入動作時序圖；第8圖 係顯示第5圖之本發明較佳實施例於讀取期間之簡化電路圖；第9圖 係顯示第5圖之本發明較佳實施例於待機期間之簡化電路圖。
根據上述之主要目的，本發明提出一種具高寫入速度之5T靜態隨機存取記憶體，其主要包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包括有複數個記憶體晶胞(1)；複數個控制電路(2)，每一 列記憶晶胞設置一個控制電路(2)；複數個預充電電路(3)，每一行記憶晶胞設置一個預充電電路(3)；一待機啟動電路(4)，該待機啟動電路(4)係促使SRAM快速進入待機模式，以有效提高SRAM之待機效能；複數個字元線電壓位準轉換電路(5)，每一列記憶體晶胞設置一個字元線電壓位準轉換電路(5)；複數個高電壓位準控制電路(6)，每一列記憶體晶胞設置一個高電壓位準控制電路(6)；以及複數個寫入驅動電路(7)，每一行記憶體晶胞設置一個寫入驅動電路(7)。
為了便於說明起見，第5圖所示之靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)、一控制電路(2)、一預充電電路(3)、一待機啟動電路(4)以及一字元線電壓位準轉換電路(5)、一高電壓位準控制電路(6)以及一寫入驅動電路(7)做為實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體M11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體M12所組成)以及一第三NMOS電晶體(M13)，其中，該第一反相器及該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料。在此值得注意的是，該第一NMOS電晶體(M11)與該第二NMOS電晶體(M12)具有相同之通道寬長比，該第一PMOS電晶體(P11)與該第二PMOS電晶體(P12)亦具有相同之通道寬長比。
請再參考第5圖，該控制電路(2)係由一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第三PMOS電晶體(P21)、一讀取控制信號(RC)、一第三反相器(INV)、一第一延遲電路(D1)、一加速讀取電壓(RGND)、一寫入控制信號(WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)所組成。該第四NMOS電晶體(M21)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與一第二低電壓節點(VL2)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至該第二低電壓節點(VL2)、該待機模式控制信號(S)與一第一低電壓節點(VL1)；該第六NMOS電晶體(M23)之源極係連接至接地電壓，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第七NMOS電晶體(M24)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M25)之汲極、該讀取控制信號(RC)與該第一低電壓節點(VL1)；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該加速讀取電壓(RGND)、該第一延遲電路(D1)之輸出與該第七NMOS電晶體(M24)之源極；該第一延遲電路(D1)係連接在該第三反相器(INV)之輸出與該第八NMOS電晶體(M25)之閘極之間；該第三反相器(INV)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第一延遲電路(D1)之輸入；該第九NMOS電晶體(M26)之源極、閘極與汲極係分別連接至接地電壓、該第十NMOS電晶體(M27)之汲極與該第一低電壓節點(VL1)；該第十NMOS電晶體(M27)之源極、閘 極與汲極係分別連接至該待機模式控制信號(S)、該寫入控制信號(WC)與該第九NMOS電晶體(M26)之閘極；而該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該反相待機模式控制信號(/S)、該寫入控制信號(WC)與該第十NMOS電晶體(M27)之汲極。在此值得注意的是，該反相待機模式控制信號(/S)係由該待機模式控制信號(S)經一反相器而獲得。
在此值得注意的是，該第三PMOS電晶體(P21)之汲極、該第十NMOS電晶體(M27)之汲極及該第九NMOS電晶體(M26)之閘極係連接在一起並形成一節點(C)，當該寫入控制信號(WC)為邏輯低位準時，該節點(C)之電壓位準係為該反相待機模式控制信號(/S)之電壓位準，而當該寫入控制信號(WC)為邏輯高位準時，該節點(C)之電壓位準係為該待機模式控制信號(S)之電壓位準，藉此以有效地防止待機模式下因非預期因素而發生的誤寫入。
該控制電路(2)係設計成可因應不同操作模式而控制該第一低電壓節點(VL1)與該第二低電壓節點(VL2)之電壓位準，於寫入模式時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓(即該第一低電壓節點VL1)設定成較接地電壓為高之一預定電壓(即該第六NMOS電晶體(M23)之閘源極電壓VGS(M23))且將選定晶胞中另一驅動電晶體(即該第二NMOS電晶體M12)的源極電壓(即該第二低電壓節點VL2)設定成接地電壓，以便防止寫入邏輯1困難之問題。
於讀取模式之第一階段時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓(即該第一低電壓 節點VL1)設定成呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度，而於讀取模式之第二階段時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓設定回接地電壓，以便減少無謂的功率消耗，其中該讀取模式之該第二階段與該第一階段相隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，並至該第八NMOS電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其值可藉由該第三反相器(INV)之下降延遲時間與該第一延遲電路(D1)所提供之延遲時間來調整。
於待機模式時，將所有記憶晶胞中之驅動電晶體的源極電壓設定成較接地電壓為高之該預定電壓，以便降低漏電流；而於保持模式時則將記憶晶胞中之驅動電晶體的源極電壓設定成接地電壓，以便維持原來之保持特性，其詳細工作電壓位準如表1所示。
表1中之該寫入控制信號(WC)則為一寫入信號(W)與該字元線(WL)信號的及閘(AND gate)運算結果，此時僅於該寫入信號(W)信號與該字元線(WL)信號均為邏輯高位準時，該寫入控制信號(WC)方為邏輯高位準；該讀取控制信號(RC)為一讀取信號(R)與該字元線(WL)信號的及閘運算結果。在此值得注意的是，對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第七NMOS電晶體(M24)之漏電流。
請參考第5圖，該預充電電路(3)係由一第四PMOS電晶體(P31)以及一預充電信號(P)所組成，該第四PMOS電晶體(P31)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該預充電信號(P)與該位元線(BL)，以便於預充電期間，藉由邏輯低位準之該預充電信號(P)，以將該位元線(BL)預充電至該電源供應電壓(VDD)之位準。
請再參考第5圖，該待機啟動電路(4)係由一第五PMOS電晶體(P41)、一第十一NMOS電晶體(M41)、一第二延遲電路(D2)以及該反相待機模式控制信號(/S)所組成。該第五PMOS電晶體(P41)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該反相待機模式控制信號(/S)與該第十一NMOS電晶體(M41)之汲極；該第十一NMOS電晶體(M41)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該第二延遲電路(D2)之輸出與該第五PMOS電晶體(P41)之汲極；該第二延遲電路(D2)之輸入連接至該反相待機模式控制信號(/S)，而該第二延遲電路(D2)之輸出則連接至該第十一NMOS電晶體(M41)之閘極。
請再參考第5圖，該字元線電壓位準轉換電路(2)係由一第六PMOS電晶體(P51)、一第十二NMOS電晶體(M51)、一第十三NMOS電晶體(M52)、該讀取控制信號(RC)、一反相寫入控制信號(/WC)、一反相讀取控制信號(/RC)以及一字元線控制信號(WLC)所組成。該第六PMOS電晶體(P51)之源極、閘極與汲極係分別連接至該字元線(WL)、該反相寫入控制信號(/WC)與該字元線控制信號(WLC)；該第十二NMOS電晶體(M51)之源極、閘極與汲極係分別連接至該字元線控制信號(WLC)、該讀取控制信號(RC)與該字元線(WL)；而該第十三NMOS電晶體(M52)之源極、閘極與汲極係分別連接至該字元線控制信號(WLC)、該反相讀取控制信號(/RC)與該字元線(WL)。
該字元線電壓位準轉換電路(5)之詳細工作電壓位準如表2所示。
其中VTM51表示該第十二NMOS電晶體(M51)之臨界電壓。在此值得注意的是，本發明一方面藉由二階段的讀取控制以於提高讀取速度的同時，亦 避免無謂的功率耗損，另一方面藉由該字元線電壓位準轉換電路(5)，以於讀取操作期間將施加至選定晶胞之存取電晶體的字元線電壓下拉至低於該電源供應電壓(即VDD-VTM51)，以有效降低讀取時之半選定晶胞干擾。
請再參考第5圖，該高電壓位準控制電路(6)係由一第七PMOS電晶體(P61)、一第八PMOS電晶體(P62)一第四反相器(I63)、該讀取控制信號(RC)以及一第一高電源供應電壓(VDDH1)所組成，其中該第七PMOS電晶體(P61)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該讀取控制信號(RC)與一高電壓節點(VH)，該第八PMOS電晶體(P62)之源極、閘極與汲極係分別連接至該第一高電源供應電壓(VDDH1)、該第四反相器(I63)之輸出與該高電壓節點(VH)，而該第四反相器(I63)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第八PMOS電晶體(P62)之閘極。在此值得注意的是，該第一反相器係連接在該電源供應電壓(VDD)與該第一低電壓節點(VL1)之間，而該第二反相器則連接在該高電壓節點(VH)與該第二低電壓節點(VL2)之間。
請再參考第5圖，該寫入驅動電路(7)係由一第九PMOS電晶體(P71)、一第十PMOS電晶體(P72)、一第十一PMOS電晶體(P73)、一第十二PMOS電晶體(P74)、一第十四NMOS電晶體(M71)、一第十五NMOS電晶體(M72)、一第五反相器(I73)、一輸入資料(Din)以及一第二高電源供應電壓(VDDH2)所組成，其中該第九PMOS電晶體(P71)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該輸入資料(Din)與該第十四NMOS電晶體(M71)之汲極，該第十PMOS電晶體(P72)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、 該第十五NMOS電晶體(M72)之汲極與該第十四NMOS電晶體(M71)之汲極，該第十一PMOS電晶體(P73)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第十四NMOS電晶體(M71)之汲極與該第十五NMOS電晶體(M72)之汲極，該第十二PMOS電晶體(P74)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第五反相器(I73)之輸出與該第十五NMOS電晶體(M72)之汲極，該第十四NMOS電晶體(M71)之源極、閘極與汲極係分別連接至該接地電壓、該輸入資料(Din)與該第九PMOS電晶體(P71)之汲極，該第十五NMOS電晶體(M72)之源極、閘極與汲極係分別連接至該接地電壓、該第五反相器(I73)之輸出與該第十二PMOS電晶體(P74)之汲極，而該第五反相器(I73)之輸入係供接收該輸入資料(Din)，而輸出則連接至該第十二PMOS電晶體(P74)之閘極以及該第十五NMOS電晶體(M72)之閘極，其中，該第十一PMOS電晶體(P73)之汲極、該第十二PMOS電晶體(P74)之汲極與該第十五NMOS電晶體(M72)之汲極係共同連接至該位元線(BL)，該位元線(BL)於寫入邏輯0時係為該接地電壓之位準，而於寫入邏輯1時則為該第二高電源供應電壓(VDDH2)之位準。在此值得注意的是，該第二高電源供應電壓(VDDH2)之電壓位準係設計成高於該電源供應電壓(VDD)之電壓位準，以加速寫入邏輯1之速度。
茲依單埠SRAM之工作模式說明第5圖之本發明較佳實施例的工作原理如下：
(I)寫入模式(write mode)
於寫入操作開始前，該寫入控制信號(WC)為邏輯低位準，使得該第 三PMOS電晶體(P21)導通(ON)，並使得該第十NMOS電晶體(M27)截止(OFF)，由於此時該反相待機模式控制信號(/S)為邏輯高位準，於是該第三PMOS電晶體(P21)之汲極呈邏輯高位準，該邏輯高位準之該第三PMOS電晶體(P21)之汲極會導通該第九NMOS電晶體(M26)，並使得該第一低電壓節點(VL1)呈接地電壓。
而於寫入操作期間內，該寫入控制信號(WC)為邏輯高位準，使得該第十NMOS電晶體(M27)導通，並使得該節點C呈接地電壓(由於此時該待機模式控制信號(S)為接地電壓之邏輯低位準)，於是使得該第九NMOS電晶體(M26)截止，並使得該第一低電壓節點(VL1)等於該第六NMOS電晶體(M23)之閘源極電壓VGS(M26)，藉此得以有效防止寫入邏輯1困難之問題。第6圖所示為第5圖之本發明較佳實施例於寫入期間之簡化電路圖。
接下來依單埠SRAM之4種寫入狀態來說明第6圖之本發明較佳實施例如何完成寫入動作。
(一)節點A原本儲存邏輯0，而現在欲寫入邏輯0：
在寫入動作發生前(該字元線控制信號WLC為接地電壓)，該第一NMOS電晶體(M11)為導通(ON)。因為該第一NMOS電晶體(M11)為ON，所以當寫入動作開始時，該字元線控制信號(WLC)由Low(接地電壓)轉High(該電源供應電壓VDD)。當該字元線控制信號(WLC)的電壓大於該第三NMOS電晶體(M13)(即存取電晶體)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為位元線(BL)是接地電壓，所以該節點A會保持原本之接地電壓，直到寫入 週期結束。
(二)節點A原本儲存邏輯0，而現在欲寫入邏輯1：
在寫入動作發生前(該字元線控制信號WLC為接地電壓)，該第一NMOS電晶體(M11)為導通(ON)。因為該第一NMOS電晶體(M11)為ON，所以當寫入動作開始時，該字元線控制信號(WLC)由Low(接地電壓)轉High(該電源供應電壓VDD)，該節點A的電壓會跟隨該字元線控制信號(WLC)的電壓而上升。
當該字元線控制信號(WLC)的電壓大於該第三NMOS電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)為該第二高電源供應電壓(VDDH2)之電壓位準，並且因為該第一NMOS電晶體(M11)仍為ON且該節點B處於電壓位準為接近於該電源供應電壓(VDD)之電壓位準的初始狀態，所以該第一PMOS電晶體(P11)仍為截止(OFF)，而該節點A之寫入初始瞬間電壓(VAWI)滿足方程式(3)：VAWI=VDDH2×(RM11+RM23)/(RM13+RM11+RM23)>VTM12 (3)
其中，VAWI表示節點A之寫入初始瞬間電壓，RM11、RM13與RM23分別表示該第一NMOS電晶體(M11)、該第三NMOS電晶體(M13)與該第六NMOS電晶體(M23)之導通電阻，而VDDH2與VTM12分別表示該第二高電源供應電壓(VDDH2)與該第二NMOS電晶體(M12)之臨界電壓，由於該第二高電源供應電壓(VDDH2)之電壓位準係設計成高於該電源供應電壓(VDD)之電壓位準，且於該第一低電壓節點(VL1)處提供一等於該第六NMOS電晶體(M23)之閘-源極電壓VGS(M23)之電壓位準，因此可輕易地將節點A 之電壓位準設定成比第4圖之習知5T靜態隨機存取記憶體晶胞之該節點A之電壓位準還要高許多。該還要高許多之分壓電壓位準足以使該第二NMOS電晶體(M12)導通，於是使得節點B放電至一較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(M11)之導通電阻(RM11)呈現較高的電阻值，該第一NMOS電晶體(M11)之該較高的電阻值會於該節點A獲得較高電壓位準，該節點A之較高電壓位準又會經由該第二反相器(由第二PMOS電晶體P12與第二NMOS電晶體M12所組成)，而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經由該第一反相器(由第一PMOS電晶體P11與第一NMOS電晶體M11所組成)，而使得該節點A獲得更高電壓位準，依此循環，即可將該節點A充電至該電源供應電壓(VDD)，而完成邏輯1的寫入動作。
在此值得注意的是，該第一低電壓節點(VL1)於節點A原本儲存邏輯0，而寫入邏輯1之期間，係具有等於該第六NMOS電晶體(M23)之閘源極電壓VGS(M23)的電壓位準，而於寫入邏輯1後，又會因經由該第九NMOS電晶體(M26)放電而具有接地電壓之位準。
(三)節點A原本儲存邏輯1，而現在欲寫入邏輯1：
在寫入動作發生前(字元線控制信號WLC為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該字元線控制信號(WLC)由Low(接地電壓)轉High(該電源供應電壓VDD)，由於該節點A為該電源供應電壓(VDD)之電壓位準，且該位元線(BL)為該第二高電源供應電壓(VDDH2)之電壓位準，因此會使該第三NMOS電晶體(M13)繼續保持截止(OFF)狀態；此時因為該第一PMOS電晶體(P11)仍為ON，所以該節點A的電壓 會維持於該電源供應電壓(VDD)之電壓位準，直到寫入週期結束。
(四)節點A原本儲存邏輯1，而現在欲寫入邏輯0：
在寫入動作發生前(該字元線控制信號WLC為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該字元線控制信號(WLC)由Low(接地電壓)轉High(該電源供應電壓VDD)，且該字元線控制信號(WLC)的電壓大於該第三NMOS電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)是Low(接地電壓)，所以會將該節點A以及該第一低電壓節點(VL1)放電而完成邏輯0的寫入動作，直到寫入週期結束。
第6圖所示之本發明較佳實施例，於寫入操作時之HSPICE暫態分析模擬結果，如第7圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬，由該模擬結果可証實，本發明所提出之5T靜態隨機存取記憶體，能藉由寫入期間提高該第一低電壓節點(VL1)之電壓位準，以有效避免習知具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
(II)讀取模式(read mode)
於讀取操作開始前，該寫入控制信號(WC)為邏輯低位準，而該反相待機模式控制信號(/S)為邏輯高位準，使得該節點C呈邏輯高位準，邏輯高位準之該節點C會導通第九NMOS電晶體(M26)，並使得該第一低電壓節點(VL1)呈接地電壓。另一方面，由於該讀取控制信號(RC)為邏輯低位準，使得該第七NMOS電晶體(M24)截止(OFF)，並使得該第八NMOS電晶體(M25)導通(ON)。
在此值得注意的是，於讀取操作開始前之預充電期間，該預充電信號(P)係為邏輯低位準，藉此以將相對應之位元線(BL)預充電至該電源供應電壓(VDD)之位準，惟由於例如20奈米以下製程技術之操作電壓將降為1伏特以下時將造成讀取速度降低而無法滿足規範之問題，因此，本發明提出二階段的讀取控制以於提高讀取速度並滿足規範的同時，亦避免無謂的功率耗損。
第5圖所示之本發明較佳實施例係藉由二階段的讀取控制以於提高讀取速度的同時，亦避免無謂的功率耗損，於讀取操作之一第一階段，該讀取控制信號(RC)為邏輯高位準，使得該第七NMOS電晶體(M24)導通，由於此時該第八NMOS電晶體(M25)仍導通，於是該第一低電壓節點(VL1)大約呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度。
而於讀取操作之一第二階段，雖然該讀取控制信號(RC)仍為邏輯高位準，使得該第七NMOS電晶體(M24)仍為導通，惟由於此時該第八NMOS電晶體(M25)截止，於是該第一低電壓節點(VL1)會經由導通的該第九NMOS電晶體(M26)而呈接地電壓，藉此可有效減少無謂的功率消耗。在此值得注意的是，該讀取操作之該第二階段與該第一階段相隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，並至該第八NMOS電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其值可藉由該第三反相器(INV)之下降延遲時間與該第一延遲電路(D1)所提供之延遲時間來調整。再者，無論於讀取操作之該第一階段抑是該第二階段，該第九NMOS電晶體(M26)均呈導通狀態(由 於該第九NMOS電晶體(M26)之閘極為邏輯高位準)。第8圖所示為第5圖之本發明較佳實施例於讀取期間之簡化電路圖。
接下來依單埠SRAM之2種讀取狀態來說明第8圖之本發明較佳實施例如何藉由控制電路(2)以及高電壓位準控制電路(6)以於提高讀取速度的同時，亦避免無謂的功率耗損，另一方面藉由字元線電壓位準轉換電路(5)以有效降低讀取時之半選定晶胞干擾。
(一)讀取邏輯1(節點A儲存邏輯1)：
在讀取動作發生前，該第一NMOS電晶體(M11)為截止(OFF)且該第二NMOS電晶體(M12)為導通(ON)，該節點A與該節點B分別為該電源供應電壓(VDD)與接地電壓，而該位元線(BL)則因該預充電電路(3)而等於該電源供應電壓(VDD)。於讀取期間，由於該字元線控制信號(WLC)為該電源供應電壓扣抵該第十二NMOS電晶體(M51)之臨界電壓(即VDD-VTM51)，且由於該節點A為該電源供應電壓(VDD)之電壓位準，因此該第三NMOS電晶體(M13)為截止(OFF)狀態，藉此可有效保持該位元線(BL)為該電源供應電壓直到讀取週期結束而順利完成讀取邏輯1之操作。在此值得注意的是，於讀取操作期間由於該字元線控制信號(WLC)為該電源供應電壓扣抵該第十二NMOS電晶體(M51)之臨界電壓(即VDD-VTM51)，因此可有效降低讀取時之半選定晶胞干擾。此外，於讀取操作之該第一階段，該第一低電壓節點(VL1)於讀取邏輯1時之讀取初始瞬間電壓(VRVL1I)必須滿足方程式(4)：VRVL1I=RGND×RM26/(RM26+RM24+RM25)>-VTM11 (4)以有效地防止讀取時之半選定晶胞干擾，其中，VRVL1I表示該第一低電壓 節點(VL1)於讀取邏輯1時之讀取初始瞬間電壓，RGND表示該加速讀取電壓，RM26表示該第九NMOS電晶體(M26)之導通電阻，RM24表示該第七NMOS電晶體(M24)之導通電阻，RM25表示該第八NMOS電晶體(M25)之導通電阻，而VTM11表示該第一NMOS電晶體(M11)之臨界電壓；於該讀取操作之該第二階段，該第一低電壓節點(VL1)之電壓(VRVL1)可由方程式(5)表示：VRVL1=接地電壓 (5)藉此，可有效地減少無謂的功率消耗。
再者，為了有效降低讀取時之半選定晶胞干擾與有效降低漏電流，可更保守地將該加速讀取電壓(RGND)之絕對值設定為小於該第一NMOS電晶體(M11)之臨界電壓(VTM11)，亦即｜RGND｜<VTM11 (6)其中，｜RGND｜與VTM11分別表示該加速讀取電壓之絕對值與該第一NMOS電晶體(M11)之臨界電壓。
(二)讀取邏輯0(節點A儲存邏輯0)：
在讀取動作發生前，該第一NMOS電晶體(M11)為導通(ON)且該第二NMOS電晶體(M12)為截止(OFF)，該節點(A)與該節點(B)分別為接地電壓與該第一高電源供應電壓(VDDH1)，而該位元線(BL)則因該預充電電路(3)而等於該電源供應電壓(VDD)。因為該第一NMOS電晶體(M11)為ON，所以當讀取動作開始時，該字元線控制信號(WLC)由Low(接地電壓)轉High(該電源供應電壓扣抵該第十二NMOS電晶體M51之臨界電壓VDD-VTM51)。當該字元線控制信號(WLC)的電壓大於該第三NMOS 電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時該節點A之讀取初始瞬間電壓(VAR0I)必須滿足方程式(7)：VAR0I=VDD×(RM11+(RM24+RM25)∥RM26)/(RM13+RM11+(RM24+RM25)∥RM26)+RGND×(RM11+RM13)∥RM26/(RM24+RM25+(RM11+RM13)∥RM26)×RM13/(RM11+RM13)<VTM12 (7)以避免使該第二NMOS電晶體(M12)導通，其中，VAR0I表示節點A讀取邏輯0時之初始瞬間電壓，RM11、RM13、RM24、RM25與RM26分別表示該第一NMOS電晶體(M11)、該第三NMOS電晶體(M13)、該第七NMOS電晶體(M24)、該第八NMOS電晶體(M25)與該第九NMOS電晶體(M26)之導通電阻，而VDD、RGND與VTM12分別表示該電源供應電壓(VDD)、該加速讀取電壓(RGND)與該第二NMOS電晶體(M12)之臨界電壓。在此值得注意的是，該加速讀取電壓(RGND)係設計成低於接地電壓且該加速讀取電壓之絕對值設計成小於該第一NMOS電晶體(M11)之臨界電壓。再者，本發明於讀取期間之該字元線控制信號(WLC)係設定為該電源供應電壓扣抵該第十三NMOS電晶體(M51)之臨界電壓(VDD-VTM51)，其一方面能有效降低讀取時之半選定晶胞干擾，另一方面可藉由增加該第三NMOS電晶體(M13)之導通電阻(RM13)以更容易滿足方程式(7)。
再者，於讀取邏輯0期間，由於節點B為該第一高電源供應電壓(VDDH1)，且該第一低電壓節點(VL1)為較接地電壓為低之電壓，由於該第一高電源供應電壓(VDDH1)係設定為高於該電源供應電壓(VDD)，因此，可藉由增加該第一NMOS電晶體(M11)之導通程度，以有效提高讀 取速度。在此值得注意的是，該第一高電源供應電壓(VDDH1)係設定為高於該電源供應電壓(VDD)但低於該電源供應電壓(VDD)與該第二PMOS電晶體(P12)臨界電壓之絕對值｜VTP12｜的總和，亦即VDD<VDDH1<VDD+｜VTP12｜ (8)其中，｜VTP12｜表示該第二PMOS電晶體(P12)臨界電壓之絕對值。
(III)待機模式(standby mode)
首先，說明第5圖之待機啟動電路(4)如何促使單埠SRAM快速進入待機模式，以有效提高SRAM之待機效能：首先，於進入待機模式之前，該反相待機模式控制信號(/S)為邏輯High，該邏輯High之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P41)截止(OFF)，並使得該第十二NMOS電晶體(M41)導通(ON)；接著，於進入待機模式後，該反相待機模式控制信號(/S)為邏輯Low，該邏輯Low之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P41)導通(ON)，惟於待機模式之初始期間內(該初始期間係等於該反相待機模式控制信號(/S)由邏輯High轉變為邏輯Low起算，至該第十二NMOS電晶體(M41)之閘極電壓足以關閉該第十二NMOS電晶體(M41)為止之時間，其可藉由該第二延遲電路(D2)所提供之一延遲時間來調整)，該第十二NMOS電晶體(M41)仍導通(ON)，於是可對該第一低電壓節點(VL1)快速充電到達該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準，亦即單埠SRAM可快速進入待機模式。在此值得注意的是，於待機模式之初始期間後，該第十二NMOS電晶體(M41)關閉並停止供應電流。
請參考第5圖，於待機模式時，該待機模式控制信號(S) 為邏輯高位準，而該反相待機模式控制信號(/S)為邏輯低位準，該邏輯低位準之該反相待機模式控制信號(/S)可使得該控制電路(2)中之該第四NMOS電晶體(M21)截止(OFF)，而該邏輯高位準之該待機模式控制信號(S)則使得該第五NMOS電晶體(M22)導通(ON)，此時該第五NMOS電晶體(M22)係作為等化器(equalizer)使用，因此可藉由呈導通狀態之該第五NMOS電晶體(M22)，使得該第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，且該等電壓位準均會等於該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準。第9圖所示為第5圖之本發明較佳實施例於待機期間之簡化電路圖。
接下來說明本發明於待機模式(standby mode)時如何減少漏電流，請參考第9圖，第9圖描述有本發明實施例處於待機模式時所產生之各漏電流(subthreshold leakage current)I1、I2、I3，其中假設SRAM晶胞中之該第一反相器之輸出(即節點A)為邏輯Low(在此值得注意的是，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準，因此節點A為邏輯Low之電壓位準亦維持在該VTM23的電壓位準)，而該第二反相器之輸出(即節點B)為邏輯High(電源供應電壓VDD)。請參考第1b圖之先前技藝與第9圖之本發明實施例，來說明本發明所提出之靜態隨機存取記憶體與第1b圖之6T SRAM於漏電流方面之比較，首先關於流經該第三NMOS電晶體(M13)之漏電流I1，由於本發明於待機模式時節點A之電壓位準係維持在該VTM23的電壓位準，且假設字元線(WL)於待機模式時係設定成接地電壓，而位元線(BL)於待機模式時則設定為該電源供應電壓(VDD)，因 此本發明之第三NMOS電晶體(M13)的閘源極電壓(VGS)為負值，反觀於待機模式時第1b圖先前技藝之NMOS電晶體(M3)的閘源極電壓(VGS)等於0，根據閘極引發汲極洩漏(Gate Induced Drain Leakage，簡稱GIDL)效應或2005年3月8日第US6865119號專利案第3(A)及3(B)圖之結果可知，對於NMOS電晶體而言，閘源極電壓為-0.1伏特時之次臨界電流約為閘源極電壓為0伏特時之次臨界電流的1%，因此導因於GIDL效應所引發之流經本發明之該第三NMOS電晶體(M13)之漏電流I1遠小於第1b圖先前技藝之NMOS電晶體(M3)者；再者，本發明該第三NMOS電晶體(M13)之汲源極電壓(VDS)為該電源供應電壓(VDD)扣減該VTM23的電壓位準，反觀於待機模式時傳統第1b圖6T靜態隨機存取記憶體之NMOS電晶體(M3)之汲源極電壓(VDS)係等於該電源供應電壓(VDD)，根據汲極引發能障下跌(Drain-Induced Barrier Lowering，簡稱DIBL)效應，由於DIBL效應所引發之流經本發明之該第三NMOS電晶體(M13)之漏電流I1亦小於第1b圖先前技藝之NMOS電晶體(M3)者；結果，流經本發明之該第三NMOS電晶體(M13)之漏電流I1遠小於第1b圖先前技藝之NMOS電晶體(M3)者。
接著關於流經該第一PMOS電晶體(P11)之漏電流I2，由於待機模式時該第一PMOS電晶體(P11)之源極係為該電源供應電壓(VDD)，而該第一PMOS電晶體(P11)之汲極係維持在該該VTM23的電壓位準，因此本發明之該第一PMOS電晶體(P11)之源汲極電壓(VSD)為該電源供應電壓(VDD)扣減該VTM23的電壓位準，反觀於待機模式時第1b圖先前技藝之PMOS電晶體(P1)之源汲極電壓(VSD)係等於該電源供應電壓(VDD)，根據DIBL效應，因此流經本發明之該第一PMOS電晶體(P11)之漏電流I2 會小於第1b圖先前技藝之PMOS電晶體(P1)者。
最後，關於流經該第二NMOS電晶體(M12)之漏電流I3，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該VTM23的電壓位準，節點A之電壓位準亦維持在該VTM23的電壓位準，而節點B之電壓位準係等於該電源供應電壓(VDD)且該第二NMOS電晶體(M12)之基底為接地電壓，因此本發明之該第二NMOS電晶體(M12)的基源極電壓(VBS)為負值，且該第二NMOS電晶體(M12)之汲源極電壓(VDS)為該電源供應電壓(VDD)扣減該VTM23的電壓位準，反觀於待機模式時第1b圖先前技藝之NMOS電晶體(M2)的基源極電壓(VBS)等於0，且NMOS電晶體(M2)之汲源極電壓(VDS)等於該電源供應電壓(VDD)，根據本體效應(body effect)及DIBL效應可知，流經本發明之該第二NMOS電晶體(M12)之漏電流I3遠小於第1b圖先前技藝之NMOS電晶體(M2)者。由上述分析可知，本發明所提出之5T靜態隨機存取記憶體與第1b圖先前技藝相較具有較低之漏電流。
(IV)保持模式(retension mode)
保持模式時，由於該第一低電壓節點(VL1)與該第二低電壓節點(VL2)均設定成接地電壓，其工作原理相同於第3圖傳統具單一位元線之5T SRAM晶胞，於此不再累述。
【發明功效】
本發明所提出之具高寫入速度之5T靜態隨機存取記憶體，具有如下功效：
(1)高設計自由度：由於本發明於讀取邏輯0時，將儲存節點(A)下拉至低於第二NMOS電晶體(M12)之臨界電壓(VTM12)共有二個機制，一個為藉由字元線電壓位準轉換電路(5)，以將施加至選定晶胞之存取電晶體(即第三NMOS電晶體M13)的字元線電壓下拉至低於電源供應電壓(即VDD-VTM51)，另一個為藉由低於接地電壓之加速讀取電壓(RGND)以下拉儲存節點(A)，因此具備高設計自由度之功效；
(2)有效降低讀取時之半選定晶胞干擾：本發明可藉由字元線電壓位準轉換電路(5)，以於讀取操作期間將施加至選定晶胞之存取電晶體(即第三NMOS電晶體M13)的字元線電壓下拉至低於該電源供應電壓(即VDD-VTM51)，其一方面可降低半選定晶胞中之第三NMOS電晶體(M13)的讀取干擾，另一方面可藉由減輕滿足方程式(7)所需之加速讀取電壓(RGND)，以降低半選定晶胞中之第一NMOS電晶體(M11)的讀取干擾，因此具備有效降低讀取時之半選定晶胞干擾之功效；
(3)高讀取速度並避免無謂的功率消耗：本發明係採用二階段讀取操作，於讀取操作之第一階段藉由將該第一低電壓節點(VL1)設定成較接地電壓為低之加速讀取電壓(RGND)，並配合高電壓位準控制電路(6)以將該高電壓節點(VH)拉高至高於該電源供應電壓(VDD)之電壓位準，因此可有效提高讀取速度，而於讀取操作之第二階段則藉由將第一低電壓節點(VL1)設定回接地電壓，以便減少無謂的功率消耗；
(4)快速進入待機模式：由於本發明設置有待機啟動電路(4)以促使SRAM快速進入待機模式，並藉此以謀求提高單埠SRAM之待機效能；
(5)提高寫入邏輯1之速度，並避免寫入邏輯1困難之問題：本發明於寫入操作時，可藉由該複數個控制電路(2)以及該複數個寫入驅動電路(7)以有效防止寫入邏輯1困難之同時，亦提高寫入邏輯1之速度；
(6)低待機電流：由於本發明於待機模式時，可藉由呈導通狀態之第五 NMOS電晶體(M22)，以使得該第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，並使得該等電壓位準均等於該第六NMOS電晶體(M23)之臨界電壓的位準，因此本發明亦具備低待機電流之功效；
(7)低電晶體數：對於具有1024列1024行之SRAM陣列而言，傳統第1b圖6T靜態隨機存取記憶體陣列共需1024×1024×6=6,291,456顆電晶體，而本發明所提出之靜態隨機存取記憶體僅需1024×1024×5+1024×30+6=5,273,606顆電晶體，其減少16.2%之電晶體數。
(8)有效防止待機模式下因非預期因素而發生的誤寫入：待機模式時，倘因非預期因素而使該寫入控制信號(WC)為邏輯高位準，由於此時該複數個控制電路(2)中之該節點(C)之電壓位準係為該待機模式控制信號(S)之電壓位準，因此會導通該第九NMOS電晶體(M26)，並使得該第一低電壓節點(VL1)為接地電壓，故有效地防止誤寫入。
雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。

Claims (10)

  1. 一種具高寫入速度之5T靜態隨機存取記憶體，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包含有複數個記憶體晶胞(1)；複數個控制電路(2)，每一列記憶體晶胞設置一個控制電路(2)；複數個預充電電路(3)，每一行記憶體晶胞設置一個預充電電路(3)；一待機啟動電路(4)，該待機啟動電路(4)係促使該5T靜態隨機存取記憶體快速進入待機模式，以有效提高該5T靜態隨機存取記憶體之待機效能；複數個字元線電壓位準轉換電路(5)，每一列記憶體晶胞設置一個字元線電壓位準轉換電路(5)，以有效降低讀取時之半選定晶胞干擾；複數個高電壓位準控制電路(6)，每一列記憶晶胞設置一個高電壓位準控制電路(6)，以在讀取邏輯0時提高讀取速度；以及複數個寫入驅動電路(7)，每一行記憶體晶胞設置一個寫入驅動電路(7)，以在寫入邏輯1時提高寫入速度；其中，每一記憶體晶胞(1)更包含：一第一反相器，係由一第一PMOS電晶體(P11)與一第一NMOS電晶體(M11)所組成，該第一反相器係連接在一電源供應電壓(VDD)與一第一低電壓節點(VL1)之間；一第二反相器，係由一第二PMOS電晶體(P12)與一第二NMOS電晶體(M12)所組成，該第二反相器係連接在一高電壓節點(VH)與一第二低電壓節點(VL2)之間；一儲存節點(A)，係由該第一反相器之輸出端所形成；一反相儲存節點(B)，係由該第二反相器之輸出端所形成；一第三NMOS電晶體(M13)，係連接在該儲存節點(A)與一位元線(BL)之間，且閘極連接至一字元線控制信號(WLC)；其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即該儲存節點A)係連接至該第二反相器之輸入端，而該第二反相器之輸出端(即該反相儲存節點B)則連接至該第一反相器之輸入端；而每一控制電路(2)更包含：一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第三PMOS電晶體(P21)、一讀取控制信號(RC)、一第三反相器(INV)、一第一延遲電路(D1)、一加速讀取電壓(RGND)、一寫入控制信號(WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)；其中，該第四NMOS電晶體(M21)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與該第二低電壓節點(VL2)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至該第二低電壓節點(VL2)、該待機模式控制信號(S)與該第一低電壓節點(VL1)；該第六NMOS電晶體(M23)之源極係連接至該接地電壓，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第七NMOS電晶體(M24)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M25)之汲極、該讀取控制信號(RC)與該第一低電壓節點(VL1)；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該加速讀取電壓(RGND)、該第一延遲電路(D1)之輸出與該第七NMOS電晶體(M24)之源極；該第一延遲電路(D1)係連接在該第三反相器(INV)之輸出與該第八NMOS電晶體(M25)之閘極之間；該第三反相器(INV)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第一延遲電路(D1)之輸入；該第九NMOS電晶體(M26)之源極、閘極與汲極係分別連接至該接地電壓、該第十NMOS電晶體(M27)之汲極與該第一低電壓節點(VL1)；該第十NMOS電晶體(M27)之源極、閘極與汲極係分別連接至該待機模式控制信號(S)、該寫入控制信號(WC)與該第九NMOS電晶體(M26)之閘極；該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該反相待機模式控制信號(/S)、該寫入控制信號(WC)與該第十NMOS電晶體(M27)之汲極；其中，該第三PMOS電晶體(P21)之汲極、該第十NMOS電晶體(M27)之汲極及該第九NMOS電晶體(M26)之閘極係連接在一起並形成一節點(C)，當該寫入控制信號(WC)為邏輯低位準時，該節點(C)之電壓位準係為該反相待機模式控制信號(/S)之邏輯位準，而當該寫入控制信號(WC)為邏輯高位準時，該節點(C)之電壓位準係為該待機模式控制信號(S)之邏輯位準，藉此以有效地防止待機模式下因非預期因素而發生的誤寫入；其中，對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第七NMOS電晶體(M24)於非讀取模式期間之漏電流；此外，該待機啟動電路(4)係設計成於進入待機模式之一初始期間內，對該第一低電壓節點(VL1)處之寄生電容快速充電至該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準；此外，每一字元線電壓位準轉換電路(5)更包含：一第六PMOS電晶體(P51)、一第十二NMOS電晶體(M51)、一第十三NMOS電晶體(M52)、該讀取控制信號(RC)、一反相寫入控制信號(/WC)、一反相讀取控制信號(/RC)以及該字元線控制信號(WLC)所組成；其中，該第六PMOS電晶體(P51)之源極、閘極與汲極係分別連接至一字元線(WL)、該反相寫入控制信號(/WC)與該字元線控制信號(WLC)；該第十二NMOS電晶體(M51)之源極、閘極與汲極係分別連接至該字元線控制信號(WLC)、該讀取控制信號(RC)與該字元線(WL)；而該第十三NMOS電晶體(M52)之源極、閘極與汲極係分別連接至該字元線控制信號(WLC)、該反相讀取控制信號(/RC)與該字元線(WL)；其中，每一字元線電壓位準轉換電路(5)於讀取操作時，將選定晶胞之該字元線(WL)由該電源供應電壓(VDD)轉變為該電源供應電壓(VDD)扣抵該第十二NMOS電晶體(M51)之臨界電壓(VTM51)(即VDD-VTM51)後提供給與該字元線控制信號(WLC)；而於寫入操作時，則將選定晶胞之該字元線(WL)的該電源供應電壓(VDD)提供給與該字元線控制信號(WLC)；再者，每一高電壓位準控制電路(6)更包含：一第七PMOS電晶體(P61)、一第八PMOS電晶體(P62)一第四反相器(I63)、該讀取控制信號(RC)以及一第一高電源供應電壓(VDDH1)，其中該第七PMOS電晶體(P61)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該讀取控制信號(RC)與該高電壓節點(VH)，該第八PMOS電晶體(P62)之源極、閘極與汲極係分別連接至該第一高電源供應電壓(VDDH1)、該第四反相器(I63)之輸出與該高電壓節點(VH)，而該第四反相器(I63)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第八PMOS電晶體(P62)之閘極。
  2. 如申請專利範圍第1項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，每一預充電電路(3)係由一第四PMOS電晶體(P31)以及一預充電信號(P)所組成；其中，該第四PMOS電晶體(P31)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該預充電信號(P)與對應之位元線(BL)，以便於一預充電期間，藉由邏輯低位準之該預充電信號(P)，以將該對應之位元線(BL)預充電至該電源供應電壓(VDD)之位準。
  3. 如申請專利範圍第2項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該待機啟動電路(4)係由一第五PMOS電晶體(P41)、一第十一NMOS電晶體(M41)、一第二延遲電路(D2)以及該反相待機模式控制信號(/S)所組成；其中，該第五PMOS電晶體(P41)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該反相待機模式控制信號(/S)與該第十一NMOS電晶體(M41)之汲極；該第十一NMOS電晶體(M41)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該第二延遲電路(D2)之輸出與該第五PMOS電晶體(P41)之汲極；該第二延遲電路(D2)之輸入連接至該反相待機模式控制信號(/S)，而該第二延遲電路(D2)之該輸出則連接至該第十一NMOS電晶體(M41)之閘極。
  4. 如申請專利範圍第3項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，每一寫入驅動電路(7)係由一第九PMOS電晶體(P71)、一第十PMOS電晶體(P72)、一第十一PMOS電晶體(P73)、一第十二PMOS電晶體(P74)、一第十四NMOS電晶體(M71)、一第十五NMOS電晶體(M72)、一第五反相器(I73)、一輸入資料(Din)以及一第二高電源供應電壓(VDDH2)所組成，其中該第九PMOS電晶體(P71)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該輸入資料(Din)與該第十四NMOS電晶體(M71)之汲極，該第十PMOS電晶體(P72)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第十五NMOS電晶體(M72)之汲極與該第十四NMOS電晶體(M71)之汲極，該第十一PMOS電晶體(P73)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第十四NMOS電晶體(M71)之汲極與該第十五NMOS電晶體(M72)之汲極，該第十二PMOS電晶體(P74)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第五反相器(I73)之輸出與該第十五NMOS電晶體(M72)之汲極，該第十四NMOS電晶體(M71)之源極、閘極與汲極係分別連接至該接地電壓、該輸入資料(Din)與該第九PMOS電晶體(P71)之汲極，該第十五NMOS電晶體(M72)之源極、閘極與汲極係分別連接至該接地電壓、該第五反相器(I73)之輸出與該第十二PMOS電晶體(P74)之汲極，而該第五反相器(I73)之輸入係供接收該輸入資料(Din)，而輸出則連接至該第十二PMOS電晶體(P74)之閘極以及該第十五NMOS電晶體(M72)之閘極，其中，該第十一PMOS電晶體(P73)之汲極、該第十二PMOS電晶體(P74)之汲極與該第十五NMOS電晶體(M72)之汲極係共同連接至對應之該位元線(BL)，其中對應之該位元線(BL)於寫入邏輯0時係為該接地電壓之位準，而於寫入邏輯1時則為該第二高電源供應電壓(VDDH2)之位準，該第二高電源供應電壓(VDDH2)之電壓位準係設計成高於該電源供應電壓(VDD)之電壓位準，以加速寫入邏輯1之速度。
  5. 如申請專利範圍第4項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該每一記憶體晶胞(1)中之該第一NMOS電晶體(M11)與該第二NMOS電晶體(M12)具有相同之通道寬長比，且該第一PMOS電晶體(P11)與該第二PMOS電晶體(P12)亦具有相同之通道寬長比，且該每一控制電路(2)中之該加速讀取電壓(RGND)係設定為低於該接地電壓，且該加速讀取電壓(RGND)之絕對值設定為於讀取時使該第一低電壓節點(VL1)之電壓位準小於該第一NMOS電晶體(M11)之臨界電壓(VTM11)。
  6. 如申請專利範圍第5項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該加速讀取電壓(RGND)之絕對值係設定為小於該第一NMOS電晶體(M11)之該臨界電壓(VTM11)。
  7. 如申請專利範圍第1項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該第一高電源供應電壓(VDDH1)係設定為高於該電源供應電壓(VDD)但低於該電源供應電壓(VDD)與該第二PMOS電晶體(P12)臨界電壓之絕對值｜VTP12｜的總和，亦即VDD<VDDH1<VDD+｜VTP12｜。
  8. 如申請專利範圍第4項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該儲存節點(A)於原本儲存邏輯0，而在寫入邏輯1之寫入初始瞬間電壓(VAWI)滿足下列方程式：VAWI=VDDH2×(RM11+RM23)/(RM13+RM11+RM23)>VTM12其中，VAWI表示該儲存節點(A)由儲存邏輯0而寫入邏輯1之寫入初始瞬間電壓，RM11、RM13與RM23分別表示該第一NMOS電晶體(M11)、該第三NMOS電晶體(M13)與該第六NMOS電晶體(M23)之導通電阻，而VDDH2與VTM12分別表示該第二高電源供應電壓(VDDH2)與該第二NMOS電晶體(M12)之臨界電壓。
  9. 如申請專利範圍第1項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該每一記憶體晶胞(1)之讀取操作係可再細分成二個階段，於該讀取操作之一第一階段係藉由將該第一低電壓節點(VL1)設定成較該接地電壓為低之電壓以有效提高讀取速度，而於該讀取操作之一第二階段則藉由將該第一低電壓節點(VL1)設定回該接地電壓，以便減少無謂的功率消耗，該讀取操作之該第二階段與該第一階段間隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，至該第八NMOS電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其可藉由該第三反相器(INV)之下降延遲時間與該第一延遲電路(D1)所提供之一延遲時間來加以調整。
  10. 如申請專利範圍第1項所述之具高寫入速度之5T靜態隨機存取記憶體，其中，該儲存節點A讀取邏輯0時之讀取初始瞬間電壓(VAR0I)滿足下列方程式：VAR0I=VDD×(RM11+(RM24+RM25)∥RM26)/(RM13+RM11+(RM24+RM25)∥RM26)+RGND×(RM11+RM13)∥RM26/(RM24+RM25+(RM11+RM13)∥RM26)×RM13/(RM11+RM13)<VTM12其中，VAR0I表示該儲存節點A讀取邏輯0時之初始瞬間電壓，RM11、RM13、RM24、RM25與RM26分別表示該第一NMOS電晶體(M11)、該第三NMOS電晶體(M13)、該第七NMOS電晶體(M24)、該第八NMOS電晶體(M25)與該第九NMOS電晶體(M26)之導通電阻，而VDD、RGND與VTM12分別表示該電源供應電壓(VDD)、該加速讀取電壓(RGND)與該第二NMOS電晶體(M12)之臨界電壓。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681392B (zh) * 2018-12-10 2020-01-01 修平學校財團法人修平科技大學 具高寫入速度之５ｔ單埠靜態隨機存取記憶體
TWI694458B (zh) * 2019-01-11 2020-05-21 修平學校財團法人修平科技大學 具高寫入速度之單埠靜態隨機存取記憶體
TWI694444B (zh) * 2019-01-11 2020-05-21 修平學校財團法人修平科技大學 具高寫入速度之５ｔ靜態隨機存取記憶體
TWI716214B (zh) * 2019-12-06 2021-01-11 修平學校財團法人修平科技大學 ５ｔ單埠靜態隨機存取記憶體

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646900A (en) * 1995-01-12 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device
US20020020886A1 (en) * 1999-06-23 2002-02-21 Rockett Leonard R. High-performance high-density CMOS sram cell
US20040165414A1 (en) * 2003-02-25 2004-08-26 Keiichi Kushida Semiconductor memory device
US20060002223A1 (en) * 2004-07-02 2006-01-05 Samsung Electronics Co., Ltd. SRAM employing virtual rail scheme stable against various process-voltage-temperature variations
US8503221B1 (en) * 2011-06-02 2013-08-06 Richard Frederic Hobson SRAM cell with common bit line and source line standby voltage
TW201535368A (zh) * 2014-03-03 2015-09-16 Univ Hsiuping Sci & Tech 單埠靜態隨機存取記憶體（二）
TWI556242B (zh) * 2014-10-08 2016-11-01 修平學校財團法人修平科技大學 單埠靜態隨機存取記憶體（八）

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646900A (en) * 1995-01-12 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device
US20020020886A1 (en) * 1999-06-23 2002-02-21 Rockett Leonard R. High-performance high-density CMOS sram cell
US20040165414A1 (en) * 2003-02-25 2004-08-26 Keiichi Kushida Semiconductor memory device
US20060002223A1 (en) * 2004-07-02 2006-01-05 Samsung Electronics Co., Ltd. SRAM employing virtual rail scheme stable against various process-voltage-temperature variations
US8503221B1 (en) * 2011-06-02 2013-08-06 Richard Frederic Hobson SRAM cell with common bit line and source line standby voltage
TW201535368A (zh) * 2014-03-03 2015-09-16 Univ Hsiuping Sci & Tech 單埠靜態隨機存取記憶體（二）
TWI556242B (zh) * 2014-10-08 2016-11-01 修平學校財團法人修平科技大學 單埠靜態隨機存取記憶體（八）

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681392B (zh) * 2018-12-10 2020-01-01 修平學校財團法人修平科技大學 具高寫入速度之５ｔ單埠靜態隨機存取記憶體
TWI694458B (zh) * 2019-01-11 2020-05-21 修平學校財團法人修平科技大學 具高寫入速度之單埠靜態隨機存取記憶體
TWI694444B (zh) * 2019-01-11 2020-05-21 修平學校財團法人修平科技大學 具高寫入速度之５ｔ靜態隨機存取記憶體
TWI716214B (zh) * 2019-12-06 2021-01-11 修平學校財團法人修平科技大學 ５ｔ單埠靜態隨機存取記憶體

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