JP2008103047A - 半導体集積回路装置 - Google Patents

Abstract

【課題】特性バラツキを抑制し、動作安定性を向上出来る半導体集積回路装置を提供すること。
【解決手段】 外部電源回路３から与えられる電圧ＶＤＤを電源電圧として用いて動作する半導体集積回路装置２であって、前記半導体集積回路装置２は、同一の半導体基板上に形成された第１半導体回路６及び第２半導体回路５と、前記半導体基板上に形成され、前記半導体集積回路装置２の動作性能に応じて、前記外部電源回路３の発生する前記電圧ＶＤＤを制御する制御情報ＣＮＴを保持する電圧制御回路４とを具備し、前記第１半導体回路６は、前記電圧制御回路４の保持する前記制御情報ＣＮＴに応じて、該第１半導体回路６の動作特性を変化させる特性制御回路１４を備える。
【選択図】図３

Description

この発明は、半導体集積回路装置に関する。例えば、製造バラツキによる特性変動に応じて、外部電源回路によって与えられる電源電圧を制御する半導体集積回路装置に関する。

近年の半導体装置の微細化にはめざましいものがある。この微細化に伴って、半導体装置の製造バラツキに起因する問題が顕在化していきている。すなわち、製造バラツキによって、半導体チップ毎に例えば動作スピードやスタンバイ時の消費電力にバラツキが生じる。

そこで、半導体チップ全体としての特性に応じて電源電圧の値を変えることによって、上記動作スピードや消費電力を、製品として適した値に設定する手法が知られている（例えば、特許文献１、２参照）。つまり本手法は、半導体装置の特性は電源電圧によっても変化するので、電源電圧を変化させることによって、製造バラツキによる特性変動を相殺しようとするものである。

しかしながら、上記手法は半導体チップ全体としての特性に基づいて電源電圧の値を変える。そのため、この電源電圧の変化は、半導体チップ内に含まれる個々の半導体回路全てにとっても適しているとは限らず、ある半導体回路にとっては悪影響を及ぼす場合もあり得るという問題があった。
特開２００６−１２０６８６号公報 特開２００４−３６３３７４号公報

この発明は、特性バラツキを抑制し、動作安定性を向上出来る半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、外部電源回路から与えられる電圧を電源電圧として用いて動作する半導体集積回路装置であって、前記半導体集積回路装置は、同一の半導体基板上に形成された第１半導体回路及び第２半導体回路と、前記半導体基板上に形成され、前記半導体集積回路装置の動作性能に応じて、前記外部電源回路の発生する前記電圧を制御する制御情報を保持する電圧制御回路とを具備し、前記第１半導体回路は、前記電圧制御回路の保持する前記制御情報に応じて、該第１半導体回路の動作特性を変化させる特性制御回路を備える。

本発明によれば、特性バラツキを抑制し、動作安定性を向上出来る半導体集積回路装置を提供出来る。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体集積回路装置について、図１を用いて説明する。図１は、本実施形態に係る半導体装置システムのブロック図である。

図示するようにシステム１は、半導体集積回路（ＬＳＩ）２と電圧発生回路３とを備えている。電圧発生回路３は、電圧ＶＤＤを発生してＬＳＩ２へ供給する。ＬＳＩ２は、電圧発生回路３により与えられる電圧ＶＤＤを電源電圧として用いて動作する。

ＬＳＩ２は、同一の半導体基板上に形成された電圧制御回路４、ロジック回路５、及びＳＲＡＭ（Static Random Access Memory）６を備えている。電圧制御回路４は、制御情報ＣＮＴを保持する。制御情報ＣＮＴは電圧発生回路３の制御用に用いられる。制御情報ＣＮＴと、電圧発生回路３の発生する電圧ＶＤＤとの関係を、図２に示す。

図示するように制御情報ＣＮＴは、例えば２進数２桁のデータであり、“０１”、“１０”、“１１”の３種類が用意されており、いずれかを電圧制御回路４が保持する。そしてＣＮＴ＝“０１”の場合には、電圧制御回路４はＶＤＤ＝０．９Ｖを発生し、ＣＮＴ＝“１０”の場合には、電圧制御回路４はＶＤＤ＝１．０Ｖを発生し、ＣＮＴ＝“１１”の場合には、電圧制御回路４はＶＤＤ＝１．１Ｖを発生する。また制御情報ＣＮＴは、ロジック回路５及びＳＲＡＭ６にも与えられ、それぞれにおいて利用される。電圧制御回路４は、例えばフューズ素子などの不揮発性の記憶素子を有し、この記憶素子に制御情報ＣＮＴが製造時等に書き込まれる。

次にＳＲＡＭ６について説明する。図３はＳＲＡＭ６の構成を示すブロック図である。図示するようにＳＲＡＭ６は、メモリセルアレイ１０、ロウデコーダ１１、カラムセレクタ１２、センスアンプ１３、及びバックバイアス発生回路１４を備えている。メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルＭＣを有している。メモリセルＭＣの構成について、図４を用いて説明する。図４はメモリセルＭＣの回路図である。

図示するようにメモリセルＭＣは、２つのｎチャネルＭＯＳトランジスタ２０、２１及び２つのインバータ２２、２３を備えている。インバータ２２の入力ノードはインバータ２３の出力ノードに接続され、出力ノードはインバータ２３の入力ノードに接続されている。ＭＯＳトランジスタ２０の電流経路一端は、インバータ２２の入力ノードとインバータ２３の出力ノードとに接続され、他端はビット線ＢＬに接続されている。ＭＯＳトランジスタ２１の電流経路一端は、インバータ２２の出力ノードとインバータ２３の入力ノードとに接続され、他端はビット線／ＢＬに接続されている。そしてＭＯＳトランジスタ２０、２１のゲートは、同一のワード線ＷＬに接続されている。

メモリセルアレイ１０内には、上記構成のメモリセルＭＣがマトリクス配置される。そして、同一列にあるメモリセルＭＣは同一のビット線対ＢＬ、／ＢＬに接続され、同一行にあるメモリセルＭＣは同一のワード線ＷＬに接続される。

次に、図３に戻ってＳＲＡＭ３の構成について引き続き説明する。ロウデコーダ１１は、データの読み出し時及び書き込み時に、いずれかのワード線ＷＬを選択する。そして選択したワード線ＷＬに電圧を印加し、メモリセルＭＣのＭＯＳトランジスタ２０、２１をオン状態とする。
カラムセレクタ１２は、データの読み出し時にいずれかのビット線対ＢＬ、／ＢＬを選択する。そして選択したビット線対ＢＬ、／ＢＬをセンスアンプ１３に接続する。
センスアンプ１３は、データの読み出し時に、カラムセレクタ１２によって選択されたビット線ＢＬに読み出されたデータを、ビット線／ＢＬの電位を基準にしてセンス、増幅する。

バックバイアス発生回路１４はバックバイアス電圧Ｖbbを発生する。そして、メモリセルＭＣに含まれるＭＯＳトランジスタのバックゲートに、バックバイアス電圧Ｖbbを印加する。バックバイアス発生回路１４は、電圧制御回路４によって与えられる制御情報ＣＮＴに基づいて、バックバイアス電圧Ｖbbの大きさを決定する。制御情報ＣＮＴとバックバイアス電圧Ｖbbの大きさとの関係を図５に示す。図５は制御情報ＣＮＴと、ｎチャネルＭＯＳトランジスタに印加されるバックバイアス電圧Ｖbbの大きさとの関係を示すテーブルの一例であり、本テーブルをバックバイアス発生回路１４が保持する。図示するように、ＣＮＴ＝“０１”の際には、バックバイアス発生回路１４はＶbb＝０．２Ｖを発生し、ＣＮＴ＝“１０”の際にはＶbb＝０．１Ｖを発生し、ＣＮＴ＝“１１”の際にはＶbb＝０Ｖを発生する。すなわち、制御情報ＣＮＴによってＶＤＤが低下すると共に、バックバイアス発生回路１４は、ＭＯＳトランジスタの閾値電圧Ｖthを上昇させるようにバックバイアス電圧Ｖbbを発生する。図６は、ｎチャネルＭＯＳトランジスタの断面図である。

図示するように、ｎ型半導体基板３０の表面領域内にはｐ型ウェル領域３１が形成される。ｐ型ウェル領域３１の表面領域内には、それぞれがソースＳ及びドレインＤとして機能するｎ^＋型不純物拡散層３２が、互いに離隔して形成される。そして、ソースとドレインとの間のｐ型ウェル領域３１上には、図示せぬゲート絶縁膜を介在してゲート電極３３が形成されている。なお、ゲート電極３３のソース、チャネル、及びドレインに沿った方向における長さを、以下ゲート長Ｌgと呼ぶことにする。またｐ型ウェル領域３１の表面領域内には、ｐ^＋型不純物拡散層３４が形成される。そして、拡散層３４を介して、バックバイアス電圧Ｖbbがｐ型ウェル領域３１に与えられる。

なお、上記図５及び図６ではｎチャネルＭＯＳトランジスタの場合を例に説明したが、ｐチャネルＭＯＳトランジスタの場合であっても同様である。すなわちバックバイアス発生回路１４は、ｐチャネルＭＯＳトランジスタに対しても、ＶＤＤの低下と共に閾値電圧Ｖthを上昇させるようにバックバイアス電圧Ｖbbを発生する。

上記構成のＬＳＩ２であると、下記（１）の効果が得られる。
（１）半導体素子の特性バラツキを抑制し、ＬＳＩの動作安定性を向上出来る（その１）。
本実施形態に係るＬＳＩ２であると、ＬＳＩ２の動作性能に応じて電圧発生回路３の発生する電源電圧ＶＤＤを制御する制御情報ＣＮＴを保持する電圧制御回路４を備えている。そして、この制御情報ＣＮＴに応じて、ＬＳＩ２内のＳＲＡＭ３はメモリセルＭＣの閾値電圧Ｖthを制御する。従って、ＬＳＩ２の動作安定性を向上出来る。以下、本効果について詳細に説明する。

図７はＬＳＩ２内におけるＭＯＳトランジスタの、ゲート長Ｌg及び閾値電圧Ｖthの分布と動作マージンとの関係を示すグラフである。図示するように、ＭＯＳトランジスタのゲート長Ｌg及び閾値電圧Ｖthは、製造プロセスのバラツキによって、ターゲットである値からある範囲を持って分布する。その結果、ＬＳＩ２全体としての動作速度やスタンバイ時の消費電力にもバラツキが発生する。そしてターゲットからずれるにつれて、動作マージンは小さくなる。

図８は、ＬＳＩ２の動作速度及びスタンバイ時の消費電力の分布と、動作マージンとの関係を示すグラフである。図示するように、動作速度及びスタンバイ時の消費電力は、ＭＯＳトランジスタのゲート長Ｌg及び閾値電圧Ｖthのバラツキを原因として、ターゲットである値からある範囲を持って分布する。そしてターゲットからずれるにつれて、動作マージンは小さくなる。通常、ゲート長Ｌgが小さくなり、または閾値電圧Ｖthが低くなると、ＬＳＩ２の動作速度及びスタンバイ時の消費電力は上昇する。逆に、ゲート長Ｌgが大きくなり、または閾値電圧Ｖthが高くなると、ＬＳＩ２の動作速度及びスタンバイ時の消費電力は低下する。

つまり、動作速度が高くなる条件は消費電力が高くなる条件でもあり、逆に消費電力を下げる条件は同時に動作速度が低下する条件でもある。すなわち、動作速度と消費電力とはトレードオフの関係にある。スタンバイ時の消費電力と動作速度との関係を図９に示す。図９は、スタンバイ時の消費電力、と動作速度との関係を示すグラフである。

図示するように、動作速度は消費電力が増えるにつれて上昇する。当然ながら、ＬＳＩ２の性能としては、消費電力が低いほど好ましく、また動作速度が高いほど好ましい。そして製品としては、スタンバイ時の消費電力がある一定値Ｐth以下であり、且つ動作速度がある一定値Ｓth以上であることが求められる。すなわち、図９において斜線で示した領域内の性能を満たすことが、製品には求められる。しかしながら、図９に示すような当該性能を満たすことは、前述した製造プロセスのバラツキから、非常に困難な場合がある。

そこで本実施形態では、電圧制御回路４が制御情報ＣＮＴによって、電圧発生回路３の発生する電圧ＶＤＤを制御している。この制御情報ＣＮＴは、例えばVoltage IDとして知られている。例えば、製造時の段階において、動作速度の条件は満たしているが、消費電力の条件を満たしていない場合（ＣＡＳＥ１）について図１０を用いて説明する。図１０は、スタンバイ時の消費電力、と動作速度との関係を示すグラフである。

図示するように、ＬＳＩ２の性能が、図中の斜線で示した領域内にあったとする。すなわち、動作速度は、一定値Ｓth以上であるが、消費電力が一定値Ｐthを超えている。これは、例えばゲート長Ｌgが小さくなり、または閾値電圧Ｖthが低い場合に相当する。このような場合、ＬＳＩ２の製造時に、消費電力及び動作速度を検査した上で、電圧制御回路４には制御情報ＣＮＴとして“０１”が書き込まれる。すると、電圧発生回路３は、図２で示した表に従って、電源電圧ＶＤＤを低めに設定する。電源電圧ＶＤＤが低くなると、当然ながらＬＳＩ２の消費電力は低下する。その結果、図１０の矢印で示したように、動作速度を一定値Ｓth以上に維持しつつ、消費電力を一定値Ｐth以下とすることが出来る。すなわち、製造時においては、動作速度と消費電力とのいずれか一方についてのみ条件を満たすように製造し、その後、電源電圧ＶＤＤによって他方の条件を満足させる。

逆の場合も同様である。図１１は、製造時の段階において消費電力の条件は満たしているが、動作速度の条件を満たしていない場合（ＣＡＳＥ２）についての、スタンバイ時の消費電力、と動作速度との関係を示すグラフである。図示するように、ＬＳＩ２の性能が、図中の斜線で示した領域内にあったとする。すなわち、消費電力は、一定値Ｐthより以下であるが、動作速度が一定値Ｓthよりも低い。これは、例えばゲート長Ｌgが大きく、または閾値電圧Ｖthが高い場合に相当する。このような場合、電圧制御回路４には制御情報ＣＮＴとして“１１”が書き込まれる。すると、電圧発生回路３は、図２で示した表に従って、電源電圧ＶＤＤを高めに設定する。電源電圧ＶＤＤが高くなることで、ＬＳＩ２の動作速度は向上する。その結果、図１１の矢印で示したように、消費電力を一定値Ｐth以下に維持しつつ、動作速度を一定値Ｓth以上とすることが出来る。

しかしながら上記手法であると、電圧ＶＤＤはＬＳＩ２全体としての性能に応じて制御される。すなわち、電圧ＶＤＤを変化させることは、ＬＳＩ２全体の傾向としては性能向上に寄与するが、それがＬＳＩ２内の個々の回路についても適しているとは限らない。例えばＳＲＡＭ６のメモリセルＭＣに着目すれば、電圧ＶＤＤを低下させることはメモリセルＭＣの閾値電圧Ｖthを低下させることにつながる。そして閾値電圧Ｖthが低下しすぎると、メモリセルＭＣのデータ保持特性が悪化する。

そこで本実施形態では、ＳＲＡＭ６がバックバイアス発生回路１４を備えている。そしてバックバイアス発生回路１４は、電圧制御回路４の保持する制御情報ＣＮＴに応じて、メモリセルＭＣに対してバックバイアス電圧Ｖbbを印加して、メモリセルＭＣの閾値電圧Ｖthを制御している。より具体的には、ＶＤＤが低下した際（ＣＮＴ＝“１１”→“０１”または“１０”）には、バックバイアス発生回路１４はＶbb＝０．２Ｖまたは０．１Ｖを発生し、メモリセルＭＣを形成するＭＯＳトランジスタのバックゲートバイアスとして印加する。このことは、メモリセルＭＣの閾値電圧Ｖthを上昇させる方向に寄与する。従って、ＶＤＤの低下による影響を、Ｖbbによって軽減できる。本効果を図１２のフローチャートに示す。

図示するように、まずゲート長Ｌgが小さかったとする（ステップＳ１０）。このことは、ＬＳＩ２全体としては、動作速度は速いが、消費電力は大きいことにつながる（ステップＳ１１）。そこで、電圧制御回路４は電圧発生回路３の発生する電源電圧ＶＤＤを低下させる（ステップＳ１２）。その結果、ＬＳＩ２全体としての消費電力が低下し、ＬＳＩ２の最適な性能が得られる（ステップＳ１３）。他方、ゲート長Ｌgが小さいことは（ステップＳ１０）、メモリセルＭＣにとってはリーク電流が大きく、メモリセルＭＣの安定性の悪化につながる（ステップＳ１４）。そこで更にＶＤＤが低下されると（ステップＳ１２）、メモリセルＭＣの閾値電圧Ｖthが低下し、更に安定性が悪化する（ステップＳ１５）。そこでバックバイアス発生回路１４が、メモリセルＭＣを形成するＭＯＳトランジスタにバックバイアス電圧Ｖbbを印加する（ステップＳ１６）。その結果、メモリセルＭＣの閾値電圧Ｖthが上昇し、メモリセルＭＣの安定性が向上する（ステップＳ１７）。すなわち、ステップＳ１２によってメモリセルＭＣが受けるステップＳ１５の影響を、ステップＳ１６により相殺している。

このことを、図１３の制御情報と各電圧とのグラフを用いて説明する。図示するように、制御情報ＣＮＴが“１１”→“１０”→“０１”と変化するにつれて、電源電圧ＶＤＤは１．１Ｖ→１．０Ｖ→０．９Ｖと低下していく。それに伴い、バックバイアス電圧Ｖbbは０．０Ｖ→０．１Ｖ→０．２Ｖと上昇していく。従って、メモリセルＭＣの閾値電圧Ｖthはほぼ一定値となる。図中のＶthに関する破線は、バックバイアス発生回路１４を使用しない場合について示しており、この場合には、ＶＤＤの低下と共に、Ｖthを低下していく。

以上のように本実施形態に係る構成では、製造バラツキによるＬＳＩ２の特性バラツキを、ＬＳＩ２全体としては電圧制御回路４による電圧ＶＤＤの制御によって抑制し、またそれによってＳＲＡＭ６が受ける悪影響をバックバイアス発生回路１４によって補整している。そのため、ＬＳＩ２の動作安定性を向上できる。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路装置について説明する。本実施形態は上記第１の実施形態において、メモリセルＭＣの代わりにセンスアンプの活性化タイミングを、制御情報ＣＮＴによって制御するものである。以下では、第１の実施形態と異なる点についてのみ説明する。図１４は、本実施形態に係るＬＳＩ２の備えるＳＲＡＭ６のブロック図である。

図示するようにＳＲＡＭ６は、上記第１の実施形態で説明した図３の構成において、バックバイアス発生回路１４を廃して、新たにセンスアンプ制御回路１５を備えた構成を有している。センスアンプ制御回路１５は、センスアンプ活性化信号ＳＡＥを発生して、センスアンプ１３へ供給する。図１５はセンスアンプ制御回路１５の回路図である。

図示するようにセンスアンプ制御回路１５は、内部信号発生回路４０、タイミング制御回路４１、及びタイミング決定回路４２を備えている。内部信号発生回路４０は、メモリセルＭＣからデータを読み出した際に、センスアンプ１３を活性化するための内部センスアンプ活性化信号ＳＡＥintを発生する。タイミング決定回路４２は、内部センスアンプ活性化信号ＳＡＥintの出力タイミングを決定し、それをセンスアンプ活性化信号ＳＡＥとしてセンスアンプ１３へ出力する。タイミング制御回路４１は、タイミング決定回路４２における出力タイミングを決定するための信号ＳＬＯＷ、ＦＡＳＴを発生し、これをタイミング決定回路４２へ出力する。タイミング制御回路４１は、電圧制御回路４に保持される制御情報ＣＮＴに基づいて、信号ＳＬＯＷ、ＦＡＳＴを発生する。制御情報ＣＮＴと信号ＳＬＯＷ、ＦＡＳＴとの関係を図１６に示す。図１６は制御情報ＣＮＴと、信号ＳＬＯＷ、ＦＡＳＴとの関係を示すテーブルの一例であり、本テーブルをタイミング制御回路４１が保持する。なお本実施形態では、制御情報ＣＮＴは“０１”、“１０”の２種類であるものとする。制御情報ＣＮＴとＶＤＤとの関係は、第１の実施形態と同様である。図示するように、制御情報ＣＮＴ＝“０１”の際には、タイミング制御回路４１はＳＬＯＷ＝“１”、ＦＡＳＴ＝“０”を出力し、ＣＮＴ＝“１０”の際にはＳＬＯＷ＝“０”、ＦＡＳＴ＝“１”を出力する。

タイミング決定回路４２は、ＮＡＮＤゲート４３〜４６及びインバータ４７を備えている。ＮＡＮＤゲート４３は、信号ＳＡＥintと信号ＳＬＯＷとのＮＡＮＤ演算を行う。ＮＡＮＤゲート４４は、信号ＳＡＥintと信号ＦＡＳＴとのＮＡＮＤ演算を行う。ＮＡＮＤゲート４５は、ＮＡＮＤゲート４３の出力と、“１”データ（ＶＤＤ）とのＮＡＮＤ演算を行う。インバータ４７は、ＮＡＮＤゲート４５の出力を反転する。ＮＡＮＤゲート４６は、ＮＡＮＤゲート４４の出力とインバータ４７の出力とのＮＡＮＤ演算を行う。すなわち、制御情報ＣＮＴ＝“０１”の際にはＳＬＯＷ＝“１”、ＦＡＳＴ＝“０”とされると、インバータ４７の出力が“Ｈ”レベルに反転してから、ＮＡＮＤゲート４６の出力が“Ｈ”レベルとなる。すなわち、インバータ４７における遅延時間分だけ、センスアンプ活性化信号ＳＡＥが“Ｈ”レベルとなる時間が遅れる。図１７は、センスアンプ活性化信号ＳＡＥのタイミングチャートである。図示するように、制御情報ＣＮＴ＝“１０”の際には、センスアンプ活性化信号ＳＡＥは時刻ｔ１で“Ｈ”レベルとなる。これに対して制御情報ＣＮＴ＝“０１”の際には、時刻ｔ１からインバータ４７での遅延時間分だけ遅れた時刻ｔ２で“Ｈ”レベルとなる。

上記構成のＬＳＩ２であると、下記（２）の効果が得られる。
（２）半導体素子の特性バラツキを抑制し、ＬＳＩの動作安定性を向上出来る（その２）。
本実施形態に係るＬＳＩ２であると、第１の実施形態と同様、制御情報ＣＮＴを保持する電圧制御回路４を備えている。更に、この制御情報ＣＮＴに応じてセンスアンプ活性化信号ＳＡＥを制御するセンスアンプ制御回路１５を備えている。従って、ＬＳＩ２の動作安定性を向上出来る。以下、本効果について詳細に説明する。

上記第１の実施形態で説明したように、電圧ＶＤＤを変化させることは、ＬＳＩ２全体の傾向としては性能向上に寄与するが、それがＬＳＩ２内の個々の回路についても適しているとは限らない。例えばＳＲＡＭ６の読み出し動作に着目すれば、電圧ＶＤＤの変動は、データの読み出し速度の変化をもたらし、場合によっては誤読み出しの原因となる。つまり、電圧ＶＤＤが低下すると、データの読み出し速度、すなわちビット線ＢＬの電位変化速度も低下する。この際、センスアンプ１３の活性化タイミングが早すぎると、センスアンプ１３はビット線ＢＬが“Ｈ”レベルであると誤認識し、読み出しデータを誤って判別してしまう。

そこで本実施形態では、ＳＲＡＭ６がセンスアンプ制御回路１５を備えている。そしてセンスアンプ制御回路１５は、ＶＤＤが低い際（ＣＮＴ＝“０１”）には、センスアンプ１３の活性化タイミングを高い場合（ＣＮＴ＝“１０”）に比べて遅くする。この様子につき図１８を用いて説明する。図１８は、ワード線ＷＬ及びビット線対ＢＬ、／ＢＬの電位、並びにセンスアンプ活性化信号ＳＡＥのタイミングチャートである。

図示するように、データの読み出しの際には、ビット線対ＢＬ、／ＢＬはあるプリチャージ電位でフローティングとされる。その状態で、ロウデコーダ１１によって選択されたワード線ＷＬに電圧が与えられ、選択メモリセルＭＣからビット線ＢＬにデータが読み出される。これにより、ビット線ＢＬの電荷が放電され、ビット線ＢＬの電位が低下する。センスアンプ１３は、センスアンプ活性化信号ＳＡＥによって活性化されることにより、ビット線ＢＬと／ＢＬとの間の電位差に基づいてデータを判別し、増幅する。この判別のための電位差の閾値がΔＶであったとする。ここで、電源電圧ＶＤＤが高い場合（ＣＡＳＥ１）、ビット線ＢＬの電位は速やかに低下し、時刻ｔ１の時点で／ＢＬに対してΔＶだけ電位が低下する。これに対して電圧ＶＤＤが低い場合（ＣＡＳＥ２）、ビット線の電位変化は緩やかであり、時刻ｔ１より遅れた時刻ｔ２でΔＶだけ低下する。そこで本実施形態では、ＣＡＳＥ１、すなわち制御情報ＣＮＴ＝“１０”の場合には、センスアンプ活性化タイミングを早めて時刻ｔ１に設定する。これにより、データの読み出し速度を向上できる。また、ＣＡＳＥ２、すなわちＣＮＴ＝“０１”の場合には、センスアンプ活性化タイミングを遅くして時刻ｔ２に設定する。これにより、データの誤読み出しを防止できる。

但し、電源電圧ＶＤＤの低下は、ビット線ＢＬの放電時間が長くなるだけでなく、それだけでセンスアンプ活性化信号ＳＡＥの立ち上がりタイミングの遅れの原因となる。従って、タイミング制御回路４１及びタイミング決定回路４２によってタイミングを遅らせるまでもない場合や、逆にＶＤＤの低下によりセンスアンプ活性化信号ＳＡＥの立ち上がりタイミングが遅れすぎる場合もありうる。このような場合には、逆にＶＤＤの低下と共に、立ち上がりタイミングを早くしても良い。この点も併せて、上記の効果を図１９のフローチャートに示す。

図示するように、電源電圧ＶＤＤが低下すると（ステップＳ２０）、メモリセルＭＣのセル電流が低下すると同時に、センスアンプ活性化信号ＳＡＥの立ち上がりタイミングが遅れる（ステップＳ２１）。立ち上がりタイミングが遅れすぎている場合（ステップＳ２２、ＹＥＳ）には、センスアンプ制御回路１５は、内部センスアンプ活性化信号ＳＡＥintの遅延時間を短くし（ＳＬＯＷ＝“０”、ＦＡＳＴ＝“１”）、立ち上がりタイミングを早めに設定する（ステップＳ２３）。逆に立ち上がりタイミングが早い場合（ステップＳ２２、ＮＯ）には、センスアンプ制御回路１５は、内部センスアンプ活性化信号ＳＡＥintの遅延時間を長くし（ＳＬＯＷ＝“１”、ＦＡＳＴ＝“０”）、立ち上がりタイミングを遅く設定する（ステップＳ２４）。
以上のように本実施形態に係る構成では、製造バラツキによるＬＳＩ２の特性バラツキを、ＬＳＩ２全体としては電圧制御回路４による電圧ＶＤＤの制御によって抑制し、またそれによってＳＲＡＭ６が受ける悪影響をセンスアンプ制御回路１５によって補整している。そのため、ＬＳＩ２の動作安定性を向上できる。

なお上記実施形態ではセンスアンプ活性化信号の立ち上がりタイミングがＣＡＳＥ１とＣＡＳＥ２の２つの場合だけである場合について説明したが、３つ以上あっても良い。例えば図１８のＣＡＳＥ３に示すように、時刻ｔ１とｔ２との間の時刻ｔ１０で立ち上がるタイミングがあっても良い。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路装置について説明する。本実施形態は上記第１の実施形態において、メモリセルＭＣの代わりに出力バッファの駆動力を制御情報ＣＮＴによって制御するものである。以下では、第１の実施形態と異なる点についてのみ説明する。図２０は、本実施形態に係るＬＳＩ２の備えるＳＲＡＭ６のブロック図である。

図示するようにＳＲＡＭ６は、上記第１の実施形態で説明した図３の構成において更に出力バッファ１６を備え、バックバイアス発生回路１４を廃して新たに出力バッファ制御回路１７を備えた構成を有している。出力バッファ１６は、センスアンプで増幅されたデータをＳＲＡＭ６の外部へ出力する。出力バッファ制御回路１７は、制御情報ＣＮＴに基づいて出力バッファ１６の駆動力を制御する。図２１は、出力バッファ１６及び出力バッファ制御回路１７の回路図である。

図示するように、出力バッファ制御回路１７は、制御情報ＣＮＴに基づいて信号Ｎ０、Ｐ０、Ｎ１、Ｐ０を発生して、出力バッファ１６へ供給する。制御情報ＣＮＴと信号Ｎ０、Ｐ０、Ｎ１、Ｐ１との関係を図２２に示す。図２２は制御情報ＣＮＴと、信号Ｐ０、Ｎ０、Ｐ１、Ｎ１との関係を示すテーブルの一例であり、本テーブルを出力バッファ制御回路１７が保持する。なお本実施形態では、制御情報ＣＮＴは“０１”、“１０”の２種類であるものとする。制御情報ＣＮＴとＶＤＤとの関係は、第１の実施形態と同様である。図示するように、制御情報ＣＮＴ＝“０１”の際には、出力バッファ制御回路１７はＰ０＝“１”、Ｎ０＝“０”、Ｐ１＝“１”、Ｎ１＝“０”を出力し、ＣＮＴ＝“１０”の際にはＰ０＝“０”、Ｎ０＝“１”、Ｐ１＝“１”、Ｎ１＝“０”を出力する。

次に出力バッファ１６の構成について図２１を用いて説明する。図示するように出力バッファ１６は、ＮＡＮＤゲート５０、５１、ＮＯＲゲート５２、５３、ｐチャネルＭＯＳトランジスタ５４、５５、及びｎチャネルＭＯＳトランジスタ５６、５７を備えている。ＮＡＮＤゲート５０は、センスアンプ１３から出力される読み出しデータと信号Ｐ０とのＮＡＮＤ演算を行う。ＮＡＮＤゲート５１は、読み出しデータと信号Ｐ１とのＮＡＮＤ演算を行う。ＮＯＲゲート５２は、読み出しデータと信号Ｎ０とのＮＯＲ演算を行う。ＮＯＲゲート５３は、読み出しデータと信号Ｎ１とのＮＯＲ演算を行う。ＭＯＳトランジスタ５４は、ソースがＶＤＤに接続され、ドレインがＭＯＳトランジスタ５６のドレインに接続され、ゲートにＮＡＮＤゲート５０の演算結果が入力される。ＭＯＳトランジスタ５６は、ソースが接地され、ゲートにＮＯＲゲート５２の演算結果が入力される。ＭＯＳトランジスタ５５は、ソースがＶＤＤに接続され、ドレインがＭＯＳトランジスタ５７のドレインに接続され、ゲートにＮＡＮＤゲート５１の演算結果が入力される。ＭＯＳトランジスタ５７は、ソースが接地され、ゲートにＮＯＲゲート５３の演算結果が入力される。そして、ＭＯＳトランジスタ５４のドレインとＭＯＳトランジスタ５６のドレインとの接続ノードと、ＭＯＳトランジスタ５５のドレインとＭＯＳトランジスタ５７のドレインとの接続ノードとが共通接続され、このノードが出力バッファ１６の出力ノードとなる。

次に出力バッファ１６と出力バッファ制御回路１７の動作について説明する。まず制御情報ＣＮＴ＝“０１”の場合、すなわち電源電圧ＶＤＤが０．９Ｖと低く設定された場合である。この場合、出力バッファ制御回路１７は制御情報ＣＮＴに基づいて、信号Ｐ０＝“１”、Ｎ０＝“０”、Ｐ１＝“１”、Ｎ１＝“０”とする。すると出力バッファ１６において、ＮＡＮＤゲート５０、５１は読み出しデータが“１”の場合には“０”を出力し、読み出しデータが“０”の場合には“１”を出力する。またＮＯＲゲート５２、５３は、読み出しデータが“１”の場合には“０”を出力し、読み出しデータが“０”の場合には“１”を出力する。すなわち、読み出しデータ“１”の場合にはＭＯＳトランジスタ５４、５５がオン状態となり、出力ノードには“１”が出力される。逆に読み出しデータ“０”の場合にはＭＯＳトランジスタ５６、５７がオン状態となり、出力ノードには“０”が出力される。従って、ＣＮＴ＝“０１”の場合には、出力バッファ１６の電流駆動力はＭＯＳトランジスタ５４〜５７によって決定する。

次に制御情報ＣＮＴ＝“１０”の場合、すなわち電源電圧ＶＤＤが１．０Ｖと高く設定された場合である。この場合、出力バッファ制御回路１７は制御情報ＣＮＴに基づいて、信号Ｐ０＝“０”、Ｎ０＝“１”、Ｐ１＝“１”、Ｎ１＝“０”とする。すると出力バッファ１６において、ＮＡＮＤゲート５１は読み出しデータが“１”の場合には“０”を出力し、読み出しデータが“０”の場合には“１”を出力する。またＮＯＲゲート５３は、読み出しデータが“１”の場合には“０”を出力し、読み出しデータが“０”の場合には“１”を出力する。これに対してＮＡＮＤゲート５０及びＮＯＲゲート５２は、読み出しデータに関わらず、それぞれ“１”、“０”を出力する。すなわち、読み出しデータ“１”の場合にはＭＯＳトランジスタ５５がオン状態となり、出力ノードには“１”が出力される。逆に読み出しデータ“０”の場合にはＭＯＳトランジスタ５７がオン状態となり、出力ノードには“０”が出力される。従って、ＣＮＴ＝“１０”の場合には、出力バッファ１６の電流駆動力はＭＯＳトランジスタ５５、５７によって決定され、ＭＯＳトランジスタ５４、５６は非動作状態となる。

上記構成のＬＳＩ２であると、下記（３）の効果が得られる。
（３）半導体素子の特性バラツキを抑制し、ＬＳＩの動作安定性を向上出来る（その３）。
本実施形態に係るＬＳＩ２であると、第１の実施形態と同様、制御情報ＣＮＴを保持する電圧制御回路４を備えている。更に、この制御情報ＣＮＴに応じて出力バッファ１６の駆動力、すなわち電流駆動力を制御する出力バッファ制御回路１７を備えている。従って、ＬＳＩ２の動作安定性を向上出来る。なお出力バッファ１６の電流駆動力とは、出力バッファ１６の、その出力ノードＯＵＴへの電流供給能力のことである。つまり、出力バッファ１６内におけるＭＯＳトランジスタ５４〜５７のうちで、オン状態となるＭＯＳトランジスタの数が多いほど、出力ノードＯＵＴに流れる電流も大きくなり、出力バッファ１６の電流駆動力が大きくなる。そして出力バッファ１６は、その電流駆動力が上昇するほど、そのインピーダンスＺ１は低下する。以下、本効果について詳細に説明する。

上記第１の実施形態で説明したように、電圧ＶＤＤを変化させることは、ＬＳＩ２全体の傾向としては性能向上に寄与するが、それがＬＳＩ２内の個々の回路についても適しているとは限らない。この点について、図２３を用いて説明する。図２３は出力バッファ１６と、それに接続される負荷とを示す回路図である。図示するように、出力バッファ１６のインピーダンスがＺ１、出力バッファ１６に接続される負荷（伝送路）５８のインピーダンスがＺ２であったとする。この際、インピーダンスＺ１とＺ２との差が大きいと、出力バッファ１６から出力されるデータは反射によって効率的に伝送できない。従って、出力バッファ１６のインピーダンスＺ１は、負荷５８のインピーダンスＺ２に合わせて最適化されるのが通常である。しかし、出力バッファ１６のインピーダンスＺ１は電源電圧ＶＤＤに依存する。従って、電圧制御回路４によって電圧ＶＤＤが変化した場合、出力バッファ１６のインピーダンスＺ１が変化して負荷５８のインピーダンスＺ２との差が大きくなり、その結果、反射の影響が大きくなる場合がある。これにより、効率的なデータの伝送が困難となる。そこで本実施形態では、電圧ＶＤＤの変化にあわせて出力バッファ１６の駆動力を変化させている。これはつまり、出力バッファ１６のインピーダンスＺ１を変化させることに等しい。その結果、電圧ＶＤＤが変化した場合であっても、反射の影響を最小限に抑えることが出来る。本効果につき、図２４のフローチャートを用いて説明する。

図示するように、まず電圧制御回路４によって電源電圧ＶＤＤが上昇したとする（ステップＳ３０、ＹＥＳ）。つまり、制御情報ＣＮＴ＝“１０”の場合である。すると、電圧ＶＤＤの上昇に伴って出力バッファ１６のインピーダンスＺ１が低下する（ステップＳ３１）。他方、出力バッファ制御回路１７は出力バッファ１６のＭＯＳトランジスタ５４、５６をオフ状態とさせて、出力バッファ１６の駆動力を低下させる（ステップＳ３２）。その結果、電圧ＶＤＤの上昇に伴う出力バッファ１６のインピーダンスＺ１の上昇を、駆動力低下に伴うインピーダンスＺ１の低下によって抑制できる（ステップＳ３３）。逆に、電圧制御回路４によって電源電圧ＶＤＤが低下したとする（ステップＳ３０、ＮＯ）。つまり、制御情報ＣＮＴ＝“０１”の場合である。すると、電圧ＶＤＤの低下に伴って出力バッファ１６のインピーダンスＺ１が上昇する（ステップＳ３４）。他方、出力バッファ制御回路１７は出力バッファ１６のＭＯＳトランジスタ５４〜５７を動作状態とさせて、出力バッファ１６の駆動力を上昇させる（ステップＳ３５）。その結果、電圧ＶＤＤの低下に伴う出力バッファ１６のインピーダンスＺ１の低下を、駆動力上昇に伴うインピーダンスＺ１の上昇によって抑制できる（ステップＳ３６）。

以上のように本実施形態に係る構成では、製造バラツキによるＬＳＩ２の特性バラツキを、ＬＳＩ２全体としては電圧制御回路４による電圧ＶＤＤの制御によって抑制し、またそれによって出力バッファ１６が受ける悪影響を出力バッファ制御回路１６によって補整している。そのため、ＬＳＩ２の動作安定性を向上できる。

［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路装置について説明する。本実施形態は上記第１の実施形態において、制御情報ＣＮＴによってロジック回路５の動作特性を変化させるものである。以下では、第１の実施形態と異なる点についてのみ説明する。図２５は、本実施形態に係るＬＳＩ２の備えるロジック回路５のブロック図である。

図示するようにロジック回路５は、フリップフロップ６０、６１、組み合わせ回路６２、及び内部クロック発生回路６３を備えている。内部クロック発生回路６３は、ＬＳＩ２内部に設けられたクロック発生回路７の生成するクロックＣＬＫに基づいて、内部クロックＩＣＬＫを生成する。フリップフロップ６０、６１は、内部クロック発生回路６３の発生する内部クロックＩＣＬＫに基づき動作し、内部クロックＩＣＬＫに同期してデータの取り込み、出力する。組み合わせ回路６２は、フリップフロップ６０から与えられるデータを用いて演算を行い、演算結果をフリップフロップ６１へ出力する。

図２６は、内部クロック発生回路６３の回路図である。図示するように内部クロック発生回路６３は、タイミング制御回路７０及びタイミング決定回路７１を備えている。
タイミング制御回路７０は、信号ＳＬＯＷ、ＦＡＳＴを発生し、これをタイミング決定回路７１へ出力する。タイミング制御回路７０は、電圧制御回路４に保持される制御情報ＣＮＴに基づいて、信号ＳＬＯＷ、ＦＡＳＴを発生する。制御情報ＣＮＴと信号ＳＬＯＷ、ＦＡＳＴとの関係は、上記第２の実施形態で説明した図１６と同一である。すなわち、タイミング制御回路７０は図１６に示すテーブルを保持し、制御情報ＣＮＴ＝“０１”の際には、タイミング制御回路７０はＳＬＯＷ＝“１”、ＦＡＳＴ＝“０”を出力し、ＣＮＴ＝“１０”の際にはＳＬＯＷ＝“０”、ＦＡＳＴ＝“１”を出力する。

タイミング決定回路７１は、クロックＣＬＫと、タイミング制御回路７０から与えられる信号ＳＬＯＷ、ＦＡＳＴとを用いて、内部クロックＩＣＬＫを発生する。タイミング決定回路７１は、ＮＡＮＤゲート７２〜７５及びインバータ７６を備えている。ＮＡＮＤゲート７２は、クロックＣＬＫと信号ＳＬＯＷとのＮＡＮＤ演算を行う。ＮＡＮＤゲート７３は、クロックＣＬＫと信号ＦＡＳＴとのＮＡＮＤ演算を行う。ＮＡＮＤゲート７４は、ＮＡＮＤゲート７２の出力と、“１”データ（ＶＤＤ）とのＮＡＮＤ演算を行う。インバータ７６は、ＮＡＮＤゲート７４の出力を反転する。ＮＡＮＤゲート７５は、ＮＡＮＤゲート７３の出力とインバータ７６の出力とのＮＡＮＤ演算を行う。すなわち、タイミング決定回路７１は、第２の実施形態で説明したタイミング決定回路４２と同様の構成を有している。従って、ＣＮＴ＝“１０”の場合には、クロックＣＬＫがほぼ遅延なくそのまま内部クロックＩＣＬＫとして出力され、ＣＮＴ＝“０１”の場合には、インバータ７６で遅延されたクロックＣＬＫが内部クロックＩＣＬＫとして出力される。

（４）半導体素子の特性バラツキを抑制し、ＬＳＩの動作安定性を向上出来る（その４）。
本実施形態に係るＬＳＩ２であると、第１の実施形態と同様、制御情報ＣＮＴを保持する電圧制御回路４を備えている。更に、この制御情報ＣＮＴに応じて内部クロックＩＣＬＫを発生する内部クロック発生回路６３を備えている。従って、ＬＳＩ２の動作安定性を向上出来る。以下、本効果について詳細に説明する。

上記第１の実施形態で説明したように、電圧ＶＤＤを変化させることは、ＬＳＩ２全体の傾向としては性能向上に寄与するが、それがＬＳＩ２内の個々の回路についても適しているとは限らない。例えば、クロックに同期してデータを取り込むロジック回路５の動作安定性が悪化する場合がある。この点について、図２７を用いて説明する。図２７は、制御情報ＣＮＴが“０１”の場合と“１０”の場合における内部クロックＩＣＬＫとデータのタイミングチャートである。

まず制御情報ＣＮＴ＝“０１”の場合について説明する。図示するように、データが内部クロックＩＣＬＫの立ち上がりのタイミングで内部に取り込まれる場合、データは当該タイミングよりも一定時間だけ早い時刻から入力されなければならない。この期間はセットアップタイムと呼ばれる。また入力されたデータは、内部クロックＩＣＬＫの立ち上がりのタイミングから、一定時間だけ入力され続けなければならない。この期間はホールドタイムと呼ばれる。セットアップタイムは、当該内部クロックＩＣＬＫの１サイクル前の立ち上がりのタイミングから、データを新たに受け付けるための処理にかかる時間によって決まる。またホールドタイムは、当該クロックの立ち上がりのタイミングにおいてデータを受け付けてからの処理にかかる時間によって決まる。

制御情報ＣＮＴが“０１”から“１０”となって電源電圧ＶＤＤが上昇すると、当然ながら上記処理にかかる時間は短くなる。すると、図２７においてＣＮＴ＝“０１”時の内部クロックＩＣＬＫとＣＮＴ＝“１０”時のデータとを比較して明らかなように、セットアップタイムが長くなり、ホールドタイムが短くなる。この際、ホールドタイムが短くなりすぎると、ロジック回路５の動作マージンが小さくなり、安定した動作が困難となる。

この点本実施形態では、制御情報ＣＮＴが“１０”になると、タイミング制御回路７０は信号ＦＡＳＴ＝“１”とする。これにより、図２７に示すように内部クロックＩＣＬＫは、制御情報ＣＮＴが“０１”である場合に比べて位相がずれて、立ち上がりタイミングが早くなる。その結果、データのホールドタイムを長くすることが出来る。

以上のように本実施形態に係る構成では、製造バラツキによるＬＳＩ２の特性バラツキを、ＬＳＩ２全体としては電圧制御回路４による電圧ＶＤＤの制御によって抑制し、またそれによってロジック回路５が受ける悪影響を内部クロック発生回路６３によって補整している。そのため、ＬＳＩ２の動作安定性を向上できる。

［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体集積回路装置について説明する。本実施形態は、電圧制御回路４の保持する制御情報に基づいて、ＬＳＩ２内に含まれる個々の回路全体の全体的な特性を回路毎に最適化する手法に関するものである。図２８は、本実施形態に係る半導体装置システムのブロック図である。

図示するように ＬＳＩ２は、同一の半導体基板上に形成された電圧制御回路４、ロジック回路５、及びＳＲＡＭ（Static Random Access Memory）６を備えている。電圧制御回路４は、制御情報ＣＮＴを保持する。制御情報ＣＮＴは電圧発生回路３の制御用に用いられる。制御情報ＣＮＴと、電圧発生回路３の発生する電圧ＶＤＤとの関係を、図２に示す。

図示するようにシステム１は、半導体集積回路（ＬＳＩ）２と電圧発生回路３とを備えている。電圧発生回路３は、電源電圧ＶＤＤを発生してＬＳＩ２へ供給する。ＬＳＩ２は、電圧発生回路３により与えられる電圧ＶＤＤを用いて動作する。

ＬＳＩ２は、第１の実施形態と同様に、同一の半導体基板上に形成された電圧制御回路４、ロジック回路５、及びＳＲＡＭ６を備えている。電圧制御回路４は第１の実施形態と同様であり、図２に示す関係によって電圧発生回路３の発生する電圧ＶＤＤを制御する。ＳＲＡＭ６及びロジック回路５の少なくともいずれか一方は、内部にバックバイアス発生回路８を有している。バックバイアス発生回路８は、電圧制御回路４の保持する制御情報ＣＮＴに応じてバックバイアス電圧Ｖbbを発生する。バックバイアス発生回路８がＳＲＡＭ６内に設けられている場合には、バックバイアス発生回路８はＳＲＡＭ６内の一部または全てのＭＯＳトランジスタのバックゲートに対してバックバイアス電圧Ｖbbを印加する。またバックバイアス発生回路８がロジック回路５内に設けられている場合には、バックバイアス発生回路８はロジック回路５内の一部または全てのＭＯＳトランジスタのバックゲートに対してバックバイアス電圧Ｖbbを印加する。

図２９は、制御情報ＣＮＴとバックバイアス電圧Ｖbbの大きさとの関係を示すテーブルの一例である。バックバイアス発生回路８は図２９に示すテーブルを内部に保持する。図示するように、ＣＮＴ＝“０１”の際には、バックバイアス発生回路１４はＶbb＝０．１Ｖを発生し、ＣＮＴ＝“１０”の際にはＶbb＝０．２Ｖを発生し、ＣＮＴ＝“１１”の際にはＶbb＝０．０Ｖを発生する。すなわちバックバイアス発生回路１４は、制御情報ＣＮＴに応じてＭＯＳトランジスタの閾値電圧Ｖthを変化させるように、バックバイアス電圧Ｖbbを発生する。

上記構成のＬＳＩ２であると、下記（５）の効果が得られる。
（５）半導体素子の特性バラツキを抑制し、ＬＳＩの動作安定性を向上出来る（その５）。
本実施形態によって得られる効果について図３０を用いて説明する。図３０は、ＬＳＩ２の消費電力と動作速度との関係を示すグラフである。図示するように、例えば制御情報ＣＮＴが“１１”とされることにより電源電圧ＶＤＤが１．１Ｖの際の消費電力と動作速度が、グラフ中のＡ点であったとする。Ａ点では、動作速度はＳth以上であるが消費電力はＰthより大きい。従って電圧制御回路４は、動作点が図中の斜線の領域内となるよう、電源電圧ＶＤＤを低下させる。電源電圧ＶＤＤを変化させることで可能な動作点を結んだものが、図中の破線矢印である。破線矢印で示されるように、本ＬＳＩ２であると、電源電圧ＶＤＤの変化だけでは、動作速度及び消費電力の条件を満足させることが出来ない。

そこで本実施形態では、ロジック回路５または／及びＳＲＡＭ６内にバックバイアス発生回路８を設け、これによりロジック回路５または／及びＳＲＡＭ６内のＭＯＳトランジスタの閾値電圧を変化させている。例えば図２９のようにバックバイアス電圧Ｖbbを印加することで、ＭＯＳトランジスタの閾値電圧は上昇する。ＭＯＳトランジスタの閾値電圧の上昇は、ＬＳＩ２全体として見ると動作速度の低下と消費電力の低下につながる。従って図３０に示すように、例えば制御情報ＣＮＴが“１０”で電源電圧ＶＤＤが１．０Ｖの場合には、バックバイアス電圧Ｖbb＝０．２Ｖを印加することでＭＯＳトランジスタの閾値電圧を上昇させる。その結果、ＬＳＩ２の動作点はＢ点から実線矢印で示したように斜線の領域に移動する。例えば制御情報ＣＮＴが“０１”で電源電圧ＶＤＤが０．９Ｖの場合も同様である。この場合には、Ｂ点に比べて消費電力が低いので、バックバイアス電圧ＶbbはＣＮＴ＝“１０”の場合よりも低い０．１Ｖを印加することでＭＯＳトランジスタの閾値電圧を上昇させる。その結果、ＬＳＩ２の動作点はＣ点から実線矢印で示したように斜線の領域に移動する。

以上のように本実施形態に係る構成であると、電源電圧ＶＤＤだけでなく、ＬＳＩ２内の各回路に設けたバックバイアス発生回路８によって、各回路内のＭＯＳトランジスタの閾値電圧を変化させ、これにより消費電力と動作速度を変化させている。その結果、半導体素子の特性バラツキを抑制し、ＬＳＩの動作安定性が向上出来る。

上記のように、この発明の第１乃至第５の実施形態であると、ＬＳＩ２全体の消費電力や動作速度等の性能を基準にして電源電圧の大きさを決定している。そして、ＬＳＩ２内の個々の回路が、電圧制御回路４内の制御情報を参照することによって、個々の回路の動作特性を変化させる。これにより、電源電圧の変動に伴って発生する個々の回路への悪影響を相殺出来る。従って、ＬＳＩ２の動作安定性を向上出来る。

なお、上記第１乃至第５の実施形態では、ＬＳＩ２がロジック回路５とＳＲＡＭ６との組み合わせである場合を例に説明したが、ＬＳＩ２の内部構成は特に限定されない。勿論、例えば単体の半導体メモリチップであっても良い。またＬＳＩ２内において制御情報ＣＮＴにより特性を制御される対象は、上記実施形態のような複数の半導体素子を含む回路ブロックに限定されず、例えば半導体素子１個であっても良い。なお、制御情報によって変化される個々の回路の動作特性は、上記第１乃至第４の実施形態で説明したものに限定されるものではない。

更に、上記第１乃至第４の実施形態を組み合わせても良い。図３１は、第１乃至第４の実施形態を組み合わせたＳＲＡＭ６の回路ブロックである。図示するように本構成は、第１の実施形態で説明した図３の構成において、第２の実施形態で説明したセンスアンプ制御回路１５、第３の実施形態で説明した出力バッファ１６及び出力バッファ制御回路１７、第４の実施形態で説明した内部クロック発生回路６３、及び制御回路１８を備えており、内部クロックＩＣＬＫに同期してデータの入出力を行う同期式ＳＲＡＭである。制御回路１８は、内部クロックＩＣＬに同期して動作し、各回路の動作を制御する。勿論、本構成に対して第５の実施形態を適用しても良い。

また上記実施形態では、同一基板上に形成されたロジック回路５とＳＲＡＭ６とが同一半導体基板上に設けられた１つのＬＳＩ２が、電圧発生回路３によって制御される場合を例に挙げて説明した。しかし、図３２に示すように、複数のＬＳＩ（半導体チップ）２−１、２−２を備え、そのうちのいずれか一方（図３２であるとＬＳＩ２−１）のみが電圧制御回路４を備えていても良い。この場合には、ＬＳＩ２−２は、ＬＳＩ２−１内の電圧制御回路４が保持する制御情報を用いて、自身の動作特性を制御する。また図３３に示すように、電圧制御回路４がＬＳＩ２−１の外部にあっても良い。すなわち、１つの電圧制御回路４によって複数のＬＳＩが制御される場合であっても良い。

また上記第２、第５の実施形態においては、バックバイアス電圧Ｖbbとして正電圧だけでなく負電圧を用いても良い。更に第５の実施形態においては、図３０において閾値電圧を上げる場合を例に説明した。しかし消費電力は条件を満たしているが動作速度が満たされていない場合には、閾値電圧を方向で変化させても良い。更に、上記制御情報ＣＮＴは、２進数２桁の３種類に限られるものでは無く、４種類以上であっても良い。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＬＳＩのブロック図。 この発明の第１の実施形態に係るＬＳＩの備える電圧制御回路が保持する制御情報と、電圧発生回路が発生する電源電圧との関係を示す表。 この発明の第１の実施形態に係るＬＳＩの備えるＳＲＡＭのブロック図。 この発明の第１の実施形態に係るＳＲＡＭの備えるメモリセルの回路図。 この発明の第１の実施形態に係るＳＲＡＭの備えるバックバイアス発生回路が保持する表。 この発明の第１の実施形態に係るＳＲＡＭの備えるメモリセルに含まれるＭＯＳトランジスタの断面図。 この発明の第１の実施形態に係るＬＳＩの有するＭＯＳトランジスタのバラツキの様子を示すグラフ。 この発明の第１の実施形態に係るＬＳＩの動作速度及び消費電力のバラツキの様子を示すグラフ。 ＬＳＩの消費電力と動作速度との関係を示すグラフ。 この発明の第１の実施形態に係るＬＳＩの、消費電力と動作速度との関係を示すグラフであり、ＶＤＤを下げることで消費電力を抑制している様子を示す図。 この発明の第１の実施形態に係るＬＳＩの、消費電力と動作速度との関係を示すグラフであり、ＶＤＤを上げることで動作速度を向上させている様子を示す図。 この発明の第１の実施形態に係るＬＳＩにおける、電圧制御回路及びバックバイアス発生回路の動作を示すフローチャート。 この発明の第１の実施形態に係るＬＳＩにおいて、制御情報に対する電源電圧、バックバイアス電圧、及びＭＯＳトランジスタの閾値電圧の変化を示すグラフ。 この発明の第２の実施形態に係るＬＳＩの備えるＳＲＡＭのブロック図。 この発明の第２の実施形態に係るＬＳＩの備えるセンスアンプ制御回路の回路図。 この発明の第２の実施形態に係るＳＲＡＭの備えるタイミング制御回路が保持する表。 この発明の第２の実施形態に係るＳＲＡＭの備えるセンスアンプ制御回路が出力するセンスアンプ活性化信号のタイミングチャート。 この発明の第２の実施形態に係るＳＲＡＭにおける、ワード線、ビット線対、及びセンスアンプ活性化信号のタイミングチャート。 この発明の第２の実施形態に係るＳＲＡＭにおける、電圧制御回路及びセンスアンプ制御回路の動作を示すフローチャート。 この発明の第２の実施形態に係るＬＳＩの備えるＳＲＡＭのブロック図。 この発明の第３の実施形態に係るＳＲＡＭの備える出力バッファ及び出力バッファ制御回路の回路図。 この発明の第３の実施形態に係るＳＲＡＭの備える出力バッファ制御回路が保持する表。 出力バッファと、該出力バッファに接続される負荷の回路図。 この発明の第３の実施形態に係るＳＲＡＭにおける、電圧制御回路及び出力バッファ制御回路の動作を示すフローチャート。 この発明の第４の実施形態に係るＬＳＩの備えるロジック回路のブロック図。 この発明の第４の実施形態に係るロジック回路の備える内部クロック発生回路の回路図。 この発明の第４の実施形態に係るロジック回路における、内部クロックとデータのタイミングチャート。 この発明の第５の実施形態に係るＬＳＩのブロック図。 この発明の第５の実施形態に係るバックバイアス発生回路の保持する表。 この発明の第５の実施形態に係るＬＳＩにおける、消費電力と動作速度との関係を示すグラフであり、ＶＤＤを下げることで消費電力を抑制している様子を示す図。 この発明の第１乃至第４の実施形態の変形例に係るＳＲＡＭのブロック図。 この発明の第１乃至第５の実施形態の第１変形例に係る半導体装置のブロック図。 この発明の第１乃至第５の実施形態の第２変形例に係る半導体装置のブロック図。

符号の説明

１…半導体回路システム、２…ＬＳＩ、３…電圧発生回路、４…電圧制御回路、５…ロジック回路、６…ＳＲＡＭ、７…クロック発生回路、８、１４…バックバイアス発生回路、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムセレクタ、１３…センスアンプ、１５…センスアンプ制御回路、１６…出力バッファ、１７…出力バッファ制御回路、１８…制御回路、２０、２１、５４〜５７…ＭＯＳトランジスタ、２２、２３、４７、７６…インバータ、４０…内部信号発生回路、４１、７０…タイミング制御回路、４２、７１…タイミング決定回路、４３〜４６、５０、５１、７２〜７５…ＮＡＮＤゲート、５２、５３…ＮＯＲゲート、６０、６１…フリップフロップ、６２…組み合わせ回路、６３…内部クロック発生回路

Claims (5)

1. 外部電源回路から与えられる電圧を電源電圧として用いて動作する半導体集積回路装置であって、前記半導体集積回路装置は、
   同一の半導体基板上に形成された第１半導体回路及び第２半導体回路と、
   前記半導体基板上に形成され、前記半導体集積回路装置の動作性能に応じて、前記外部電源回路の発生する前記電圧を制御する制御情報を保持する電圧制御回路と
   を具備し、前記第１半導体回路は、前記電圧制御回路の保持する前記制御情報に応じて、該第１半導体回路の動作特性を変化させる特性制御回路を備える
   ことを特徴とする半導体集積回路装置。
2. 前記第１半導体回路は、ＭＯＳトランジスタを含むメモリセルを備えた半導体記憶装置であり、
   前記特性制御回路は、前記制御情報に応じて、前記メモリセルに含まれる前記ＭＯＳトランジスタに対してバックゲートバイアスを印加する
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１半導体回路は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルから読み出されたデータを増幅するセンスアンプとを含む半導体記憶装置であり、
   前記特性制御回路は、前記制御情報に応じて、前記センスアンプを活性化するタイミングを変化させる
   ことを特徴とする請求項１記載の半導体集積回路装置。
4. 前記第１半導体回路は出力バッファ回路を含み、
   前記特性制御回路は、前記制御情報に応じて、前記出力バッファ回路の電流駆動能力を制御する
   ことを特徴とする請求項１記載の半導体集積回路装置。
5. 前記第１半導体回路はクロックに同期してデータを内部に取り込み、
   前記特性制御回路は、前記制御情報に応じて、前記第１半導体回路のセットアップタイム及びホールドタイムを制御する
   ことを特徴とする請求項１記載の半導体集積回路装置。

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