JP2007250020A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、MISトランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイ11と、ビット線に転送されたデータを増幅するセンスアンプ回路15と、MISトランジスタにより構成されかつデータが固定された第1のダミーセルを複数含む第1のダミーセル群DCNと、第1のダミーセル群DCNを選択するダミーワード線と、第1のダミーセル群のデータが転送されるダミービット線と、ダミービット線の電位レベルの変化に基づいて、センスアンプ回路15を活性化する活性化信号を生成する信号生成回路18と、第1のダミーセル群DCNに供給されるソース電位を生成する電位生成回路19とを具備し、ソース電位は、電源電位と異なる。
【選択図】 図1
Description
Kenichi Osada et al., "Universal-Vdd 0.65-2.0V 32kB Cache using Voltage-Adapted Timing-Generation Scheme and a Lithographical-Symmetric Cell", 2001 ISSCC (International Solid-State Circuits Conference) / SESSION 11 / SRAM / 11.1
図1は、本発明の第1の実施形態に係るSRAMの構成を示すブロック図である。なお、図1に示したSRAMは、読み出し系を中心に示している。SRAMは、スタティック型の複数のメモリセルMCから構成されたメモリセルアレイ11を備えている。メモリセルアレイ11には、それぞれがロウ方向に延在するように複数のワード線WLが配設されている。また、メモリセルアレイ11には、それぞれがカラム方向に延在するように複数のビット線対BL,/BLが配設されている。メモリセルアレイ11の行の選択は、ワード線WLにより行われる。メモリセルアレイ11の列の選択は、ビット線対BL,/BLにより行われる。
ソース電位VDCNとして、電源電位VDDと異なる複数の電位を用いることも可能である。第2の実施形態では、第1の実施形態に比べて、ダミービット線遅延をさらに細かく調整する。このために、複数のダミーセルDCNを複数のグループに分け、この複数のグループにそれぞれ異なるソース電位を供給するようにしている。
第3の実施形態は、MOSトランジスタの閾値電圧のばらつきを考慮することで、MOSトランジスタの閾値電圧のばらつきに対してセンスアンプSAの動作変動を抑制するようにしている。
前述したように、ダミービット線DBLを受けるインバータ回路18の閾値電圧は、例えば、VDD/2程度である。よって、インバータ回路18は、ダミービット線DBLの電位がVDD/2程度になった場合に反転動作を行なう。ところが、ダミービット線DBLの電位レベルが電源電位VDDとともに減少するのに対し、ビット線BLのデータを検知するセンスアンプSAが必要とする入力電位差は電源電位VDDとともに減少せず一定である。すなわち、電源電位VDDが減少していくと、センスアンプ活性化信号SAEが活性化されるタイミングが遅れてしまう。
第5の実施形態は、ダミービット線DBLの一定の電位振幅を、上記第4の実施形態とは異なる値で検知して、センスアンプ活性化信号SAEを活性化するようにしている。
上記第4及び第5の実施形態により、NMOSトランジスタの閾値電圧を基準にしたレベル検知が可能となるが、どの位のレベルが適当であるかは電源電位VDD及び閾値電圧の設定や、メモリの構成等によって変わってくる。そのため、場合によっては上記第4及び第5の実施形態の手法では最適な設定とならない場合が発生する可能性がある。
Claims (5)
- MIS(Metal Insulator Semiconductor)トランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルを選択する複数のワード線と、
前記メモリセルに対するデータの送受を行う複数のビット線と、
前記ビット線に転送されたデータを増幅するセンスアンプ回路と、
MISトランジスタにより構成されかつデータが固定された第1のダミーセルを複数含む第1のダミーセル群と、
前記第1のダミーセル群を選択するダミーワード線と、
前記第1のダミーセル群のデータが転送されるダミービット線と、
前記ダミービット線の電位レベルの変化に基づいて、前記センスアンプ回路を活性化する活性化信号を生成する信号生成回路と、
前記第1のダミーセル群に供給されるソース電位を生成する電位生成回路と
を具備し、
前記メモリセルには、電源電位が供給され、
前記ソース電位は、前記電源電位と異なることを特徴とする半導体記憶装置。 - MISトランジスタにより構成されかつデータが固定された第2のダミーセルを複数含む第2のダミーセル群をさらに具備し、
前記ダミーワード線は、前記第1及び第2のダミーセル群を選択し、
前記ダミービット線には、前記第1及び第2のダミーセル群のデータが転送され、
前記第2のダミーセル群には、前記電源電位が供給されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記電位生成回路は、N型からなるMISトランジスタを含み、
前記ソース電位は、前記電源電位から前記MISトランジスタの閾値電圧を引いた電位に設定されることを特徴とする請求項1又は2に記載の半導体記憶装置。 - MISトランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルを選択する複数のワード線と、
前記メモリセルに対するデータの送受を行う複数のビット線と、
前記ビット線に転送されたデータを増幅するセンスアンプ回路と、
MISトランジスタにより構成されかつデータが固定されたダミーセルを複数含むダミーセル群と、
前記ダミーセル群を選択するダミーワード線と、
前記ダミーセル群のデータが転送されるダミービット線と、
前記ダミービット線の電位振幅が電源電位に依存しない一定レベルに変化するのを検知して、前記センスアンプ回路を活性化する活性化信号を生成する検知回路と
を具備することを特徴とする半導体記憶装置。 - 前記検知回路は、N型からなりかつ閾値電圧を有する第1のMISトランジスタと、第1のインバータ回路とを含み、
前記第1のMISトランジスタのソース端子は、前記ダミービット線に接続され、
前記第1のMISトランジスタのドレイン端子は、前記第1のインバータ回路の入力端子に接続され、
前記第1のMISトランジスタのゲート端子は、任意電位に接続され、
前記活性化信号は、前記第1のインバータ回路の出力端子から出力されることを特徴とする請求項4に記載の半導体記憶装置。
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