JPH0636580A - 半導体読み出し専用記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体ＲＯＭの出力データの“１”→“１”ま
たは“０”→“１”の読み出しモードに際して行選の抵
抗等による信号遅延が生じても、行線の切換り時の
“０”グリッチの発生を防止し、“１”データのアクセ
スタイムを改善する。 【構成】半導体ＲＯＭにおいて、行デコーダ２の出力の
遷移状態を検知する行デコーダ出力遷移検知回路１１
と、この行デコーダ出力遷移検知回路の検知出力を受け
て出力バッファの動作を制御する制御回路１２とを具備
することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体読み出し専用記
憶装置（以下、半導体ＲＯＭと記す）に係り、特に出力
データの“１”→“１”または“０”→“１”の読み出
しモードにおける行線の切り換わり時の“０”グリッチ
の発生を防止する技術に関する。

【０００２】

【従来の技術】図７は、従来のＣＭＯＳ型（相補性絶縁
ゲート型）のＥＰＲＯＭ（紫外線消去・再書き込み可能
なＲＯＭ）の一部を示すブロック図である。

【０００３】１はメモリセルアレイ、２は行アドレス入
力Ａ７〜Ａ３に応じてメモリセルアレイＭＡの行線を選
択制御する行デコーダ、３はメモリセルアレイ１の列線
を選択する列セレクタ、４は列アドレス入力Ａ２〜Ａ０
に応じて列セレクタ３を選択制御する列デコーダ、５は
センスアンプおよび出力バッファを含む出力回路、６は
出力バッファ制御回路である。図８は、図７のＥＰＲＯ
Ｍの一部を示す回路図である。

【０００４】メモリセルアレイ１において、行列状に配
列されているメモリセル（Ｓ11〜Ｓ1n）、（Ｓ21〜Ｓ2
n）…は、セルトランジスタのゲート閾値が記憶データ
の“０”、“１”に応じて設定されている。ＷＬ０、Ｗ
Ｌ１…は行線、ＢＬ１〜ＢＬｎは列線である。行デコー
ダ２は、行アドレス入力をデコードするデコーダ回路お
よび行線駆動回路２ｂ…とを有する。

【０００５】列セレクタ３は、列線ＢＬ１〜ＢＬｎにそ
れぞれ直列に接続された列選択トランジスタＣＳ１〜Ｃ
Ｓｎからなり、８組に区分され、各組の列選択トランジ
スタ同士の各他端が共通に接続されている。

【０００６】列デコーダ４は、列アドレス入力をデコー
ドするデコーダ回路および列選択信号ＣＬ０、ＣＬ１、
ＣＬ２…を列選択信号線に供給する列選択トランジスタ
駆動回路４ｂ…とを有する。

【０００７】出力回路５は、各組の列選択トランジスタ
同士の共通接続点（共通列線ＤＬ０〜ＤＬ７）に読み出
された信号ＯＴ０〜ＯＴ７をそれぞれ検知・増幅する８
個のセンスアンプＳＡ０〜ＳＡ７と、それぞれクロック
ドインバータからなり、動作時に各センスアンプＳＡ０
〜ＳＡ７の出力を反転させて出力バスに出力する８個の
出力バッファＢＦ０〜ＢＦ７とを有する。

【０００８】出力バッファ制御回路６は、読み出しイネ
ーブル信号ＲＤＥＮに基づいて相補的な出力イネーブル
信号（ＯＴＥＮ、／ＯＴＥＮ）を出力バッファＢＦ０〜
ＢＦ７に供給する。上記センスアンプＳＡ０〜ＳＡ７
は、それぞれ図３に示すように構成されている。

【０００９】図３において、３０はカレントミラー負荷
を有する差動回路であり、プリチャージ信号ＰＳがイン
バータ３１により反転された信号／ＰＳを受けて活性化
される。差動回路３０の一方の入力端と共通列線との間
に列線電圧クランプ回路が挿入されており、差動回路３
０の他方の入力端には例えば３Ｖのセンス基準電圧VREF
が供給される。

【００１０】上記クランプ回路においては、ゲート・ド
レイン相互が接続されたＰＭＯＳトランジスタＰ１がＶ
CCノード（例えば５Ｖの電源電圧）と差動回路３０の一
方の入力端と間に接続されており、差動回路３０の一方
の入力端と共通列線との間にＮＭＯＳトランジスタＮ１
が挿入されており、このトランジスタＮ１のゲートには
バイアス電圧BIASが供給される。

【００１１】さらに、ＶCCノードと差動回路３０の一方
の入力端との間には、プルアップ用のＰＭＯＳトランジ
スタＰ２が接続されており、そのゲートには接地電位Ｖ
SSが与えられる。また、ＶCCノードと差動回路３０の他
方の入力端との間には、プルアップ用のＰＭＯＳトラン
ジスタＰ３が接続されており、そのゲートには前記反転
プリチャージ信号／ＰＳが与えられる。上記ＲＯＭの通
常の読み出し動作はよく知られているので、以下、簡単
に説明する。

【００１２】列アドレス入力がそのままで行アドレス入
力が変化した場合のアクセス時には、行選択により選択
された各メモリセルに接続されている各列線の電位は、
選択セルがオフ状態（記憶データ“０”の状態）の場合
には例えば３．５Ｖの高レベル（センス基準電圧VREFよ
り高いレベル）、選択セルがオン状態（記憶データ
“１”の状態）の場合には例えば２．５Ｖの低レベル
（センス基準電圧VREFより低いレベル）になる。この選
択列線の電位はセンスアンプおよび出力バッファを経て
出力データＤ０〜Ｄ７となる。この場合、選択列線の電
位の高レベル／低レベルが対応して読み出し読み出しデ
ータ出力の“０”レベル（低レベル）／“１”レベル
（高レベル）となる。

【００１３】即ち、選択されたメモリセルに接続されて
いる列線の電位は上記２．５Ｖと３．５Ｖとの間で変化
するので、読み出しデータ出力は“１”と“０”との間
を変化し、“１”→“０”あるいは“１”→“１”また
は“０”→“０”あるいは“０”→“１”のように変化
する。

【００１４】これに対して、行アドレス入力がそのまま
で列アドレス入力が変化した場合のアクセス時には、選
択されたメモリセルに接続されている列線のレベルに対
応した読み出しデータ出力が現れ、読み出しデータ出力
は、“１”→“０”あるいは“１”→“１”または
“０”→“０”あるいは“０”→“１”のように変化す
る。 ところで、通常、行線ＷＬ０、ＷＬ１…はポリシ
リコンやポリサイド等からなり、その抵抗分（Ｒ11〜Ｒ
1n-1）、（Ｒ21〜Ｒ2n-1）…が存在する。また、行線Ｗ
Ｌ０、ＷＬ１…には多数のセル（Ｓ11〜Ｓ1n）、（Ｓ21
〜Ｓ2n）…のゲート容量が負荷として存在する。

【００１５】このような抵抗分や負荷容量の存在による
信号遅延によって、行線ＷＬ０、ＷＬ１…の行デコーダ
側の一端部に近い列線ＢＬ１近傍部の行選択信号に対し
て、行線ＷＬ０、ＷＬ１…の行デコーダ側とは反対側の
他端部（終端部）に近い列線ＢＬｎ近傍部の行選択信号
の立上りが遅れ、列線ＢＬｎに接続されているセルの選
択が行選択開始時より遅れるので、出力データにグリッ
チが発生するという問題がある。以下、出力データにグ
リッチが発生する理由について詳述する。図９は、上記
ＥＰＲＯＭのアドレス選択からデータ出力までの一例を
示すタイミング波形図である。

【００１６】例えば選択セルＳ11、Ｓ1n-2からデータを
読み出す場合、行線ＷＬ０を選択して活性化（“Ｈ”レ
ベル）すると同時に列選択トランジスタＣＳ１を選択す
るための列選択信号線ＣＬ０を活性化（“Ｈ”レベル）
した後、読み出しイネーブル信号ＲＤＥＮを活性化
（“Ｈ”レベル）する。この場合、選択セルＳ11近傍の
行線信号よりも選択セルＳ1n-2近傍の行線信号の立上り
が遅れるので、セルＳ11から共通列線ＤＬ０に読み出さ
れたデータのタイミングよりもセルＳ1n-2から共通列線
ＤＬ７に読み出されたデータのタイミングが遅れる。そ
して、読み出しイネーブル信号ＲＤＥＮの活性化から若
干遅れて出力イネーブル信号ＯＴＥＮが活性化（“Ｈ”
レベル）すると、共通列線ＤＬ０の読み出しデータＯＴ
０が出力データＤ“として出力バス７に出力し、さら
に、共通列線ＤＬ７の読み出しデータＯＴ７が出力デー
タＤ７として出力バス７に出力するようになる。

【００１７】この後、列アドレス入力および読み出しイ
ネーブル信号ＲＤＥＮをそのままにして、行アドレス入
力を変化させて選択行線をＷＬ０からＷＬ１に切り換え
て選択セルＳ21、Ｓ2n-2からデータを読み出す場合に
も、上記と同様に、選択セルＳ21近傍の行線信号よりも
選択セルＳ2n-2近傍の行線信号の立上りが遅れるので、
セルＳ21の出力データＤ０とセルＳ2n-2の出力データＤ
７とではタイミングの違いが生じる。

【００１８】上記動作に際して、出力データＤ０は正常
に読み出されるが、出力データＤ７は“０”グリッチが
発生した後に正常に読み出される。即ち、列線ＢＬｎ近
傍部の行選択信号の波形の立上りおよび立下りがなま
り、行アドレス入力の切り換え時に、列線ＢＬｎ近傍部
の行選択信号の非選択期間が長くなる。この非選択期間
に、センスアンプの一方の入力端に接続されているＰＭ
ＯＳトランジスタＰ１およびＰ２により共通列線の電位
がプルアップされる。

【００１９】したがって、新たに選択されたセルＳ2n-2
がオン状態であった場合には、出力データＤ７は、本来
は“１”→“１”または“０”→“１”と変化するはず
であるが、この変化の間（前記非選択期間）に過渡的に
“０”になる。このような“０”グリッチが発生する
と、オン状態の選択セルＳ2n-2に対する“１”データの
アクセスタイムが大幅に劣化してしまう。上記したよう
な現象は、ＥＰＲＯＭに限らず、電気的消去・再書き込
み可能なＲＯＭ（ＥＥＰＲＯＭ）においても生じる。

【００２０】

【発明が解決しようとする課題】上記したように従来の
半導体ＲＯＭは、出力データの“１”→“１”または
“０”→“１”の読み出しモードにおいて、行線の抵抗
分や負荷容量による行選択信号の遅延に起因して、行線
の切り換わり時に“０”グリッチが発生し、“１”デー
タのアクセスタイムが大幅に劣化してしまうという問題
があった。

【００２１】本発明は上記の問題点を解決すべくなされ
たもので、出力データの“１”→“１”または“０”→
“１”の読み出しモードにおいて、行線の抵抗分や負荷
容量による行選択信号の遅延が生じても、行線の切り換
わり時に“０”グリッチが発生することを防止でき、
“１”データのアクセスタイムを改善し得る半導体読み
出し専用記憶装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の半導体読み出し
専用記憶装置は、読み出し専用メモリセルが行列状に配
列されたメモリセルアレイと、このメモリセルアレイの
行線を選択する行デコーダと、上記メモリセルアレイの
列線を選択する列選択トランジスタと、この列選択トラ
ンジスタを制御する列デコーダと、上記列選択トランジ
スタを経た選択列線からの読み出し信号を検知・増幅す
るセンスアンプと、このセンスアンプの出力をバッファ
増幅するデータ出力バッファと、前記行デコーダの出力
の遷移状態を検知する行デコーダ出力遷移検知回路と、
この行デコーダ出力遷移検知回路の検知出力を受けて前
記出力バッファの動作を制御する制御回路とを具備する
ことを特徴とする。

【００２３】

【作用】出力データの“１”→“１”または“０”→
“１”の読み出しモードにおいて、行線の抵抗分や負荷
容量による行選択信号の遅延が生じ、行線の行デコーダ
側とは反対側の他端部に近い行選択信号の立上りが遅
れ、上記他端部の行選択信号の非選択期間が長くなり、
列線電位がプルアップされる。しかし、この非選択期間
（行線の切り換わり時）には、行デコーダ出力遷移検知
回路から検知出力（パルス）が発生する。制御回路は、
この検知出力が入力すると、出力バッファの動作を不可
能状態に制御する。したがって、この出力バッファの非
動作期間に出力データに“０”グリッチが発生すること
はなく、出力データは、本来通り“１”→“１”または
“０”→“１”と変化する。

【００２４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の半導体ＲＯＭの一実施例
に係るＥＰＲＯＭの一部を示している。

【００２５】このＥＰＲＯＭは、図７を参照して前述し
た従来のＥＰＲＯＭと比べて、行デコーダ出力遷移検知
回路１１が付加され、出力バッファ制御回路１２が変更
されている点が異なり、その他は同じであるので図７中
と同一符号を付している。

【００２６】即ち、１はメモリセルアレイ、２は行アド
レス入力Ａ７〜Ａ３に応じてメモリセルアレイ１の行線
を選択制御する行デコーダ、３はメモリセルアレイ１の
列線を選択する列セレクタ、４は列アドレス入力Ａ２〜
Ａ０に応じて列セレクタ３を選択制御する列デコーダ、
５はセンスアンプおよび出力バッファを含む出力回路、
１１は行デコーダ出力遷移検知回路、１２は出力バッフ
ァ制御回路である。上記行デコーダ出力遷移検知回路１
１は、前記行デコーダ２の出力の遷移状態を検知するも
のである。

【００２７】上記出力バッファ制御回路１２は、上記行
デコーダ出力遷移検知回路１１の検知出力ＥＮＢが入力
している時には、読み出しイネーブル信号ＲＤＥＮの入
力を禁止して出力回路５の出力バッファ７を非動作状態
に制御する。

【００２８】図２は、図１のＥＰＲＯＭの一部を示す回
路図であり、図８を参照して前述した従来のＥＰＲＯＭ
と比べて、行デコーダ出力遷移検知回路１１、出力バッ
ファ制御回路１２が異なり、その他は同じであるので図
８中と同一符号を付している。

【００２９】即ち、メモリセルアレイ１は、ｍ行×ｎ列
の行列状にメモリセル（Ｓ11〜Ｓ1n）、（Ｓ21〜Ｓ2n）
…が配列されている。これらの各メモリセルは、それぞ
れ浮遊ゲートおよび制御ゲートを有し、例えばソースが
接地電位ＶSSに接続されたＮチャネルＭＯＳトランジス
タからなり、そのゲート閾値が記憶データの“０”、
“１”に応じて設定されている。

【００３０】上記メモリセルアレイ１において、ＷＬ
０、ＷＬ１…は同一行のメモリセルのゲートに共通に接
続されている行線である。ＢＬ１〜ＢＬｎは同一列のメ
モリセルのドレインに共通に接続されている列線であ
る。

【００３１】行デコーダ２は、行アドレス入力をデコー
ドするデコーダ回路およびこのデコーダ回路の出力に応
じて行線ＷＬ０、ＷＬ１…（例えばポリシリコン線）を
選択的に駆動する行線駆動回路２ｂ…とを有する。

【００３２】列セレクタ３は、メモリセルアレイ１の列
線ＢＬ１〜ＢＬｎにそれぞれ直列に接続された例えばＮ
チャネル列選択トランジスタＣＳ１〜ＣＳｎからなり、
８組に区分され、各組の列選択トランジスタ同士の各他
端が共通に接続されている。列デコーダ４は、列アドレ
ス入力をデコードするデコーダ回路およびこのデコーダ
回路の出力に応じて列選択トランジスタＣＳ１〜ＣＳｎ
を選択的に駆動するための列選択信号ＣＬ０、ＣＬ１、
ＣＬ２…を列選択信号線（例えばアルミニウム線）に供
給する列選択駆動回路４ｂ…とを有する。

【００３３】出力回路５は、各組の列選択トランジスタ
同士の共通接続点（共通列線ＤＬ０〜ＤＬ７）に読み出
された信号ＯＴ０〜ＯＴ７をそれぞれ検知・増幅する８
個のセンスアンプＳＡ０〜ＳＡ７と、それぞれクロック
ドインバータからなり、動作時に各センスアンプＳＡ０
〜ＳＡ７の出力を反転させて出力バスに出力する８個の
出力バッファＢＦ０〜ＢＦ７とを有する。

【００３４】前記行デコーダ出力遷移検知回路１１は、
２個のノア回路１１１、１１２が用いられている。第１
のノア回路１１１は、前記行線駆動回路２…の各出力が
それぞれ対応してゲートに入力するダミーセル用のＮＭ
ＯＳトランジスタ（ＳD1、ＳD2…）と、これらのダミー
セル用トランジスタの各ドレインに共通に接続されたダ
ミー列線ＤＢＬと、このダミー列線とＶCCノードとの間
に接続され、ゲートにプリチャージ信号ＰＳが入力する
プルアップ用のＰＭＯＳトランジスタＰ４とからなる。
この場合、前記ダミーセル用トランジスタ（ＳD1、ＳD2
…）は、前記行線ＷＬ０、ＷＬ１…の行デコーダ側とは
反対側に配置されており、前記メモリセル（Ｓ11〜Ｓ1
n）、（Ｓ21〜Ｓ2n）…と同じ種類のトランジスタが用
いられている。第２のノア回路１１２は、上記第１のノ
ア回路１１１の出力およびプリチャージ信号ＰＳが入力
する。

【００３５】上記行デコーダ出力遷移検知回路１１にお
いては、プリチャージ信号ＰＳが活性レベル（“Ｌ”）
の時に、プルアップ用トランジスタＰ４がオンになり、
ダミー列線ＤＢＬが“Ｈ”レベルにプリチャージされ
る。そして、行アドレス入力の遷移時に行デコーダ２の
全ての出力が非選択状態になっている時に、ダミーセル
用の各トランジスタ（ＳD1、ＳD2…）がオフになり、ダ
ミー列線ＤＢＬが“Ｈ”レベルを保持し、第２のノア回
路１１２の出力ＥＮＢが“Ｌ”レベル（検知出力レベ
ル）になる。その他の期間は、第２のノア回路１１２の
出力ＥＮＢが“Ｈ”レベルになる。プリチャージ信号Ｐ
Ｓが非活性レベル（“Ｈ”）の時には、第２のノア回路
１１２の出力ＥＮＢが“Ｌ”レベルになる。

【００３６】前記出力バッファ制御回路１２は、行デコ
ーダ出力遷移検知回路１１の出力および読み出しイネー
ブル信号ＲＤＥＮが入力するナンド回路１２１と、この
ナンド回路１２１の出力に基づいて相補的な出力イネー
ブル信号（ＯＴＥＮ、／ＯＴＥＮ）を発生して出力バッ
ファＢＦ０〜ＢＦ７を制御するインバータ回路１２２と
からなる。

【００３７】上記出力バッファ制御回路１２において
は、行デコーダ出力遷移検知回路１１の出力ＥＮＢが
“Ｈ”レベルの時には、読み出しイネーブル信号ＲＤＥ
Ｎが入力すると、相補的な出力イネーブル信号（ＯＴＥ
Ｎ、／ＯＴＥＮ）を発生して出力バッファＢＦ０〜ＢＦ
７を動作可能状態に制御する。これに対して、行デコー
ダ出力遷移検知回路１１の出力ＥＮＢが“Ｌ”レベルの
時には、読み出しイネーブル信号ＲＤＥＮの入力を禁止
して出力バッファＢＦ０〜ＢＦ７を非動作状態に制御す
る。なお、出力バス７には大きな負荷容量（外部容量も
含む）Ｃ０が寄生する。図３は、センスアンプＳＡ０〜
ＳＡ７の１個の一例を示す回路図である。

【００３８】このセンスアンプにおいて、３０はカレン
トミラー負荷を有する差動回路であり、プリチャージ信
号ＰＳがインバータ３１により反転された信号／ＰＳを
受けて活性化される。差動回路３０の一方の入力端と共
通列線との間に列線電圧クランプ回路が挿入されてお
り、差動回路３０の他方の入力端には例えば３Ｖのセン
ス基準電圧VREFが供給される。

【００３９】上記クランプ回路においては、ゲート・ド
レイン相互が接続されたＰＭＯＳトランジスタＰ１がＶ
CCノード（例えば５Ｖの電源電圧）と差動回路３０の一
方の入力端と間に接続されており、差動回路３０の一方
の入力端と共通列線との間にＮＭＯＳトランジスタＮ１
が挿入されており、このトランジスタＮ１のゲートには
バイアス電圧BIASが供給される。

【００４０】さらに、ＶCCノードと差動回路３０の一方
の入力端との間には、プルアップ用のＰＭＯＳトランジ
スタＰ２が接続されており、そのゲートには接地電位Ｖ
SSが与えられる。また、ＶCCノードと差動回路３０の他
方の入力端との間には、プルアップ用のＰＭＯＳトラン
ジスタＰ３が接続されており、そのゲートには前記反転
プリチャージ信号／ＰＳが与えられる。

【００４１】次に、上記ＥＰＲＯＭの動作を説明する。
ここで、通常の読み出し動作は、基本的には図７に示し
たＥＰＲＯＭの動作と同様であるのでその詳述を省略
し、以下、出力データの“１”→“１”または“０”→
“１”の読み出しモードにおける読み出し動作について
説明する。図４は、上記ＥＰＲＯＭのアドレス選択から
データ出力までの一例を示すタイミング波形図である。

【００４２】いま、例えば選択セルＳ11、Ｓ1n-2からデ
ータを読み出す場合、行線ＷＬ０を選択して活性化
（“Ｈ”レベル）すると同時に列選択トランジスタＣＳ
１を選択するための列選択信号線ＣＬ０を活性化
（“Ｈ”レベル）した後、読み出しイネーブル信号ＲＤ
ＥＮを活性化（“Ｈ”レベル）する。この場合、選択セ
ルＳ11近傍の行線信号よりも選択セルＳ1n-2近傍の行線
信号の立上りが遅れるので、セルＳ11から共通列線ＤＬ
０に読み出されたデータのタイミングよりもセルＳ1n-2
から共通列線ＤＬ７に読み出されたデータのタイミング
が遅れる。そして、読み出しイネーブル信号ＲＤＥＮの
活性化から若干遅れて出力イネーブル信号ＯＴＥＮが活
性化（“Ｈ”レベル）すると、共通列線ＤＬ０の読み出
しデータＯＴ０が出力データＤ“として出力バス７に出
力し、さらに、共通列線ＤＬ７の読み出しデータＯＴ７
が出力データＤ７として出力バス７に出力するようにな
る。

【００４３】この後、列アドレス入力および読み出しイ
ネーブル信号ＲＤＥＮをそのままにして、行アドレス入
力を変化させて選択行線をＷＬ０からＷＬ１に切り換え
て選択セルＳ21、Ｓ2n-2からデータを読み出す場合に
も、上記と同様に、選択セルＳ21近傍の行線信号よりも
選択セルＳ2n-2近傍の行線信号の立上りが遅れるので、
セルＳ21の出力データＤ０とセルＳ2n-2の出力データＤ
７とではタイミングの違いが生じる。

【００４４】上記したような動作に際して、新たに選択
されたセルＳ2n-2がオン状態であった場合、つまり、出
力データＤ７の“１”→“１”または“０”→“１”の
読み出しモードにおいて、行線ＷＬ１の抵抗分（Ｒ21〜
Ｒ2n）や負荷容量による行選択信号の遅延が生じ、行デ
コーダ側とは反対側の他端部（終端部）に近い行選択信
号の立上りが遅れ、上記他端部の行選択信号の非選択期
間が長くなり、この非選択期間に、センスアンプの一方
の入力端に接続されているＰＭＯＳトランジスタＰ１、
Ｐ２により共通列線の電位がプルアップされる。

【００４５】しかし、本実施例のＥＥＰＲＯＭにおいて
は、上記非選択期間（行線の切り換わり時）には、行デ
コーダ出力遷移検知回路１１から検知出力ＥＮＢが発生
する。出力バッファ制御回路１２は、この検知出力ＥＮ
Ｂが入力すると、出力バッファＢＦ０〜ＢＦ７の動作を
不可能状態に制御する。

【００４６】したがって、データ読み出し時における出
力データＤ０〜Ｄ７の間でのアクセスタイム差が生じな
くなると共に、出力バッファＢＦ０〜ＢＦ７の非動作期
間に出力データＤ７に“０”グリッチが発生することは
なく、出力データＤ７は、本来通り“１”→“１”また
は“０”→“１”と変化する。

【００４７】このように出力データに“０”グリッチが
発生しないと、出力ラッチ回路（図示せず）のラッチタ
イミングの余裕が生じるので、メモリシステムの設計が
容易になると共にメモリシステムの誤動作の発生が防止
される。図５は、図２中の行デコーダ出力遷移検知回路
１１の変形例を示す回路図である。

【００４８】５０は前記したようなダミーセルＳD1、Ｓ
D2…およびダミー列線ＤＢＬを含むダミー列線回路であ
り、このダミー列線回路５０の出力ノードと前記プルア
ップ用トランジスタＰ４との間に、２個のＮＭＯＳトラ
ンジスタＮ２、Ｎ３が直列に挿入されている。そして、
上記ＮＭＯＳトランジスタＮ２のゲートはＶCCノードに
接続されており、上記ＮＭＯＳトランジスタＮ３のゲー
トには前記バイアス電圧BIASが印加される。その他の構
成は、図２中の行デコーダ出力遷移検知回路１１と同じ
であるので、同じ符号を付している。図６（ａ）乃至図
６（ｃ）は、図２中のダミーセルの変形例を示してい。

【００４９】即ち、図６（ａ）は、通常のＮＭＯＳトラ
ンジスタ、図６（ｂ）は、ＥＥＰＲＯＭセル、図６
（ｃ）は、消去ゲートを有するフラッシュ型のＥＥＰＲ
ＯＭセルを示している。

【００５０】

【発明の効果】上述したように本発明によれば、出力デ
ータの“１”→“１”または“０”→“１”の読み出し
モードにおいて、行線の抵抗分や負荷容量の存在による
行選択信号の遅延が生じても、行線の切り換わり時に
“０”グリッチが発生することを防止でき、“１”デー
タのアクセスタイムを改善し得る半導体読み出し専用記
憶装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＥＰＲＯＭを示すブロ
ック図。

【図２】図１のＥＰＲＯＭの一部を示す回路図。

【図３】図２中のセンスアンプの１個分を取り出して一
例を示す回路図。

【図４】図１のＥＰＲＯＭの読み出し動作の一例を示す
タイミング波形図。

【図５】図２中の行デコーダ出力遷移検知回路の変形例
を示す回路図。

【図６】図２中のダミーセルの変形例を示す回路図。

【図７】従来のＥＰＲＯＭの一部を示すブロック図。

【図８】図７のＥＰＲＯＭの一部を示す回路図。

【図９】図７のＥＰＲＯＭの読み出し動作の一例を示す
タイミング波形図。

【符号の説明】

１…メモリセルアレイ、２…行デコーダ、３…列セレク
タ、４…列デコーダ、５…出力回路、７…出力バス、１
１…行デコーダ出力遷移検知回路、１２…出力バッファ
制御回路、５０…ダミー列線回路、１１１、１１２…ノ
ア回路、１２１…ナンド回路、１２２…インバータ回
路、Ｓ11〜Ｓ1n、Ｓ21〜Ｓ2n…メモリセル、ＷＬ０、Ｗ
Ｌ１…行線、ＢＬ１〜ＢＬｎ…列線、ＣＳ１〜ＣＳｎ…
列選択トランジスタ、ＤＬ１〜ＤＬｎ…共通列線、ＳＡ
０〜ＳＡ７…センスアンプ、ＢＦ０〜ＢＦ７…出力バッ
ファ、ＳD1、ＳD2…ダミーセル、ＤＢＬ…ダミー列線。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 読み出し専用メモリセルが行列状に配列
   されたメモリセルアレイと、 このメモリセルアレイの行線を選択する行デコーダと、 上記メモリセルアレイの列線を選択する列選択トランジ
   スタと、 この列選択トランジスタを制御する列デコーダと、 上記列選択トランジスタを経た選択列線からの読み出し
   信号を検知・増幅するセンスアンプと、 このセンスアンプの出力をバッファ増幅するデータ出力
   バッファと、 前記行デコーダの出力の遷移状態を検知する行デコーダ
   出力遷移検知回路と、 この行デコーダ出力遷移検知回路の検知出力を受けて前
   記出力バッファの動作を制御する制御回路とを具備する
   ことを特徴とする半導体読み出し専用記憶装置。
2. 【請求項２】 請求項１記載の半導体読み出し専用記憶
   装置において、 前記行デコーダ出力遷移検知回路は、行アドレス入力の
   遷移時に前記行デコーダの全ての出力が非選択状態にな
   っていることを検知し、 前記制御回路は、上記行デコーダ出力遷移検知回路の検
   知出力が入力している時には、読み出しイネーブル信号
   の入力を禁止して前記出力バッファを非動作状態に制御
   することを特徴とする半導体読み出し専用記憶装置。
3. 【請求項３】 請求項１または２記載の半導体読み出し
   専用記憶装置において、前記行デコーダ出力遷移検知回
   路は、前記行デコーダの各出力がそれぞれ対応してゲー
   トに入力するダミーセル用のＮＭＯＳトランジスタおよ
   びこれらのＮＭＯＳトランジスタの各ドレインに共通に
   接続されたダミー列線に接続されているプルアップ用の
   ＰＭＯＳトランジスタからなるノア回路が用いられてい
   ることを特徴とする半導体読み出し専用記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体読み出し専用記憶装置において、前記ＮＭＯＳト
   ランジスタは、前記行線の行デコーダ側とは反対側に配
   置されていることを特徴とする半導体読み出し専用記憶
   装置。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   半導体読み出し専用記憶装置において、前記ＮＭＯＳト
   ランジスタは、前記読み出し専用メモリセルと同じ種類
   のトランジスタが用いられていることを特徴とする半導
   体読み出し専用記憶装置。