JPH0814994B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0814994B2 JPH0814994B2 JP743489A JP743489A JPH0814994B2 JP H0814994 B2 JPH0814994 B2 JP H0814994B2 JP 743489 A JP743489 A JP 743489A JP 743489 A JP743489 A JP 743489A JP H0814994 B2 JPH0814994 B2 JP H0814994B2
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- JP
- Japan
- Prior art keywords
- gate
- power supply
- circuit
- supplied
- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタをメモリセルとして
使用し、センスアンプによってメモリセルからの読み出
し電位をレファレンス電位と比較することによりデータ
のセンスを行なうにした半導体記憶装置に関する。
使用し、センスアンプによってメモリセルからの読み出
し電位をレファレンス電位と比較することによりデータ
のセンスを行なうにした半導体記憶装置に関する。
（従来の技術） データの書き込みが可能なEPROMの概略的な回路構成
を第４図に示す。図において、11はフローティングゲー
ト及びコントロールゲートを有する不揮発性トランジス
タからなるメモリセルである。このメモリセル11のコン
トロールゲートは図示しないＸ選択回路（Ｘデコーダ）
に接続され、ソースは接地電圧VSSに、ドレインはビッ
ト線12にそれぞれ接続されている。また、上記ビット線
12は、Ｙ選択ゲート回路13内の複数個のトランジスタを
介してセンスアンプ14の一方入力端に接続されている。
このセンスアンプ14は、Ｘ選択回路及びＹ選択ゲート回
路13で選択された１個のメモリセル11に記憶されている
データに応じて変化するビット線12の電位を、後述する
レファレンス電位と比較することによって、メモリセル
の記憶データの“1"、“0"をセンスする。
を第４図に示す。図において、11はフローティングゲー
ト及びコントロールゲートを有する不揮発性トランジス
タからなるメモリセルである。このメモリセル11のコン
トロールゲートは図示しないＸ選択回路（Ｘデコーダ）
に接続され、ソースは接地電圧VSSに、ドレインはビッ
ト線12にそれぞれ接続されている。また、上記ビット線
12は、Ｙ選択ゲート回路13内の複数個のトランジスタを
介してセンスアンプ14の一方入力端に接続されている。
このセンスアンプ14は、Ｘ選択回路及びＹ選択ゲート回
路13で選択された１個のメモリセル11に記憶されている
データに応じて変化するビット線12の電位を、後述する
レファレンス電位と比較することによって、メモリセル
の記憶データの“1"、“0"をセンスする。
15は上記レファレンス電位を発生するレファレンス電
位発生回路であり、この回路15は上記メモリセル11と同
様の不揮発性トランジスタからなるダミーセル16、ダミ
ービット線17、上記Ｙ選択ゲート回路13内で直列接続さ
れたトランジスタと同数でそれぞれが常時オンしている
トランジスタからなるＹ選択ゲート回路18によって構成
されている。上記レファレンス電位は、ダミーセル16が
オンすることでその値が決定される。そして、安定した
レファレンス電位を発生させるためには、メモリセル11
とダミーセル16のトランジスタ特性を一致させる必要が
ある。
位発生回路であり、この回路15は上記メモリセル11と同
様の不揮発性トランジスタからなるダミーセル16、ダミ
ービット線17、上記Ｙ選択ゲート回路13内で直列接続さ
れたトランジスタと同数でそれぞれが常時オンしている
トランジスタからなるＹ選択ゲート回路18によって構成
されている。上記レファレンス電位は、ダミーセル16が
オンすることでその値が決定される。そして、安定した
レファレンス電位を発生させるためには、メモリセル11
とダミーセル16のトランジスタ特性を一致させる必要が
ある。
ところで、EPROMでは、データ記憶用のメモリセルに
対してデータの書き込みを行なうときと、データを読み
出すときとでは、ゲートに印加される電圧レベルが異な
る。例えばデータの読み出し時には5Vが印加され、書き
込み時には12.5Vが印加される。このため、外部から供
給される電源電圧CC（5V）、VPP（12.5V）、VSS（0V）
の他に、SWという電源電圧を内部でVCCとVPPの切り替え
により発生させている。
対してデータの書き込みを行なうときと、データを読み
出すときとでは、ゲートに印加される電圧レベルが異な
る。例えばデータの読み出し時には5Vが印加され、書き
込み時には12.5Vが印加される。このため、外部から供
給される電源電圧CC（5V）、VPP（12.5V）、VSS（0V）
の他に、SWという電源電圧を内部でVCCとVPPの切り替え
により発生させている。
第５図は、この電源電圧SWを発生する切り替え回路の
構成を示す回路図である。VPPと電源電圧SWの出力ノー
ドとの間には、ゲートに書き込み制御信号WEが供給され
るデプレッション型のMOSトランジスタ21と、ゲートに
反転書き込み制御信号▲▼が供給されるデプレッシ
ョン型のMOSトランジスタ22が挿入されている。なお、
両トランジスタ21,22はいずれもＮチャネルのものであ
る。
構成を示す回路図である。VPPと電源電圧SWの出力ノー
ドとの間には、ゲートに書き込み制御信号WEが供給され
るデプレッション型のMOSトランジスタ21と、ゲートに
反転書き込み制御信号▲▼が供給されるデプレッシ
ョン型のMOSトランジスタ22が挿入されている。なお、
両トランジスタ21,22はいずれもＮチャネルのものであ
る。
この回路において、メモリセルにデータを書き込む時
には書き込み制御信号WEが“1"にされ、トランジスタ21
がオンすることによってSWにはVPPが出力される。ま
た、データの読み出しの時は反転書き込み制御信号▲
▼が“1"にされ、トランジスタ22がオンすることによ
ってSWにはVCCが出力される。この電源電圧SWは前記Ｘ
選択回路を介して前記メモリセル11のコントロールゲー
トに供給される。
には書き込み制御信号WEが“1"にされ、トランジスタ21
がオンすることによってSWにはVPPが出力される。ま
た、データの読み出しの時は反転書き込み制御信号▲
▼が“1"にされ、トランジスタ22がオンすることによ
ってSWにはVCCが出力される。この電源電圧SWは前記Ｘ
選択回路を介して前記メモリセル11のコントロールゲー
トに供給される。
第６図はこの電源電圧SWが供給されるＸ選択回路のバ
ッファ回路の構成を示す回路図である。CMOSインバータ
31にはＸ方向のアドレス信号Aiが供給される。このイン
バータ31の出力はCMOSインバータ32に供給される。さら
にこのインバータ32の出力は、ゲートにＸ方向のアドレ
ス信号Ajが供給されるトランジスタ33を介してノード34
に供給される。このノード34と電源電圧SWとの間にはデ
ブレッション型のトランジスタ35が挿入されている。こ
のトランジスタ35のゲートは上記ノード34に接続されて
いる。さらに上記ノード34の信号は、電源電圧SWが供給
されるCMOSインバータ36に供給される。
ッファ回路の構成を示す回路図である。CMOSインバータ
31にはＸ方向のアドレス信号Aiが供給される。このイン
バータ31の出力はCMOSインバータ32に供給される。さら
にこのインバータ32の出力は、ゲートにＸ方向のアドレ
ス信号Ajが供給されるトランジスタ33を介してノード34
に供給される。このノード34と電源電圧SWとの間にはデ
ブレッション型のトランジスタ35が挿入されている。こ
のトランジスタ35のゲートは上記ノード34に接続されて
いる。さらに上記ノード34の信号は、電源電圧SWが供給
されるCMOSインバータ36に供給される。
このようなＸ選択回路では、アドレス信号に応じてイ
ンバータ36から電源電圧SWもしくはVSSが出力され、前
記第４図中のメモリセル11のコントロールゲートに供給
される。従って、メモリセル11のコントロールゲートに
は接地電圧であるVSSもしくは電源電圧VCC、VPPが選択
的に供給される。他方、ダミーセル16はデータの書き込
みを行なう必要がないので、従来ではそのコントロール
ゲートを電源電圧VCCに直接接続している。
ンバータ36から電源電圧SWもしくはVSSが出力され、前
記第４図中のメモリセル11のコントロールゲートに供給
される。従って、メモリセル11のコントロールゲートに
は接地電圧であるVSSもしくは電源電圧VCC、VPPが選択
的に供給される。他方、ダミーセル16はデータの書き込
みを行なう必要がないので、従来ではそのコントロール
ゲートを電源電圧VCCに直接接続している。
ところで、従来では電源電圧VCCがノイズの影響を受
けて変動すると、ダミーセルのコントロールゲート電圧
もこの影響を受けて変動する。しかし、電源電圧SWはト
ランジスタを介してVCCと接続されているため、メモリ
セルのコントロールゲート電圧の変動はダミーセルのそ
れとは差が生じる。この結果、データの読み出し時にダ
ミーセルとメモリセルの特性が一致しなくなることがあ
り、これによりセンスアンプが誤動作する問題がある。
けて変動すると、ダミーセルのコントロールゲート電圧
もこの影響を受けて変動する。しかし、電源電圧SWはト
ランジスタを介してVCCと接続されているため、メモリ
セルのコントロールゲート電圧の変動はダミーセルのそ
れとは差が生じる。この結果、データの読み出し時にダ
ミーセルとメモリセルの特性が一致しなくなることがあ
り、これによりセンスアンプが誤動作する問題がある。
一方、ダミーセルとメモリセルの特性を一致させるた
めに、従来では、ダミーセルとメモリセルのコントロー
ルゲートを共通に接続して、両コントロールゲート電圧
を同一の電源電圧SWから供給する場合もある。しかし、
メモリセルにデータの書き込みを行なう時、ダミーセル
のコントロールゲートにも高電圧VPPが印加されること
になる。通常、ダミーセルのフローティングゲートには
電子が注入されないが、そのコントロールゲートに電圧
VPPが印加されることによる高電圧ストレスにより、わ
ずかであるがフローティングゲートに電子が注入され
る。従って、長期間の使用に際してダミーセルの特性が
変化する恐れがある。
めに、従来では、ダミーセルとメモリセルのコントロー
ルゲートを共通に接続して、両コントロールゲート電圧
を同一の電源電圧SWから供給する場合もある。しかし、
メモリセルにデータの書き込みを行なう時、ダミーセル
のコントロールゲートにも高電圧VPPが印加されること
になる。通常、ダミーセルのフローティングゲートには
電子が注入されないが、そのコントロールゲートに電圧
VPPが印加されることによる高電圧ストレスにより、わ
ずかであるがフローティングゲートに電子が注入され
る。従って、長期間の使用に際してダミーセルの特性が
変化する恐れがある。
また、この方法では、メモリセルの選択が切り替わる
毎にダミーセルも切り替り、このダミーセルの切り替り
によりレファレンス電位が変動するという問題がある。
毎にダミーセルも切り替り、このダミーセルの切り替り
によりレファレンス電位が変動するという問題がある。
（発明が解決しようとする課題） このように従来では、ダミーセルのコントロールゲー
トを読み出し用の電源電圧に直接接続しているので、ノ
イズによる影響によりセンスアンプが誤動作する問題が
ある。さらに従来では、ダミーセルとメモリセルの特性
を一致させるために、両コントロールゲートに同一の電
源電圧からコントロールゲート電圧を供給すると、ダミ
ーセルの特性が変化する、メモリセルの選択の切り替わ
り時にレファレンス電位が変動する、等の問題が発生
し、信頼性が低下するという問題がある。
トを読み出し用の電源電圧に直接接続しているので、ノ
イズによる影響によりセンスアンプが誤動作する問題が
ある。さらに従来では、ダミーセルとメモリセルの特性
を一致させるために、両コントロールゲートに同一の電
源電圧からコントロールゲート電圧を供給すると、ダミ
ーセルの特性が変化する、メモリセルの選択の切り替わ
り時にレファレンス電位が変動する、等の問題が発生
し、信頼性が低下するという問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、不必要な電圧ストレスをダミーセ
ルに与えることなくダミーセルとメモリセルの特性を一
致させることができ、信頼性の高い半導体記憶装置を提
供することにある。
であり、その目的は、不必要な電圧ストレスをダミーセ
ルに与えることなくダミーセルとメモリセルの特性を一
致させることができ、信頼性の高い半導体記憶装置を提
供することにある。
［発明の目的］ （課題を解決するための手段） この発明の半導体記憶装置は、メモリセル用トランジ
スタと、データ読み出し用の第１の電源電圧及びデータ
書き込み用の第２の電源電圧が供給され、書き込み制御
信号に応じて第１、第２の電源電圧を切り替えて出力す
る切り替え回路と、上記切り替え回路の出力電圧が電源
電圧として供給され、メモリセル選択信号に基づいて上
記メモリセル用トランジスタのゲートを駆動する第１の
ゲート駆動回路と、上記メモリセル用トランジスタから
読み出されるデータに応じた入力電位をレファレンス電
位との比較によりセンスするセンス回路と、上記レファ
レンス電位発生用のダミーセル用トランジスタと、上記
切り替え回路の出力電圧が電源電圧として供給され、書
き込み制御信号に応じて上記ダミーセル用トランジスタ
のゲートを駆動する第２のゲート駆動回路とを具備した
ことを特徴とする。
スタと、データ読み出し用の第１の電源電圧及びデータ
書き込み用の第２の電源電圧が供給され、書き込み制御
信号に応じて第１、第２の電源電圧を切り替えて出力す
る切り替え回路と、上記切り替え回路の出力電圧が電源
電圧として供給され、メモリセル選択信号に基づいて上
記メモリセル用トランジスタのゲートを駆動する第１の
ゲート駆動回路と、上記メモリセル用トランジスタから
読み出されるデータに応じた入力電位をレファレンス電
位との比較によりセンスするセンス回路と、上記レファ
レンス電位発生用のダミーセル用トランジスタと、上記
切り替え回路の出力電圧が電源電圧として供給され、書
き込み制御信号に応じて上記ダミーセル用トランジスタ
のゲートを駆動する第２のゲート駆動回路とを具備した
ことを特徴とする。
上記第２のゲート駆動回路は、上記書き込み制御信号
と第１のノードとの間に挿入された電位分離用の第１の
トランジスタと、上記第１のノードと上記切り替え回路
の出力電圧との間に挿入された充電用の第２のトランジ
スタと、上記切り替え回路の出力電圧が電源電圧として
供給され、上記第１のノードの信号が供給されるCMOSゲ
ート回路とから構成されている。あるいは、上記第２の
ゲート駆動回路は、上記書き込み制御信号と第１のノー
ドとの間に挿入された電位分離用の第１のトランジスタ
と、上記切り替え回路の出力電圧が電源電圧として供給
され、上記書き込み制御信号及び上記第１のノードの信
号が供給されるCMOSゲート回路と、上記第１のノードと
上記切り替え回路の出力電圧との間に挿入されゲートが
上記CMOSゲート回路の出力ノードに接続された充電用の
第２のトランジスタとから構成されている。
と第１のノードとの間に挿入された電位分離用の第１の
トランジスタと、上記第１のノードと上記切り替え回路
の出力電圧との間に挿入された充電用の第２のトランジ
スタと、上記切り替え回路の出力電圧が電源電圧として
供給され、上記第１のノードの信号が供給されるCMOSゲ
ート回路とから構成されている。あるいは、上記第２の
ゲート駆動回路は、上記書き込み制御信号と第１のノー
ドとの間に挿入された電位分離用の第１のトランジスタ
と、上記切り替え回路の出力電圧が電源電圧として供給
され、上記書き込み制御信号及び上記第１のノードの信
号が供給されるCMOSゲート回路と、上記第１のノードと
上記切り替え回路の出力電圧との間に挿入されゲートが
上記CMOSゲート回路の出力ノードに接続された充電用の
第２のトランジスタとから構成されている。
（作用） メモリセル用トランジスタのゲートを駆動する第１の
ゲート駆動回路及びダミーセル用トランジスタを駆動す
る第２のゲート駆動回路に電源電圧として切り替え回路
の出力電圧を供給することにより、データの読み出し時
には両ゲートに同一電源から電源電圧が供給される。ま
た、第２のゲート駆動回路に入力として書き込み制御信
号を供給することにより、データ書き込み時にはダミー
セル用トランジスタのゲートにはデータ書き込み用の第
２の電源電圧は供給されない。
ゲート駆動回路及びダミーセル用トランジスタを駆動す
る第２のゲート駆動回路に電源電圧として切り替え回路
の出力電圧を供給することにより、データの読み出し時
には両ゲートに同一電源から電源電圧が供給される。ま
た、第２のゲート駆動回路に入力として書き込み制御信
号を供給することにより、データ書き込み時にはダミー
セル用トランジスタのゲートにはデータ書き込み用の第
２の電源電圧は供給されない。
（実施例） 以下図面を参照してこの発明を実施例により説明す
る。この発明の半導体記憶装置では、前記第４図におけ
るEPROMにおいて、メモリセル11のコントロールゲート
には前記第６図に示すようにＸ選択回路（第１のゲート
駆動回路）の出力を供給し、ダミーセル16のコントロー
ルゲートには第１図に示すようなダミーセル駆動回路
（第２のゲート駆動回路）の出力を供給するようにした
ものである。
る。この発明の半導体記憶装置では、前記第４図におけ
るEPROMにおいて、メモリセル11のコントロールゲート
には前記第６図に示すようにＸ選択回路（第１のゲート
駆動回路）の出力を供給し、ダミーセル16のコントロー
ルゲートには第１図に示すようなダミーセル駆動回路
（第２のゲート駆動回路）の出力を供給するようにした
ものである。
CMOSインバータ41には、前記メモリセル11にデータの
書き込みを行なう際には“1"にされ、それ以外のときに
は“0"にされる書き込み制御信号WEが供給される。この
インバータ41の出力はCMOSインバータ42に供給される。
さらにこのインバータ42の出力は、ゲートに電源電圧V
CCが供給されるMOSトランジスタ43を介してノード44に
供給される。このノード44と電源電圧SWとの間にはデプ
レッション型のMOSトランジスタ45が挿入されている。
さらに上記ノード44の信号は、電源電圧SWが供給される
CMOSインバータ46に供給される。
書き込みを行なう際には“1"にされ、それ以外のときに
は“0"にされる書き込み制御信号WEが供給される。この
インバータ41の出力はCMOSインバータ42に供給される。
さらにこのインバータ42の出力は、ゲートに電源電圧V
CCが供給されるMOSトランジスタ43を介してノード44に
供給される。このノード44と電源電圧SWとの間にはデプ
レッション型のMOSトランジスタ45が挿入されている。
さらに上記ノード44の信号は、電源電圧SWが供給される
CMOSインバータ46に供給される。
次に上記構成でなる回路の動作を第２図のタイミング
チャートを用いて説明する。
チャートを用いて説明する。
まず、前記第４図のEPROMにおいて、メモリセル11に
データの書き込みを行なう時には、前記第５図の切り替
え回路からは電源電圧SWとして高電圧VPPが出力され
る。
データの書き込みを行なう時には、前記第５図の切り替
え回路からは電源電圧SWとして高電圧VPPが出力され
る。
また、第６図のＸ選択回路では入力アドレス信号Ai,A
jに応じて電圧SWもしくは接地電圧VSSが選択的に出力さ
れる。すなわち、アドレス信号Aiが“0"のときはインバ
ータ31の出力が“1"となり、インバータ32の出力は“0"
となる。この時、アドレス信号Ajが“1"であれば、トラ
ンジスタ33がオンしてノード34の信号が“0"になり、イ
ンバータ36からは高電圧VPPになっている電源電圧SWが
出力される。
jに応じて電圧SWもしくは接地電圧VSSが選択的に出力さ
れる。すなわち、アドレス信号Aiが“0"のときはインバ
ータ31の出力が“1"となり、インバータ32の出力は“0"
となる。この時、アドレス信号Ajが“1"であれば、トラ
ンジスタ33がオンしてノード34の信号が“0"になり、イ
ンバータ36からは高電圧VPPになっている電源電圧SWが
出力される。
このとき、第１図のダミーセル駆動回路では、前記メ
モリセル11にデータの書き込みを行なう時であるから、
書き込み制御信号WEは“1"となり、インバータ41の出力
は“0"、インバータ42の出力は“1"となる。従って、ノ
ード44にはトランジスタ45を介してVPPにされているSW
が出力され、インバータ46ではＮチャネル側MOSトラン
ジスタがオンし、前記ダミーセル16のコントロールゲー
トにはVSSの0Vが供給される。従って、メモリセルにお
けるデータの書込み時には、ダミーセルには高電圧VPP
は印加されない。
モリセル11にデータの書き込みを行なう時であるから、
書き込み制御信号WEは“1"となり、インバータ41の出力
は“0"、インバータ42の出力は“1"となる。従って、ノ
ード44にはトランジスタ45を介してVPPにされているSW
が出力され、インバータ46ではＮチャネル側MOSトラン
ジスタがオンし、前記ダミーセル16のコントロールゲー
トにはVSSの0Vが供給される。従って、メモリセルにお
けるデータの書込み時には、ダミーセルには高電圧VPP
は印加されない。
他方、メモリセル11からデータの読み出しを行なう
時、前記第５図の切り替え回路からは電源電圧VCCが出
力される。このとき、第６図のＸ選択回路では入力アド
レス信号Ai,Ajに応じて電圧SWもしくは接地電圧VSSが選
択的に出力されるが、電圧SWはVCCであり、選択された
メモリセルのコントロールゲートにのみVCCが出力され
る。また、第１図のダミーセル駆動回路では、前記メモ
リセル11からデータの読み出しを行なう時であるから、
書き込み制御信号WEは“0"となり、インバータ41の出力
は“1"、インバータ42の出力は“0"となる。従って、電
源電圧SWからトランジスタ45,43及びインバータ42内の
Ｎチャネル側トランジスタを介して電流が流れ、ノード
44には接地電圧VSSが出力される。これにより、インバ
ータ46ではＰチャネル側MOSトランジスタがオンし、前
記ダミーセル16のコントロールゲートにはVCCにされて
いる電源電圧SWが出力される。この結果、前記レファレ
ンス電位発生回路15から所定のレファレンス電位が形成
され、前記センスアンプ14に供給される。
時、前記第５図の切り替え回路からは電源電圧VCCが出
力される。このとき、第６図のＸ選択回路では入力アド
レス信号Ai,Ajに応じて電圧SWもしくは接地電圧VSSが選
択的に出力されるが、電圧SWはVCCであり、選択された
メモリセルのコントロールゲートにのみVCCが出力され
る。また、第１図のダミーセル駆動回路では、前記メモ
リセル11からデータの読み出しを行なう時であるから、
書き込み制御信号WEは“0"となり、インバータ41の出力
は“1"、インバータ42の出力は“0"となる。従って、電
源電圧SWからトランジスタ45,43及びインバータ42内の
Ｎチャネル側トランジスタを介して電流が流れ、ノード
44には接地電圧VSSが出力される。これにより、インバ
ータ46ではＰチャネル側MOSトランジスタがオンし、前
記ダミーセル16のコントロールゲートにはVCCにされて
いる電源電圧SWが出力される。この結果、前記レファレ
ンス電位発生回路15から所定のレファレンス電位が形成
され、前記センスアンプ14に供給される。
このような構成によれば、データの書き込み時にのみ
ダミーセルのコントロールゲートに通常の電源電圧VCC
を印加することができ、センスアンプで使用されるレフ
ァレンス電位を発生させることができる。そして、デー
タ書き込み時は、ダミーセルのコントロールゲートには
高電圧VPPが印加されないので、高電圧ストレスによる
ダミーセルへの電子の注入は起らない。また、第１図の
ダミーセル駆動回路が書き込み制御信号WEによって制御
されているので、メモリセルの選択が切り替わってもレ
ファレンス電位は一定になる。
ダミーセルのコントロールゲートに通常の電源電圧VCC
を印加することができ、センスアンプで使用されるレフ
ァレンス電位を発生させることができる。そして、デー
タ書き込み時は、ダミーセルのコントロールゲートには
高電圧VPPが印加されないので、高電圧ストレスによる
ダミーセルへの電子の注入は起らない。また、第１図の
ダミーセル駆動回路が書き込み制御信号WEによって制御
されているので、メモリセルの選択が切り替わってもレ
ファレンス電位は一定になる。
しかも、データの読み出し時に、ダミーセルのコント
ロールゲートに印加される電圧VCCは切り替え回路から
の出力電圧が使用されており、メモリセルと同じ電源電
圧である。このため、ノイズにより読み出し用の電源電
圧VCCが変動すると、ダミーセルのコントロールゲート
電圧とメモリセルのコントロールゲート電圧は同様に変
動する。従って両セルのトランジスタ特性を一致させる
ことができ、ノイズによるセンスアンプの誤動作を防止
することができる。
ロールゲートに印加される電圧VCCは切り替え回路から
の出力電圧が使用されており、メモリセルと同じ電源電
圧である。このため、ノイズにより読み出し用の電源電
圧VCCが変動すると、ダミーセルのコントロールゲート
電圧とメモリセルのコントロールゲート電圧は同様に変
動する。従って両セルのトランジスタ特性を一致させる
ことができ、ノイズによるセンスアンプの誤動作を防止
することができる。
第３図はこの発明の他の実施例によるダミーセル駆動
回路の構成を示す回路図である。上記第１図の実施例回
路では、書き込み制御信号WEが“0"で、ノード44の信号
が“0"にされるとき、電源電圧SWからトランジスタ45,4
3およびインバータ42を介して接地電圧VSSに電流が常時
流れることになり、消費電力は比較的多いものとなる。
回路の構成を示す回路図である。上記第１図の実施例回
路では、書き込み制御信号WEが“0"で、ノード44の信号
が“0"にされるとき、電源電圧SWからトランジスタ45,4
3およびインバータ42を介して接地電圧VSSに電流が常時
流れることになり、消費電力は比較的多いものとなる。
そこで、この実施例では、前記CMOSインバータ46の代
わりにＰチャネルMOSトランジスタ47,48からなるCMOSゲ
ート回路49を設け、トランジスタ47のゲートはノード44
に、トランジスタ48のゲートは前記インバータ42の出力
ノードにそれぞれ接続すると共に、前記デプレッション
型のMOSトランジスタ45の代わりにエンハンスメントの
ＰチャネルMOSトランジスタ50をノード44と電源電圧SW
との間に挿入し、このトランジスタ50のゲートを上記ゲ
ート回路49の出力ノードに接続するようにしたものであ
る。
わりにＰチャネルMOSトランジスタ47,48からなるCMOSゲ
ート回路49を設け、トランジスタ47のゲートはノード44
に、トランジスタ48のゲートは前記インバータ42の出力
ノードにそれぞれ接続すると共に、前記デプレッション
型のMOSトランジスタ45の代わりにエンハンスメントの
ＰチャネルMOSトランジスタ50をノード44と電源電圧SW
との間に挿入し、このトランジスタ50のゲートを上記ゲ
ート回路49の出力ノードに接続するようにしたものであ
る。
このような構成のダミーセル駆動回路では、書き込み
制御信号WEが“0"であり、インバータ42の出力が“0"の
とき、ゲート回路49内のＰチャネルトランジスタ47がオ
ンし、ゲート回路49からは電源電圧SWが出力される。従
って、Ｐチャネルトランジスタ50がオフし、電源電圧SW
から接地電圧VSSに至る経路の電流は流れなくなる。他
方、書き込み制御信号WEが“1"のときはインバータ42の
出力が“1"（VCC）となり、ゲート回路49内のＮチャネ
ルトランジスタ48がオンし、ゲート回路49からは接地電
圧VSSが出力される。
制御信号WEが“0"であり、インバータ42の出力が“0"の
とき、ゲート回路49内のＰチャネルトランジスタ47がオ
ンし、ゲート回路49からは電源電圧SWが出力される。従
って、Ｐチャネルトランジスタ50がオフし、電源電圧SW
から接地電圧VSSに至る経路の電流は流れなくなる。他
方、書き込み制御信号WEが“1"のときはインバータ42の
出力が“1"（VCC）となり、ゲート回路49内のＮチャネ
ルトランジスタ48がオンし、ゲート回路49からは接地電
圧VSSが出力される。
［発明の効果］ 以上説明したようにこの発明によれば、不必要な電圧
ストレスをダミーセルに与えることなく、ダミーセルと
メモリセルの特性を一致させることができ、信頼性の高
い半導体記憶装置を提供することができる。
ストレスをダミーセルに与えることなく、ダミーセルと
メモリセルの特性を一致させることができ、信頼性の高
い半導体記憶装置を提供することができる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は上記実施例回路のタイミングチャート、第３図
はこの発明の他の実施例による構成を示す回路図、第４
図はEPROMの概略的な構成を示す回路図、第５図は第４
図のEPROMで使用される切り替え回路の構成を示す回路
図、第６図は第４図のEPROMで使用されるＸ選択回路の
バッファ回路の回路図である。 11……メモリセル、12……ビット線、14……センスアン
プ、15……レファレンス電位発生回路、16……ダミーセ
ル、17……ダミービット線。
第２図は上記実施例回路のタイミングチャート、第３図
はこの発明の他の実施例による構成を示す回路図、第４
図はEPROMの概略的な構成を示す回路図、第５図は第４
図のEPROMで使用される切り替え回路の構成を示す回路
図、第６図は第４図のEPROMで使用されるＸ選択回路の
バッファ回路の回路図である。 11……メモリセル、12……ビット線、14……センスアン
プ、15……レファレンス電位発生回路、16……ダミーセ
ル、17……ダミービット線。
フロントページの続き (72)発明者 大塚 伸朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 田中 寿実夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭62−76098（ＪＰ，Ａ) 特開 昭61−270921（ＪＰ，Ａ)
Claims (2)
- 【請求項１】メモリセル用トランジスタと データ読み出し用の第１の電源電圧及びデータ書き込み
用の第２の電源電圧が供給され、書き込み制御信号に応
じて第１、第２の電源電圧を切り替えて出力する切り替
え回路と、 上記切り替え回路の出力電圧が電源電圧として供給さ
れ、メモリセル選択信号に基づいて上記メモリセル用ト
ランジスタのゲートを駆動する第１のゲート駆動回路
と、 上記メモリセル用トランジスタから読み出されるデータ
に応じた入力電位をレファレンス電位との比較によりセ
ンスするセンス回路と、 上記レファレンス電位発生用のダミーセル用トランジス
タと、 上記切り替え回路の出力電圧が供給され、書き込み制御
信号に応じて上記ダミーセル用トランジスタのゲートを
駆動する第２のゲート駆動回路とを具備し、 上記第２のゲート駆動回路が、 上記書き込み制御信号と第１のノードとの間に挿入され
た電位分離用の第１のトランジスタと、 上記第１のノードと上記切り替え回路の出力電圧との間
に挿入された充電用の第２のトランジスタと、 上記切り替え回路の出力電圧が電源電圧として供給さ
れ、上記第１のノードの信号が供給されるCMOSゲート回
路とから構成されてなることを特徴とする半導体記憶装
置。 - 【請求項２】メモリセル用トラジスタと、 データ読み出し用の第１の電源電圧及びデータ書き込み
用の第２の電源電圧が供給され、書き込み制御信号に応
じて第１、第２の電源電圧を切り替えて出力する切り替
え回路と、 上記切り替え回路の出力電圧が電源電圧として供給さ
れ、メモリセル選択信号に基づいて上記メモリセル用ト
ランジスタのゲートを駆動する第１のゲート駆動回路
と、 上記メモリセル用トランジスタから読み出されるデータ
に応じた入力電位をレファレンス電位との比較によりセ
ンスするセンス回路と、 上記レファレンス電位発生用のダミーセル用トランジス
タと、 上記切り替え回路の出力電圧が供給され、書き込み制御
信号に応じて上記ダミーセル用トランジスタのゲートを
駆動する第２のゲート駆動回路とを具備し、 上記第２のゲート駆動回路が、 上記書き込み制御信号と第１のノードとの間に挿入され
た電位分離用の第１のトランジスタと、 上記切り替え回路の出力電圧が電源電圧として供給さ
れ、上記書き込み制御信号及び上記第１のノードの信号
が供給されるCMOSゲート回路と、 上記第１のノードと上記切り替え回路の出力電圧との間
に挿入されゲートが上記CMOSゲート回路の出力ノードに
接続された充電用の第２のトランジスタとから構成され
てなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP743489A JPH0814994B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
| US07/444,986 US4974206A (en) | 1989-01-13 | 1989-12-04 | Nonvolatile semiconductor memory device having reference potential generating circuit |
| EP89122914A EP0377840B1 (en) | 1989-01-13 | 1989-12-12 | Nonvolatile semiconductor memory device having reference potential generating circuit |
| DE68921062T DE68921062T2 (de) | 1989-01-13 | 1989-12-12 | Nichtflüchtige Halbleiterspeicheranordnung mit einer Referenzspannungsgeneratorschaltung. |
| KR1019900000398A KR920009058B1 (ko) | 1989-01-13 | 1990-01-13 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP743489A JPH0814994B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187996A JPH02187996A (ja) | 1990-07-24 |
| JPH0814994B2 true JPH0814994B2 (ja) | 1996-02-14 |
Family
ID=11665761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP743489A Expired - Lifetime JPH0814994B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4974206A (ja) |
| EP (1) | EP0377840B1 (ja) |
| JP (1) | JPH0814994B2 (ja) |
| KR (1) | KR920009058B1 (ja) |
| DE (1) | DE68921062T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327392A (en) * | 1989-01-13 | 1994-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
| GB2232798B (en) * | 1989-06-12 | 1994-02-23 | Intel Corp | Electrically programmable read-only memory |
| IT1247650B (it) * | 1990-10-31 | 1994-12-28 | Sgs Thomson Microelectronics | Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento |
| EP0505051A1 (en) * | 1991-03-19 | 1992-09-23 | National Semiconductor Corporation | Data storage system with intrinsic burst detection |
| KR950004870B1 (ko) * | 1992-11-24 | 1995-05-15 | 삼성전자 주식회사 | 번인 모드에서 분리게이트의 신뢰성 개선회로 |
| KR100316521B1 (ko) * | 1999-01-18 | 2001-12-12 | 김영환 | 반도체 메모리의 오버 드라이브 회로 |
| US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| US7237074B2 (en) * | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
| JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー，インコーポレイテッド | 高電圧スイッチング回路 |
| KR102660729B1 (ko) * | 2016-10-28 | 2024-04-26 | 삼성전자주식회사 | 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270921A (ja) * | 1985-05-25 | 1986-12-01 | Toshiba Corp | デコ−ダ回路 |
| JPS6231094A (ja) * | 1985-08-01 | 1987-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6276098A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | センスアンプ回路 |
| JPS62231500A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| DE3768277D1 (de) * | 1987-12-15 | 1991-04-04 | Ibm | Referenz-spannungsgenerator fuer cmos-speicher. |
-
1989
- 1989-01-13 JP JP743489A patent/JPH0814994B2/ja not_active Expired - Lifetime
- 1989-12-04 US US07/444,986 patent/US4974206A/en not_active Expired - Lifetime
- 1989-12-12 EP EP89122914A patent/EP0377840B1/en not_active Expired - Lifetime
- 1989-12-12 DE DE68921062T patent/DE68921062T2/de not_active Expired - Fee Related
-
1990
- 1990-01-13 KR KR1019900000398A patent/KR920009058B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02187996A (ja) | 1990-07-24 |
| DE68921062D1 (de) | 1995-03-23 |
| EP0377840B1 (en) | 1995-02-08 |
| US4974206A (en) | 1990-11-27 |
| DE68921062T2 (de) | 1995-07-20 |
| KR900012282A (ko) | 1990-08-03 |
| KR920009058B1 (ko) | 1992-10-13 |
| EP0377840A3 (en) | 1991-05-29 |
| EP0377840A2 (en) | 1990-07-18 |
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Legal Events
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