JPS62231500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体記憶装置に関するもので、特にＥＰ
ＲＯＭ等の古き込み可能な不揮発性メモリにおいて、メ
モリセルのしきい［圧の変化ｍをモニタするのに使用さ
れるものである。

（従来の技術） 一般に、差動増幅器を用いたＥＰＲＯＭのセンスアンプ
回路は、第４図に示すような構成を取っている。第４図
において、１１はメモリセルとしてのフローティングゲ
ート型トランジスタで、このトランジスタ１１のコント
ロールゲートにはワードＩＷＬが接続される。１２はト
ランスファゲートとしてＩｌｌ＜Ｍｏ３　トランジスタ
で、このＭＯＳトランジスタ１２のゲートにはＹ選択１
１ＢＬが接続される。１３は負荷で、この負荷１３と上
記ＭＯＳトランジスタ１２との接続点にはセンス線１４
を介して差動増幅器１５の一方の入力端が接続される。

そして、この差動増幅器１５の他方の入力端には、基準
電位発生回路１６の出力端が接続される。上記基準電位
発生回路１６は、上記フローティングゲート型トランジ
スタ（メモリセル）１１と同じサイズでゲートに電源電
圧ＶＣＣが印加されるダミーセル１７、上記ＭＯＳトラ
ンジスタ１２と同じサイズでグー１−に電ｌｆＡ電圧ｙ
ｃｃが印加されるＭＯＳトランジスタ（トランスファゲ
ート）１８、およびセンス１１４のハイ（”Ｈ”）レベ
ルとロー（°Ｌ”）レベルとの中間レベルＶＲを得るた
めの負荷１９とから構成される。

上記のような構成において、ＭｏＳトランジスタ１２の
ゲートには、漏き込み時には高電位ｖｐｐ、読み出し時
には電源電圧ＶＣＣが与えられる。上記高電位ｖｐｐは
、ＶＣＣとは別の端子で外部から与えられる。

上記第４図に示したセンスアンプ回路の感度（書き込み
状態であると判定されるのに必要なメモリセルのしきい
値電圧ＶＴＨのシフト量ΔＶＴＨ）（７）電ＷＡＷＭ圧
ｖＣＣヘノ依存性は、第５図に示すようになる。第５図
かられかるように、上記第４図に示したような構成のセ
ンスアンプ回路では、Ｖ　ＣＣ−”　８　Ｖまで上げて
も関き込み状態であると判定されるのに必要なしきい値
電圧ＶＴＨのシフト量ΔＶＴＨは３■、Ｖｃｃ−１０Ｖ
でもΔＶＴＨ−４Ｖ程度である。周辺回路に使用されて
いるトランジスタの耐圧を考慮するとＶｃｃ＞ＩＯＶと
するのは困難であり、シフトｍΔＶＴＨが４■以上の場
合にはこのシフト量をモニタすることができない。

そこで、従来は第６図に示すような内部テストロ路を用
いてしきい値１を圧のシフト量をモニタしている。第６
図の回路構成は、基本的には前記第４図に示したセンス
アンプ回路と同様であり、次の２点のみが相違している
。すなわち、まず第１に、負荷１３と負荷１９とを同一
の負荷特性にしている。第２ニタミ−セル１７（７）ゲ
ートＬ１ｔｉｌｉｌｔ圧ＶＣＣに依存しない定電位Ｖｃ
を与えている。この定電位Ｖｃは、同一チップ上に形成
された定電位発生回路２０から発生される。

上記第６図に示した内部テスト回路は、回路が差動増幅
器１５を挟んで完全に左右対称な構成となレベルあるい
は“Ｌ　ＩＩレベルを決定するポイントとなる。上記メ
モリセル１１を流れる電流を１１ｔとすると、 Ｉ　ｌｔ　（ＣＶＣＣ−ＶＴ　Ｈｌｌ −ＶＣＣ−（ＶＴ　Ｈａ＋ΔＶＴＨ） となる。但し、ＶＴＨＩＩはメモリセル（）Ｏ−ティン
グゲート型トランジスタ）１１のしきい値電圧、ＶＴ　
ＨＯは非書き込み状態でのメモリセル１１のしきいｉＮ
電圧である。

一方、ダミーセル１１を流れる電流１１７は、ｉｌ　、
ｃｃｙｃ−ＶＴＨＩＩ となる。データが切り変わる点は、 １＋ｔ　＝１１７となった所であるので、Ｖｃｃ　−（
Ｖ丁ＨＯ＋ΔＶｖ　Ｈ）　＝ＶＣ−Ｖ丁Ｈ。

となる。

このように、ダミーセル１７のゲートに定電位Ｖｃを与
えた状態で電源電圧ＶＣＣのレベルを変化させ、データ
の“ＨＩＩレベルあるいは゛°Ｌパレベルが変化した時
のｖＣＣレベルをモニタすれば、メモリセル１１のしき
い値電圧ＶＴＨのシフト量ΔＶ１□を知ることができる
。

第７図は、前記第４図に示したセンスアンプ回路と前記
第６図に示した内部テスト回路とを組合わせ、外部から
の制御信号Ａ、Ａによって一方の回路を選択するように
したものである。制御信号Ａは、通常読み出し時には゛
Ｈ″ルベル（Ｖｃｃレベル）、内部テスト回路の使用時
には°°Ｌ°ルベルとなる。従って、通常の読み出し時
には、ＭＯＳトランジスタ２１．１８．がオン状態、Ｍ
ＯＳトランジスタ１８２がオフ状態となり、ダミーセル
１７１から読み出されたデータとメモリセル１１から読
み出されたデータとが差動増幅器１５によって比較され
る。この際、負荷１９１　、１９２が動作して中間電位
ＶＲが発生される。一方、内部テスト回路の使用時には
、制御信号Ａが“Ｌ″レベルなり、ＭＯＳトランジスタ
１８２がオン状態、ＭＯＳトランジスタ２１．　ｉａｌ
がオフ状態となる。従って、ダミーセル１７２から読み
出されたデータとメモリセル１１から読み出されたデー
タとが差動増幅器１５によって比較される。この時には
、負荷１９２のみが動作するので、差動増幅器１５の両
入力端は同じ負荷となる。

ところで、ＥＰＲＯＭのように、データの書き込み時に
メモリセルに高電位を加えるデバイスでは、書き込み時
に高電位Ｖｐｐが印加される書き込み系（Ｖｐｐ系）の
ＭｏＳトランジスタと、通常のＶｃｃ系のＭＯＳトラン
ジスタとで構造を変えている。書き込み系のＭＯＳトラ
ンジスタは、チャネル長を長くしたり、ＬＤＤ構造にし
て表面接合耐圧を上げる等の工夫をし、為電位に耐える
デバイス構造となっている。一方、■ＣＣ系のＭＯＳト
ランジスタに印加される電圧はＶｃｃ（５Ｖ）までであ
り、通常の動作では特に高い電圧が印加されることがな
いため、チャネル長を短くし、動作速度の点で最も有利
なデバイス構造となっている。

ところが、近年のデバイスの高集積化に伴って、周辺回
路のＶＣＣ系ＭＯＳトランジスタのショートチャネル効
果および接合耐圧の低下が著しい。このため、微細化が
進むにつれてデバイスに印加が可能な電ＷＡ電圧Ｖｃｃ
のレベルも下がっている。例えば、従来はＶｃｃ−１０
Ｖまで印加が可能であったものが、素子の微細化によっ
てＶｃｃ＝８Ｖまでしか印加できなくなっている。前記
第６図の回路においては、前述したように ΔＶＴ　Ｈ−Ｖｃｃ　−Ｖｃであるので、印加可能な電
源電圧Ｖｃｃが低下すると、評価が可能なΔＶＴＨの値
も下がることになる。また、前記第６図の回路では定電
位発生回路２０の出力電位ＶＣを使用しており、この定
電位ＶＣはチップの内部で生成するので、何ボルトであ
るかを外部からモニタすることができず、しかもこの定
電位ＶＣＧ、ｔＭＯｓトランジスタのしきい１１１ｇ電
圧に対する依存性が大きい。このため、選択されたメモ
リセルのしきい値電圧のシフ＋−ｍΔＶ丁Ｈの正確な値
を外部から知ることができない欠点がある。

（発明が解決しようとする問題点） 上述した如く、従来の内部テスト回路を備えた半導体記
憶装置では、素子の微細化に伴なう電源電圧の低下によ
って評価が可能なしきい値電圧のシフｌ−ｆｆｉの値が
低下するとともに、このシフト量の正確な値を外部から
知ることができない欠点がある。

従って、この発明の目的は、メモリセルのしきい値電圧
のシフト量を正確に、しかも充分に大きな値でまでモニ
タできる内部テスト回路を備えた半導体記憶装置を提供
することである。

し発明の構成］ （問題点を解決するための手段とその作用）この発明で
は、内部テスト回路の使用時に、選択されたフローティ
ングゲート型トランジスタ（メモリセル）のコントロー
ルゲート、このメモリセルを選択するためのトランスフ
ァゲートとしてｌｉｔ＜Ｍｏ８　ｉ−ランジスタのゲー
ト、およびダミーセルを選択するためのトランス７７ゲ
ートとして１１１＜Ｍｏ８　トランジスタのゲートをそ
れぞれ、高電位Ｖｐｐ用の端子に接続するようにしてい
る。

そして、この高電位Ｖｌ）Ｄ用の端子に外部から任意の
電圧を与えてテストを行なう。

（実施例′） 以下、この発明の一実Ｍ例について図面を参照して説明
する。第１図におけるメモリセルとしてのフローティン
グゲート型トランジスタ２２のコントロールゲートには
、ワード線ＷＬが接続される。上記メモリセル２２の一
端には接地点ＶＳＳが接続され、他端にはトランスファ
ゲートとして動くＭｏＳトランジスタ２３の一端が接続
される。このＭＯＳトランジスタ２３のゲートにはＹ選
択線ＢＬが接続される。上記ＭＯＳトランジスタ２３の
他端には負荷２４が接続され、この負荷２４とＭＯＳト
ランジスタ２３との接続点にはセンスね２５を介して差
動増幅器２６の一方の入力端が接続される。この差動増
幅器２６の他方の、入力端には、基準電位発生回路２７
の出力端が接続される。この基準電位発生回路２１は、
上記差動増幅器２６の他方の入力端に接続される負荷２
８．２９と、制御信号Ａが供給され上記負荷２９を選択
するか否かを決定するための〜ＩＱｓトランジスタ３０
と、ゲートに電ａ電圧Ｖｃｃ（通常読み出し時）あるい
はａｍ位Ｖｌ）Ｄ（内部テスト回路使用時および履き込
み時）が印加されトランスファゲートとしてＩＩＩ＜Ｍ
ｏ８　トランジスタ３１、およびゲートに電源電圧ＶＣ
Ｃが印加されダミーセルとして働くフローティングゲー
ト型のトランジスタ３２とから構成されている。

上記のような構成において、Ｙ選択線ＢＬおよびワード
線ＷＬには、通常の読み出し時にＶｃｃ系の信号、内部
テスト回路使用時および占き込み詩にＶｐｐ系の信号が
供給される。また負荷２４と負荷２８とは同じ負荷特性
を持っている。

次に、動作を説明する。内部テスト回路の使用時には、
制御信号Ａが“Ｈ”レベルとなり、ＭＯ３Ｉ−ランジス
久３０はオフ状態となる。従って、差動増幅器２６の両
入力端に接続された負荷２４．２８の負荷特性は同じに
なる。内部テスト回路の使用時にメモリセル（）Ｏ−テ
ィングゲ−１・型トランジスタ）２２を流れる電流１２
２は、 ＋２２　（Ｘ：Ｖｌｌｌ）　　Ｖｖ　Ｈ２２−ｖｐｐ−
（ＶＴ　１．ＩＯ＋ΔＶＴＨ）となる。但し、ＶＴ１１
２２は、メモリセルとしてのトランジスタ２２のしきい
［圧である。

一方、グミ−セル３２を流れる電流１３２は、１３２　
ｏ：：Ｖｃｃ−ＶＴ　Ｈ３２ ＝ＶＣＣ−ＶＴＨＱ となる。上述したように、差動増幅器２Ｇを挟んでセン
ス［２５の電位と基準電位ＶＲは １２２−１３２の時に一致する。この時、Ｖｐｐ　　　
（ＶＴＨＯ＋ΔＶ丁Ｈ）　＝ＶＣｃ−Ｖｒ　Ｈａｖ　ｐ
ｐ　−ｖ　ｃｃ−ΔＶＴＨ となる。従って、高電位Ｖａｎ入力端子に印加する電位
を徐々に上げて行き、データが書き込み状態から非書き
込み状態に変化した時のＶｐｐを読み取れば、シフトｆ
ｆ１（ｆｉｌき込みｍ）ΔＶＴＨを正確に知ることがで
きる。

第２図（ａ）、（ｂ）は、上記第１図の回路におけるメ
モリセル２２、およびＭＯＳトランジスタ２３、３１Ｇ
、：、電ｆｉ’ｌ圧Ｖｃｃ１％１位ｖｐｐとを選択的に
与えるための回路の構成例を示している。（ａ）図は、
電源電圧ＶＯＣと高電位ｖｐｐとを選択するための回路
で、書き込み（プログラム）モードのときにＬ”レベル
となる制御信号ＰＧＭ、および内部テスト回路の使用時
に“Ｌ　ＩＴレベルとなる制御信＠Ａはそれぞれ、アン
ドゲート３３に供給される。このアンドゲート３３の出
力は、ＶＣＣ系の入力信号をＶｐｐ系の反転信号に変換
して出力するインバータ回路３４に供給される。このイ
ンバータ回路３４の出力は、一端に高電位ｖｐｐが印加
されるＭＯＳトランジスタ３５のゲートに供給される。

また、上記アンドゲート３３の出力は、一端に電源電圧
Ｖｃｃが印加されるＭＯＳトランジスタ３６のゲートに
供給される。そして、上記ＭｏＳトランジスタ３５と３
６との他端側接続点から上記制御信号ＰＧＭと制御信＠
Ａとに応じた電源電圧Ｖｃｃあるいは高電位Ｖｐｐを得
る。この選択出力は、（ｂ）図に示すローデコーダ（カ
ラムデコーダ）の端子３７、３８に供給される。このロ
ーデコーダは、アドレス信号Ａｄｄが供給されるナント
ゲート３９と、このナントゲート３９の出力が一端に供
給され電源電圧■ＣＣで導通設定されるＭＯＳトランジ
スタ４０と、このＭＯＳトランジスタ４０の他端と上記
端子３７間に接続されたディプレッション型のＭＯＳト
ランジスタ４１と、上記端子３８と接地点ＶＳＳ間に直
列接続されたＭＯＳトランジスタ４２．４３から成り入
力端が上記ＭＯＳトランジスタ４０の他端に接続される
ＣＭＯＳインバータ■とから構成される。そして、上記
ＣＭＯＳインバータリーの出力がワード線ＷＬに供給さ
れる。

このような構成によれば、清き込み時には、ワード線Ｗ
ＬおよびＹ選択線ＢＬに？Ｘ電位ｖｐｐを印加し、読み
出し時には電源電圧Ｖｃｃを印加し、内部テスト回路の
使用時にはメモリセル２２およびＭＯＳトランジスタ２
３．３１のゲートを高電位Ｖｐｐ端子に接続できる。こ
の時、高電位Ｖｐｐ端子に外部から徐々に上昇する電位
を与え、データが書き込み状態から非書き込み状態に変
化した時のＶｐｐを読み取れば、シフト量（古き込み量
）ΔＶ丁Ｈを正確に知ることができる。しかも、ワード
線およびＹ選択線ＢＬには悶き込み時に高電位Ｖｐｐが
印加されるため、ローデコーダおよびカラムデコーダを
構成するＭＯＳトランジスタは高電位に耐えるデバイス
構成となっているので、内部テスト回路の使用時にも高
電位を印加することが可能であり、評価が可能なシフト
（至）ΔＶＴＨの埴も大幅に向上できる。

なお、上記第２図（ｂ）に示したローデコーダ（カラム
デコーダ）においては、ディプレッション型のＭＯＳト
ランジスタ４１を用いたが、第３図に示すように端子３
７とＭｏＳトランジスタ４０の曲端間にエンハンスメン
ト型のＭＯＳトランジスタ４５を接続し、このＭｏＳト
ランジスタ４５をＣＭＯＳインバータリーの出力で導通
制御しても良い。

［発明の効果］ 以上説明したようにこの発明によれば、メモリセルのし
きいＩｉ［圧のシフト量を正確に、しかも充分に大きな
値でまでモニタできる内部テスト回路を備えた半導体記
憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体記憶装置に
ついて説明するための図、第２図は上記第１図の回路に
電源電圧と高電位を選択的に与えるための回路の構成例
を示す図、第３図は上記第２図の回路の他の構成例を説
明するための図、第４図ないし第７図はそれぞれ従来の
半導体記憶装置について説明するための図である。 ２２、３２・・・第１．第２の）Ｏ−ティングゲート型
トランジスタ（２２：メモリセル、３２：ダミーセル）
　、２３．３１・・・第１．第２のＭＯＳトランジスタ
〈トランスファゲート）、２４・・・第１の負荷、２８
゜２９・・・第２の負荷、２６・・・差動増幅器、ＷＬ
・・・ワード線、Ｂ［・・・Ｙ選択線、ＶＣＣ・・・第
１の電源、ｖｐｐ・・・第２の電源。 １ｌＸ１図 第２図（ａ） Ｖｃｃ（Ｖ）− 第５図 第６図 第７図

Claims (2)

【特許請求の範囲】
1. （１）コントロールゲートがワード線に接続されメモリ
   セルとして働く第１のフローティング型トランジスタと
   、ゲートがＹ選択線に接続され上記第１フローティング
   ゲート型トランジスタを選択するためのトランスファゲ
   ートとして働く第１のＭＯＳトランジスタと、この第１
   ＭＯＳトランジスタに接続される第１の負荷と、コント
   ロールゲートが第１の電源端子に接続されダミーセルと
   して働く第２のフローティング型トランジスタと、ゲー
   トが上記第１電源端子あるいは高電位の第２電源端子に
   選択的に接続され上記第２フローティングゲート型トラ
   ンジスタを選択するためのトランスフアゲートとして働
   く第２のＭＯＳトランジスタと、この第２ＭＯＳトラン
   ジスタに接続される第２の負荷と、上記第１負荷と上記
   第１ＭＯＳトランジスタとの接続点に一方の入力端が接
   続され、上記第２負荷と上記第２ＭＯＳトランジスタと
   の接続点に他方の入力端が接続される差動増幅器とを具
   備し、データの読み出し時には上記ワード線およびＹ選
   択線に上記第１電源端子の電位に対応する信号を供給す
   るとともに上記第２ＭＯＳトランジスタのゲートを上記
   第１電源端子に接続し、データの書き込み時に上記ワー
   ド線およびＹ選択線に上記第２電源端子の電位に対応す
   る信号を供給するとともに上記第２ＭＯＳトランジスタ
   のゲートを上記第２電源端子に接続し、テスト時に上記
   ワード線、Ｙ選択線および第２ＭＯＳトランジスタのゲ
   ートを上記第２電源端子に接続してこの第２電源端子に
   外部から電圧を印加することにより上記第１フローティ
   ングゲート型トランジスタのしきい値電圧の変化量をモ
   ニタすることを特徴とする半導体記憶装置。
2. （２）前記第２の負荷は、データの読み出し時には前記
   差動増幅器の他方の入力端の電位が一方の入力端の電位
   の１／２となり、テスト時には同じとなるように構成さ
   れていることを特徴とする特許請求の範囲１項記載の半
   導体記憶装置。（３）前記第１のフローティングゲート
   型トランジスタと前記第２のフローティングゲート型ト
   ランジスタとは同じサイズであり、且つ前記第１ＭＯＳ
   トランジスタと前記第２ＭＯＳトランジスタとは同じサ
   イズであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。