JPS62275400A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62275400A JPS62275400A JP61119473A JP11947386A JPS62275400A JP S62275400 A JPS62275400 A JP S62275400A JP 61119473 A JP61119473 A JP 61119473A JP 11947386 A JP11947386 A JP 11947386A JP S62275400 A JPS62275400 A JP S62275400A
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- JP
- Japan
- Prior art keywords
- memory element
- pseudo
- nonvolatile semiconductor
- semiconductor memory
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000005669 field effect Effects 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NKSJNEHGWDZZQF-UHFFFAOYSA-N ethenyl(trimethoxy)silane Chemical compound CO[Si](OC)(OC)C=C NKSJNEHGWDZZQF-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置に関し、特に浮遊ゲートを有する不
揮発性半導体メモリを備える半導体装置に関する。
揮発性半導体メモリを備える半導体装置に関する。
従来の浮遊ゲートを有する不揮発性半導体メモリ素子（
以下端にメモリ素子と称する）の情報を同一構造・同一
寸法の疑似メモリ素子との比較で読み出す方法は、メモ
リ素子の書込み後の電圧（以下Ｖ丁Ｍ４とする）を測定
することが困難なため、幾分偏倚した値（ＶＴＭ−Ｗ＋
α）であるおおまかな目安でしか測定できず、更に、こ
のαが一定の値ではなく 、ＶＴＭ−Ｗの値によってそ
の大きさが変動するという問題がある。このような理由
で、実際のメモリ素子のＶＴＭ−Ｗの正しい値が測定で
きず、書込み特性を調査することが困難である。
以下端にメモリ素子と称する）の情報を同一構造・同一
寸法の疑似メモリ素子との比較で読み出す方法は、メモ
リ素子の書込み後の電圧（以下Ｖ丁Ｍ４とする）を測定
することが困難なため、幾分偏倚した値（ＶＴＭ−Ｗ＋
α）であるおおまかな目安でしか測定できず、更に、こ
のαが一定の値ではなく 、ＶＴＭ−Ｗの値によってそ
の大きさが変動するという問題がある。このような理由
で、実際のメモリ素子のＶＴＭ−Ｗの正しい値が測定で
きず、書込み特性を調査することが困難である。
従来一般に用いられている読み出し回路を有する半導体
装置について図面を参照して説明する。
装置について図面を参照して説明する。
第２図に従来の半導体装置の読み出し回路の構成の一例
を示す。
を示す。
メモリ素子Ｍ１とセンスアンプｓ１と絶縁ゲート型電界
効果トランジスタ（以下ＩＧＦＥＴと略称する）ＭＰＩ
・Ｍ２・ＭＰｄ −Ｍ３とによって構成される電流比較
部２（ここでＭＰＩとＭＰｄはＰ−チャンネル型ＩＧＦ
ＥＴ、Ｍ２とＭ３はＮ−チャンネル型Ｉ ＧＦＥＴであ
る）と疑似メモリ素子ＭＤとセンスアンプＳＤとにより
読み出し回路は構成されている。ここでセンスアンプｓ
１およびＳＤは同一の特性を示すように同一の回路で構
成されている。ＩＧＦＥＴＭ２およびＭ３のｇｍ比によ
り比較するＩＧＦＥＴＭＩ・ＭＤの電流比を決定するが
、ここでＩＧＦＥＴＭ３のｇｍ（トランジスタのｗ／Ｌ
）をＩＧＦＥＴＭ２に比較して３倍にすると、ＴＧＦＥ
ＴＭＤに流れる電流と比較して１／３以上の電流がＩＧ
ＦＥＴＭＩに流れたとき“’ ｏ ｎ ”として読み出
す。
効果トランジスタ（以下ＩＧＦＥＴと略称する）ＭＰＩ
・Ｍ２・ＭＰｄ −Ｍ３とによって構成される電流比較
部２（ここでＭＰＩとＭＰｄはＰ−チャンネル型ＩＧＦ
ＥＴ、Ｍ２とＭ３はＮ−チャンネル型Ｉ ＧＦＥＴであ
る）と疑似メモリ素子ＭＤとセンスアンプＳＤとにより
読み出し回路は構成されている。ここでセンスアンプｓ
１およびＳＤは同一の特性を示すように同一の回路で構
成されている。ＩＧＦＥＴＭ２およびＭ３のｇｍ比によ
り比較するＩＧＦＥＴＭＩ・ＭＤの電流比を決定するが
、ここでＩＧＦＥＴＭ３のｇｍ（トランジスタのｗ／Ｌ
）をＩＧＦＥＴＭ２に比較して３倍にすると、ＴＧＦＥ
ＴＭＤに流れる電流と比較して１／３以上の電流がＩＧ
ＦＥＴＭＩに流れたとき“’ ｏ ｎ ”として読み出
す。
この動産を第３図を用いて説明する。
第３図の横軸はメモリ素子のゲート電圧、縦軸はメモリ
素子の電流を示す。曲線Ａは書込み前のメモリ素子に流
れる電流曲線、曲線Ｂは書込み後（ＶＴＭ−Ｗ）のメモ
リ素子に流れる電流曲線、曲線Ｃは疑似メモリ素子に流
れる電流を１／３にした場合の電流曲線を示す。
素子の電流を示す。曲線Ａは書込み前のメモリ素子に流
れる電流曲線、曲線Ｂは書込み後（ＶＴＭ−Ｗ）のメモ
リ素子に流れる電流曲線、曲線Ｃは疑似メモリ素子に流
れる電流を１／３にした場合の電流曲線を示す。
この曲線Ｃよりもメモリ素子の電流Ｉが大きければ”ｏ
ｎ” （Ｖｏｕｔ ”Ｈ” ） 、小さければ°゛ｏ
ｆｆ″ （Ｖｏ ｕ ｔ ”Ｌ” ）となる。書込み後
（ＶＴＭ−Ｗ）のメモリセルは、”ｏｆｆ”が期待値で
あるが、これを満足するゲート電圧ＶＧの最大値は（Ｖ
ＴＭ−Ｗ＋α）になる、これよりもゲート電圧ＶＧが小
さいと、期待値通り“ｏ ｆ ｆ ”となり、（ＶＴＭ
−Ｗ＋α）よりゲート電圧ＶＧが大きいと“Ｏｎ”とな
って誤動作する。つまり実際の書込み後のメモリ素子の
ＶＴＭ−αに対して°α°゛の上乗せされた値まで正常
動作する。このようにメモリ素子の閾値電圧がＶＴＭ−
Ｗであるに拘らず、ＶＣＣを上昇させてモニターすると
Ｖｃｃｍ ａ ｘ ＝ （ＶＴＭ−Ｗ）＋αでしか測定
できず、実際のＶＴＭ−ｗを測定する事が困難である。
ｎ” （Ｖｏｕｔ ”Ｈ” ） 、小さければ°゛ｏ
ｆｆ″ （Ｖｏ ｕ ｔ ”Ｌ” ）となる。書込み後
（ＶＴＭ−Ｗ）のメモリセルは、”ｏｆｆ”が期待値で
あるが、これを満足するゲート電圧ＶＧの最大値は（Ｖ
ＴＭ−Ｗ＋α）になる、これよりもゲート電圧ＶＧが小
さいと、期待値通り“ｏ ｆ ｆ ”となり、（ＶＴＭ
−Ｗ＋α）よりゲート電圧ＶＧが大きいと“Ｏｎ”とな
って誤動作する。つまり実際の書込み後のメモリ素子の
ＶＴＭ−αに対して°α°゛の上乗せされた値まで正常
動作する。このようにメモリ素子の閾値電圧がＶＴＭ−
Ｗであるに拘らず、ＶＣＣを上昇させてモニターすると
Ｖｃｃｍ ａ ｘ ＝ （ＶＴＭ−Ｗ）＋αでしか測定
できず、実際のＶＴＭ−ｗを測定する事が困難である。
上述したように、従来の半導体装１の読み出し回路は、
メモリ素子の実際の閾値電圧を測定することができない
という欠点がある。
メモリ素子の実際の閾値電圧を測定することができない
という欠点がある。
本発明が解決しようとする問題点、換言すれば本発明の
目的は、上述のような従来の半導体装置の読出し回路の
欠点を除去するため、疑似メモリ素子のゲート電圧を可
変にできる手段を設けることにより、メモリ素子の閾値
電圧を容易に測定できるようにした半導体装置を提供す
ることにある。
目的は、上述のような従来の半導体装置の読出し回路の
欠点を除去するため、疑似メモリ素子のゲート電圧を可
変にできる手段を設けることにより、メモリ素子の閾値
電圧を容易に測定できるようにした半導体装置を提供す
ることにある。
本発明の半導体装置は、浮遊ゲートを有する不揮発性半
導体メモリ素子と、前記不揮発性半導体メモリ素子と同
一構造・同一寸法の比較用の疑似不揮発性半導体メモリ
素子とを備え、書込みまたは消去情報を蓄えた前記不揮
発性半導体メモリ素子と比較用の前記疑似不揮発性半導
体メモリ素子との電流を比較して前記不揮発性半導体メ
モリ素子の情報を読み出す回路を同一半導体基板上に備
える半導体装置において、ドレインを第一の電源に接続
した第一の絶縁ゲート型電解効果トランジスタと、トレ
インを第二の電源に接続した第二の絶縁ゲート型電解効
果トランジスタとを備え、前記第一および第二の絶縁ゲ
ート型電解効果トランジスタのソースを前記疑似不揮発
性半導体メモリ素子のゲートに接続して構成される。
導体メモリ素子と、前記不揮発性半導体メモリ素子と同
一構造・同一寸法の比較用の疑似不揮発性半導体メモリ
素子とを備え、書込みまたは消去情報を蓄えた前記不揮
発性半導体メモリ素子と比較用の前記疑似不揮発性半導
体メモリ素子との電流を比較して前記不揮発性半導体メ
モリ素子の情報を読み出す回路を同一半導体基板上に備
える半導体装置において、ドレインを第一の電源に接続
した第一の絶縁ゲート型電解効果トランジスタと、トレ
インを第二の電源に接続した第二の絶縁ゲート型電解効
果トランジスタとを備え、前記第一および第二の絶縁ゲ
ート型電解効果トランジスタのソースを前記疑似不揮発
性半導体メモリ素子のゲートに接続して構成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例の回路図である。
第１図において、浮遊ゲートを有するメモリ素子Ｍ１と
、メモリ素子Ｍ１と同一構造・同一寸法の比較疑似メモ
リ素子Ｍｏおよび書込みまたは消去情報を蓄えたメモリ
素子Ｍ１をセンスアンプＳ１およびＳＤとＩＧＦＥＴＭ
Ｐｌ ・ＭＰ２− ＭＰｄ・Ｍ３とによって電流比較し
てメモリ素子Ｍ１の情報を読み出す回路とを同一半導体
基板上に設け、疑似メモリ素子ＭＤのゲートに印加する
電圧Ｖ ｒ） １をメモリ素子Ｍ１のゲート印加電圧（
ここではＶＣＣ）とは独立して可変にできる手段（ＶＲ
，＝” Ｈ” ・Ｗ翳＝“Ｌ ”に設定し、ＩＧＥＦＥ
Ｔ、ＭＲ２を’ｏｎ”させＶ、、＝ＶＰＰに設定し、■
ｐＰを可変にすることによって疑似メモリ素子ＭＤのゲ
ートに印加する電圧を可変にする）をもっている。
、メモリ素子Ｍ１と同一構造・同一寸法の比較疑似メモ
リ素子Ｍｏおよび書込みまたは消去情報を蓄えたメモリ
素子Ｍ１をセンスアンプＳ１およびＳＤとＩＧＦＥＴＭ
Ｐｌ ・ＭＰ２− ＭＰｄ・Ｍ３とによって電流比較し
てメモリ素子Ｍ１の情報を読み出す回路とを同一半導体
基板上に設け、疑似メモリ素子ＭＤのゲートに印加する
電圧Ｖ ｒ） １をメモリ素子Ｍ１のゲート印加電圧（
ここではＶＣＣ）とは独立して可変にできる手段（ＶＲ
，＝” Ｈ” ・Ｗ翳＝“Ｌ ”に設定し、ＩＧＥＦＥ
Ｔ、ＭＲ２を’ｏｎ”させＶ、、＝ＶＰＰに設定し、■
ｐＰを可変にすることによって疑似メモリ素子ＭＤのゲ
ートに印加する電圧を可変にする）をもっている。
疑似メモリ素子Ｍｒ）のゲートにはＩＧＦＥＴＭＲｌ・
ＭＲ２を次のように接続する。すなわち、デプレ・−ジ
ョン型ＩＧＦＥＴＭＲＩはドレインをＶｃｃに、ゲート
をＶ石＝−に、ソースを疑似メモリ素子ＭＤのゲートに
接続し、Ｉ ＧＦＥＴＭＲ２はゲートをＶ□に、ドレイ
ンを第２の電源Ｖｐｐにソースを疑似メモリ素子ＭＤの
ゲートに接続する。
ＭＲ２を次のように接続する。すなわち、デプレ・−ジ
ョン型ＩＧＦＥＴＭＲＩはドレインをＶｃｃに、ゲート
をＶ石＝−に、ソースを疑似メモリ素子ＭＤのゲートに
接続し、Ｉ ＧＦＥＴＭＲ２はゲートをＶ□に、ドレイ
ンを第２の電源Ｖｐｐにソースを疑似メモリ素子ＭＤの
ゲートに接続する。
次に上述の回路の動１１−について第４図を参照して説
明する。
明する。
通常の読み出し時は、制御信号ＶＲ，＝＝“Ｌ“・ｖＲ
＠＝”Ｈ”に設定することによってＭＲＩが“Ｏｎ′′
に、ＭＲ２が″ｏｆｆ”になって疑似メモリ素子Ｍ。の
ゲート電圧ＶＧＩは第一の電源ＶＣＣと同電位になり、
メモリ素子Ｍ１と疑似メモリ素子ＭＯとのゲート電圧が
等しくなって従来の回路と同じ動作をする。次にメモリ
素子Ｍ１の閾値電圧を読み出すテスト時は、制御信号Ｖ
□＝“Ｈ” ・Ｗπ＝“Ｌ″に設定し、ＩＧＦＥＴＭＲ
ＩとＩＧＦＥＴＭＲ２とをともに“” ｏ ｎ ”させ
る。ここでＩＧＦＥＴＭＲ２のｇｍをＩＧＦＥＴＭＲＩ
のｇｍより充分大きく設定することにより、ＶＧｌ≠■
ｐｐとなる。この■ＰＰをメモリ素子Ｍ１の初期量値電
圧ＶＴＭＯ近傍に設定することによって疑似メモリ素子
ＭＯは第４図における曲線りに示す電流特性を持つ。こ
れによって書込み後のメモリ素子Ｍ１の閾値電圧ＶＴＭ
−Ｗと電源電圧動作最大値Ｖｃｃｍａｘとの差βが大幅
に小さくなる。従ってＶｃｃｍａｘを測定することによ
ってｖ ｔＭ−ｗを容易に測定できる。
＠＝”Ｈ”に設定することによってＭＲＩが“Ｏｎ′′
に、ＭＲ２が″ｏｆｆ”になって疑似メモリ素子Ｍ。の
ゲート電圧ＶＧＩは第一の電源ＶＣＣと同電位になり、
メモリ素子Ｍ１と疑似メモリ素子ＭＯとのゲート電圧が
等しくなって従来の回路と同じ動作をする。次にメモリ
素子Ｍ１の閾値電圧を読み出すテスト時は、制御信号Ｖ
□＝“Ｈ” ・Ｗπ＝“Ｌ″に設定し、ＩＧＦＥＴＭＲ
ＩとＩＧＦＥＴＭＲ２とをともに“” ｏ ｎ ”させ
る。ここでＩＧＦＥＴＭＲ２のｇｍをＩＧＦＥＴＭＲＩ
のｇｍより充分大きく設定することにより、ＶＧｌ≠■
ｐｐとなる。この■ＰＰをメモリ素子Ｍ１の初期量値電
圧ＶＴＭＯ近傍に設定することによって疑似メモリ素子
ＭＯは第４図における曲線りに示す電流特性を持つ。こ
れによって書込み後のメモリ素子Ｍ１の閾値電圧ＶＴＭ
−Ｗと電源電圧動作最大値Ｖｃｃｍａｘとの差βが大幅
に小さくなる。従ってＶｃｃｍａｘを測定することによ
ってｖ ｔＭ−ｗを容易に測定できる。
以上詳細に説明したように、本発明は疑似メモリ素子の
ゲート電圧を可変にできる手段を設けることによってメ
モリ素子の閾値電圧を容易に測定できるという効果があ
る。
ゲート電圧を可変にできる手段を設けることによってメ
モリ素子の閾値電圧を容易に測定できるという効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体装置の一例を示す回路図、第３図は第２図の例
の動作を説明するための電流特性を示すグラフ、第４図
は第１図の実施例の動作を説明するための電流を示すグ
ラフである。 Ｓｌ、ＳＤ・・・センスアンプ部、Ｍ２．Ｍ３．ＭＲ２
−＝ ｎチャンネルＩＧＦＥＴ、ＭＲＩ−・ｎチャンネ
ルデプレーション形ｒＧＦＥＴ、ＭＰＩ、ＭＰｄ・・・
ＰチャンネルＩ、ＧＦＥＴ、Ｍｌ・・・メモリ素子、Ｍ
ｏ・・・疑似メモリ素子。 代理人 弁理士 内 原 音 Ｓｌ、Ｓ′Ｄ ：ｔ！／λアンフ１τ
ＭＰＩ−ＭＰｄ：、／’チじオルＩＧＦＥＴＭど・Ｍ
、う−Ｍｌ？：Ｚ ； ＮチャンネルＩＧＦＥＴＭｌ
？Ｉ：臂チャシネルテブｂ−シ１４しｆにＦＥＴ沿 ｌ
図 ど、電流比枚目ｘ６節 躬 Ｚ 図
の半導体装置の一例を示す回路図、第３図は第２図の例
の動作を説明するための電流特性を示すグラフ、第４図
は第１図の実施例の動作を説明するための電流を示すグ
ラフである。 Ｓｌ、ＳＤ・・・センスアンプ部、Ｍ２．Ｍ３．ＭＲ２
−＝ ｎチャンネルＩＧＦＥＴ、ＭＲＩ−・ｎチャンネ
ルデプレーション形ｒＧＦＥＴ、ＭＰＩ、ＭＰｄ・・・
ＰチャンネルＩ、ＧＦＥＴ、Ｍｌ・・・メモリ素子、Ｍ
ｏ・・・疑似メモリ素子。 代理人 弁理士 内 原 音 Ｓｌ、Ｓ′Ｄ ：ｔ！／λアンフ１τ
ＭＰＩ−ＭＰｄ：、／’チじオルＩＧＦＥＴＭど・Ｍ
、う−Ｍｌ？：Ｚ ； ＮチャンネルＩＧＦＥＴＭｌ
？Ｉ：臂チャシネルテブｂ−シ１４しｆにＦＥＴ沿 ｌ
図 ど、電流比枚目ｘ６節 躬 Ｚ 図
Claims (1)
- 浮遊ゲートを有する不揮発性半導体メモリ素子と、前記
不揮発性半導体メモリ素子と同一構造・同一寸法の比較
用の疑似不揮発性半導体メモリ素子とを備え、書込みま
たは消去情報を蓄えた前記不揮発性半導体メモリ素子と
比較用の前記疑似不揮発性半導体メモリ素子との電流を
比較して前記不揮発性半導体メモリ素子の情報を読み出
す回路を同一半導体基板上に備える半導体装置において
ドレインを第一の電源に接続した第一の絶縁ゲート型電
解効果トランジスタと、ドレインを第二の電源に接続し
た第二の絶縁ゲート型電解効果トランジスタとを備え、
前記第一および第二の絶縁ゲート型電解効果トランジス
タのソースを前記疑似不揮発性半導体メモリ素子のゲー
トに接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11947386A JPH0758600B2 (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11947386A JPH0758600B2 (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62275400A true JPS62275400A (ja) | 1987-11-30 |
| JPH0758600B2 JPH0758600B2 (ja) | 1995-06-21 |
Family
ID=14762179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11947386A Expired - Lifetime JPH0758600B2 (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758600B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231500A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-05-23 JP JP11947386A patent/JPH0758600B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231500A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758600B2 (ja) | 1995-06-21 |
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