JPH01173499A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01173499A JPH01173499A JP62333411A JP33341187A JPH01173499A JP H01173499 A JPH01173499 A JP H01173499A JP 62333411 A JP62333411 A JP 62333411A JP 33341187 A JP33341187 A JP 33341187A JP H01173499 A JPH01173499 A JP H01173499A
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- test mode
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- 238000007562 laser obscuration time method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体記憶装置、特にテストモー
ドを有する不揮発性半導体記憶装置に関するものである
。
ドを有する不揮発性半導体記憶装置に関するものである
。
第３図は、従来の不揮発性半導体記憶装置の基本構成を
示す図である。この図において、メモリセル＋１１は２
個のｎ−チャネルＭＯ８型選択トランジスタＱｔ 、
Ｑ２と１個のｎ−チャネルＭＯ８型メモリトランジスタ
Ｑ３から構成されている。前記メモリセル１１１におい
て、選択トランジスタｑｔ＊ｑｚの各ゲートは共通にワ
ード線（２１に接続され、選択トランジスタＱ１のソー
スはメモリトランジスタＱ３のコントロールゲートに接
続され、選択トランジスタＱ２のソースはメモリトラン
ジスタＱ３のドレインに接続されている。選択トランジ
スタＱ１のドレインはコ〉トロールゲート線（３）を介
して、ｎ−チャネルＭＯ８型選択トラシジスタＱ４のソ
ースに接続され、選択トランジスタＱ４のドレインは、
コシトロール線（４）を介してコントロールゲート線印
加電圧制御回路（５：に接続されている。また、選択ト
ランジスタＱ２のドレインはビット線（６１を介して、
ｎ−チャネルＭＯＢ型選択トランジスタＱＦＩのソース
に接続され、選択トランジスタＱ５のドレインは、上線
（７）を介して書込み制御回路（８）Ｋ接続されている
。
示す図である。この図において、メモリセル＋１１は２
個のｎ−チャネルＭＯ８型選択トランジスタＱｔ 、
Ｑ２と１個のｎ−チャネルＭＯ８型メモリトランジスタ
Ｑ３から構成されている。前記メモリセル１１１におい
て、選択トランジスタｑｔ＊ｑｚの各ゲートは共通にワ
ード線（２１に接続され、選択トランジスタＱ１のソー
スはメモリトランジスタＱ３のコントロールゲートに接
続され、選択トランジスタＱ２のソースはメモリトラン
ジスタＱ３のドレインに接続されている。選択トランジ
スタＱ１のドレインはコ〉トロールゲート線（３）を介
して、ｎ−チャネルＭＯ８型選択トラシジスタＱ４のソ
ースに接続され、選択トランジスタＱ４のドレインは、
コシトロール線（４）を介してコントロールゲート線印
加電圧制御回路（５：に接続されている。また、選択ト
ランジスタＱ２のドレインはビット線（６１を介して、
ｎ−チャネルＭＯＢ型選択トランジスタＱＦＩのソース
に接続され、選択トランジスタＱ５のドレインは、上線
（７）を介して書込み制御回路（８）Ｋ接続されている
。
メモリトランジスタＱ３のソースは、ｎ−チャネルＭｏ
Ｓ型トラ〉ジスタＱ６を介して接地されている。
Ｓ型トラ〉ジスタＱ６を介して接地されている。
第２図は、前記コ〉トロールゲート線印加電圧制御回路
１５１の構成を示す図である。この図において、読出し
電圧源αＯはトラ〉ジスタＱ７を介してコシトロール線
（４）に、書込み電圧源αυはトランジスタＱＢを介し
てコントロール線（４１に、外部入力端子＋１２１はト
ランジスタＱ９を介してコ〉トロール線１４１ Ｋ並列
に接続されている。トランジスタＱ７〜Ｑ９は何れもｎ
−チャネルＭＯ８型である。
１５１の構成を示す図である。この図において、読出し
電圧源αＯはトラ〉ジスタＱ７を介してコシトロール線
（４）に、書込み電圧源αυはトランジスタＱＢを介し
てコントロール線（４１に、外部入力端子＋１２１はト
ランジスタＱ９を介してコ〉トロール線１４１ Ｋ並列
に接続されている。トランジスタＱ７〜Ｑ９は何れもｎ
−チャネルＭＯ８型である。
第４図は第３図のメモリトランジスタの構造を示す断面
図である。この図において、Ｐ型半導体基板０の表面に
ｎ＋型拡散領域であるドレインＩとソースα９の間隔を
隔てて形成されている。このＰ型半導体基板上にゲート
酸化膜Ｃ１Ｇと一部ドレイン■上に膜厚の薄いトンネル
酸化膜α＆が形成され、ゲート酸化膜（１ｅとトンネル
酸化膜（１８１上に多結晶シリコシからなるフローティ
ングゲートαηが形成されている。このため、フローテ
ィングゲート（１７）はドレイシＩ上で、凹部を有する
構造となっている。
図である。この図において、Ｐ型半導体基板０の表面に
ｎ＋型拡散領域であるドレインＩとソースα９の間隔を
隔てて形成されている。このＰ型半導体基板上にゲート
酸化膜Ｃ１Ｇと一部ドレイン■上に膜厚の薄いトンネル
酸化膜α＆が形成され、ゲート酸化膜（１ｅとトンネル
酸化膜（１８１上に多結晶シリコシからなるフローティ
ングゲートαηが形成されている。このため、フローテ
ィングゲート（１７）はドレイシＩ上で、凹部を有する
構造となっている。
フローテイシグゲー） （Ｌ？）の上には、酸化膜（１
９が形成され、この酸化膜上に多結晶シリコンからなる
コントロールゲート（イ）が形成されている。このよう
な構造をもったメモリトランジスタへの情報の書込みは
、フローティ〉グゲー）（１７）に電子を注入したり、
フローティングゲート住ηから電子を除去することによ
って得られる。この電子の注入、除去は、フローティン
グゲート（Ｉηとドレインα４の間でトンネル酸化膜（
１８１を介して行なわれる。フローティングゲートαη
に電子が注入されると、メモリトランジスタＱ３のしき
い値電圧は高（なり（消去状態）、フローティジグゲー
ト（ｌηから電子が除去されると、メモリトランジスタ
Ｑ３のしきい値電圧は低くなる（プログラム状態）。
９が形成され、この酸化膜上に多結晶シリコンからなる
コントロールゲート（イ）が形成されている。このよう
な構造をもったメモリトランジスタへの情報の書込みは
、フローティ〉グゲー）（１７）に電子を注入したり、
フローティングゲート住ηから電子を除去することによ
って得られる。この電子の注入、除去は、フローティン
グゲート（Ｉηとドレインα４の間でトンネル酸化膜（
１８１を介して行なわれる。フローティングゲートαη
に電子が注入されると、メモリトランジスタＱ３のしき
い値電圧は高（なり（消去状態）、フローティジグゲー
ト（ｌηから電子が除去されると、メモリトランジスタ
Ｑ３のしきい値電圧は低くなる（プログラム状態）。
次に動作について説明する。不揮発性半導体記憶装置に
は、テストモードが設けられており、このテストモード
を用いるとメモリトランジスタＱ３のコ〉トロールゲー
トαηに印加する電圧を外部から制御することができる
。
は、テストモードが設けられており、このテストモード
を用いるとメモリトランジスタＱ３のコ〉トロールゲー
トαηに印加する電圧を外部から制御することができる
。
まず、読出し動作について説明する。読出しサイクルで
は、Ｙゲート線（９）とワード線（２１および信号Ｓが
ともに１Ｈ”レベルとなり、選択トラ〉ジスタＱ４ ＋
Ｑ’ ＋ Ｑｔ ＋ Ｑ２とトランジスタＱ６がオン
して１つのメモリトランジスタＱ３が選択される。この
状態で読出し信号Ｒが′″Ｈ＃Ｈ＃レベル選択トランジ
スタＱ７がオシしてメモリトランジスタＱ３のコントロ
ールゲートαηに読出し電圧が印加される。このときメ
モリトランジスタＱ３が消去状態（′″１＃を記憶）で
あれば、読出し電圧よりもメモリトランジスタＱ３のし
きい値電圧の方が大きいため、メモリトランジスタＱ３
はオフのままでＩ１０線（７）には電流は流れない。ま
たメモリトランジスタＱ３がプログラム状態（１０Ｍを
記憶）であると、メモリトランジスタＱ３のしきい値電
圧よりも読出し電圧の方が大きいため、メモリトランジ
スタＱ３はオシして工ん線（７）に電流が流れる。これ
をセンスすることによって、情報を読出すことができる
。
は、Ｙゲート線（９）とワード線（２１および信号Ｓが
ともに１Ｈ”レベルとなり、選択トラ〉ジスタＱ４ ＋
Ｑ’ ＋ Ｑｔ ＋ Ｑ２とトランジスタＱ６がオン
して１つのメモリトランジスタＱ３が選択される。この
状態で読出し信号Ｒが′″Ｈ＃Ｈ＃レベル選択トランジ
スタＱ７がオシしてメモリトランジスタＱ３のコントロ
ールゲートαηに読出し電圧が印加される。このときメ
モリトランジスタＱ３が消去状態（′″１＃を記憶）で
あれば、読出し電圧よりもメモリトランジスタＱ３のし
きい値電圧の方が大きいため、メモリトランジスタＱ３
はオフのままでＩ１０線（７）には電流は流れない。ま
たメモリトランジスタＱ３がプログラム状態（１０Ｍを
記憶）であると、メモリトランジスタＱ３のしきい値電
圧よりも読出し電圧の方が大きいため、メモリトランジ
スタＱ３はオシして工ん線（７）に電流が流れる。これ
をセンスすることによって、情報を読出すことができる
。
テストモードでは、上記の読出しサイクルにおいて、読
出し信号は１Ｌ″レベルで、テストモード信号Ｔがｌｌ
Ｈ″レベルとなり、メモリトランジスタＱ３のコ〉トロ
ールゲートには外部入力端子（１２１に与えられたテス
ト電圧Ｖｔｅｓｔが印加される。このときＶｔｅｓｔを
変化させて、メモリトランジスタＱ３がオフ状態である
か、あるいはオン状態であるかを調べることにより、メ
モリトランジスタＱ３のしきい値電圧を求めることがで
きる。すなわち、テストモードで、メモリトランジスタ
Ｑ３のコ〉トロールゲートαηに印加する電圧Ｖｔｅｓ
ｔを序口に高くしていき、読出しの情報が１１＃→″０
＃に移行した時のＶｔｅｓｔＯ値が、メモリトランジス
タＱ３のしきい値電圧となる。（第５図参照） このようにテストモードを用いて測定できるメモリトラ
ンジスタのしきい値電圧の値を、メモリトランジスタＱ
３がプログラム状態の場合および消去状態の場合につい
て求めることにより、メモリトランジスタＱ３のしきい
値電圧のシフト量を求めることができる。
出し信号は１Ｌ″レベルで、テストモード信号Ｔがｌｌ
Ｈ″レベルとなり、メモリトランジスタＱ３のコ〉トロ
ールゲートには外部入力端子（１２１に与えられたテス
ト電圧Ｖｔｅｓｔが印加される。このときＶｔｅｓｔを
変化させて、メモリトランジスタＱ３がオフ状態である
か、あるいはオン状態であるかを調べることにより、メ
モリトランジスタＱ３のしきい値電圧を求めることがで
きる。すなわち、テストモードで、メモリトランジスタ
Ｑ３のコ〉トロールゲートαηに印加する電圧Ｖｔｅｓ
ｔを序口に高くしていき、読出しの情報が１１＃→″０
＃に移行した時のＶｔｅｓｔＯ値が、メモリトランジス
タＱ３のしきい値電圧となる。（第５図参照） このようにテストモードを用いて測定できるメモリトラ
ンジスタのしきい値電圧の値を、メモリトランジスタＱ
３がプログラム状態の場合および消去状態の場合につい
て求めることにより、メモリトランジスタＱ３のしきい
値電圧のシフト量を求めることができる。
前記のような従来の不揮発性半導体記憶装置においては
、信号Ｔの′″ＨＨルベル電圧電源電圧Ｖｃｃであるた
め、テストモード時のコントロールゲート線印加電圧制
御回路（５）の出力電圧の最大値はトランジスタＱ９
（テストモード選択用トラ〉スフアゲート）のしきい値
をＶｒｕとすると（Ｖｃｃ −７１Ｍ）となる。外部入
力端子Ｃｌ５５に与える電圧ｖｔｅｓｔが（Ｖｃｃ −
Ｖ′ｒＨ） ヨりも小すイ場合ニハ、コ〉トロールゲー
ト線印加電圧制御回路（５）の出力電圧はＶｔｅｓｔと
なるが、Ｖｔｅｓｔが（Ｖｃｃ −Ｖｙａ ）よりも大
きい場合には、コ〉トロールゲート線印加電圧制御回路
（５１の出力電圧は、その最大値（Ｖｃｃ −ＶＴＲ）
に制限される。このためテストモードにおいて、メモリ
トランジスタＱ３のしきい値電圧が（Ｖｃｃ−ＶｃＭ）
よりも大きい場合には、このメモリトランジスタのしき
い値電圧を測定することができないという問題点があっ
た。特に、メモリトランジスタＱ３が消去状態にある場
合には、このメモリトランジスタＱ３のしきい値電圧は
、通常５ｖよりも高いため、電源電圧Ｖｃｃ ＝ ５
Ｖのままでは測定不可能で、電源電圧Ｖｃｃを５ｖより
高くして、消去状態でのメモリトランジスタＱ３のしき
い値電圧を測定しているのが現状である。
、信号Ｔの′″ＨＨルベル電圧電源電圧Ｖｃｃであるた
め、テストモード時のコントロールゲート線印加電圧制
御回路（５）の出力電圧の最大値はトランジスタＱ９
（テストモード選択用トラ〉スフアゲート）のしきい値
をＶｒｕとすると（Ｖｃｃ −７１Ｍ）となる。外部入
力端子Ｃｌ５５に与える電圧ｖｔｅｓｔが（Ｖｃｃ −
Ｖ′ｒＨ） ヨりも小すイ場合ニハ、コ〉トロールゲー
ト線印加電圧制御回路（５）の出力電圧はＶｔｅｓｔと
なるが、Ｖｔｅｓｔが（Ｖｃｃ −Ｖｙａ ）よりも大
きい場合には、コ〉トロールゲート線印加電圧制御回路
（５１の出力電圧は、その最大値（Ｖｃｃ −ＶＴＲ）
に制限される。このためテストモードにおいて、メモリ
トランジスタＱ３のしきい値電圧が（Ｖｃｃ−ＶｃＭ）
よりも大きい場合には、このメモリトランジスタのしき
い値電圧を測定することができないという問題点があっ
た。特に、メモリトランジスタＱ３が消去状態にある場
合には、このメモリトランジスタＱ３のしきい値電圧は
、通常５ｖよりも高いため、電源電圧Ｖｃｃ ＝ ５
Ｖのままでは測定不可能で、電源電圧Ｖｃｃを５ｖより
高くして、消去状態でのメモリトランジスタＱ３のしき
い値電圧を測定しているのが現状である。
この発明は、かかる問題点を解決するためＫなされたも
ので、コントロールゲート線印加電圧制御回路において
、その出力電圧に制限を受けることなく、外部入力端子
ａ２に与える電圧が直接メモリトランジスタのコ〉トロ
ールゲートに印加されるような回路構成を有する不揮発
性半導体記憶装置を得ることを目的とする。
ので、コントロールゲート線印加電圧制御回路において
、その出力電圧に制限を受けることなく、外部入力端子
ａ２に与える電圧が直接メモリトランジスタのコ〉トロ
ールゲートに印加されるような回路構成を有する不揮発
性半導体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、コ〉トロー
ルゲート線印加電圧制御回路のテストモード選択用トラ
〉スフアゲートの入力に昇圧回路を設けたものである。
ルゲート線印加電圧制御回路のテストモード選択用トラ
〉スフアゲートの入力に昇圧回路を設けたものである。
この発明においては、コントロールゲート線印加電圧制
御回路のテストモード選択用トランスファゲートの入力
信号が昇圧回路により昇圧されるため、コントロールゲ
ート線印加電圧制御回路のテストモード時の出力電圧の
最大値は上昇する。
御回路のテストモード選択用トランスファゲートの入力
信号が昇圧回路により昇圧されるため、コントロールゲ
ート線印加電圧制御回路のテストモード時の出力電圧の
最大値は上昇する。
以下、この発明の一実施例を図について説明する。第１
図はコントロールゲート線印加電圧制御回路（５）のテ
ストモード選択用トランスファゲートＱ９のゲート入力
に昇圧回路を設けたものである。
図はコントロールゲート線印加電圧制御回路（５）のテ
ストモード選択用トランスファゲートＱ９のゲート入力
に昇圧回路を設けたものである。
この昇圧回路は、３個のトランジスタＱＩＯ、Ｑｌｌ、
Ｃ１２と１個のＭＯＳキャパシタＣ１の４素子から構成
され、トランジスタＱ１Ｇのドレインは外部入力端子α
２が接続されている。トランジスタＱ１ｏのソースには
、トランジスタＱ１１のゲートとドレイ〉およびＭＯＳ
キャパシタＯｔのゲート側が接続され、トランジスタＱ
ｌｌのソースは、トランジスタＱ１０とＱ９の各ゲート
およびトランジスタＱ１２のソースが接続されている。
Ｃ１２と１個のＭＯＳキャパシタＣ１の４素子から構成
され、トランジスタＱ１Ｇのドレインは外部入力端子α
２が接続されている。トランジスタＱ１ｏのソースには
、トランジスタＱ１１のゲートとドレイ〉およびＭＯＳ
キャパシタＯｔのゲート側が接続され、トランジスタＱ
ｌｌのソースは、トランジスタＱ１０とＱ９の各ゲート
およびトランジスタＱ１２のソースが接続されている。
そして、トランジスタ軸のドレインにはテストモード信
号ＴがＭＯＳキャパシタ０１の基板側には制御クロック
が入力される。
号ＴがＭＯＳキャパシタ０１の基板側には制御クロック
が入力される。
トランジスタｑｘｏ−Ｑｘｚはｎ−チャネルＭＯ８型で
ある。
ある。
前記のように構成されたコントロールゲート線印加電圧
制御回路において、テストモード時には、外部入力端子
（１３には値の変化する電圧Ｖｔｅｓｔが印加される。
制御回路において、テストモード時には、外部入力端子
（１３には値の変化する電圧Ｖｔｅｓｔが印加される。
このとき、トランジスタＱ１２のゲートには、電源電圧
ｖｃＣが印加されているので、トランジスタＱ１２はオ
ン状態にある。この状態でテストモード信号Ｔが％Ｈ′
（電圧Ｖｃｃ ）になると、トラ〉ジスタＱ１ｏがオン
して、外部入力端子Ｃ１２１から電流が流れ、ＭＯ８キ
ャパシタ（７１が充電されてＮ１の電位は上がる。そし
てＮ１の電位が（Ｎ２の電位−トラ〉ジスタＱＩＯのし
きい値電圧）に等しくなると、トランジスタＱ１０はオ
フする。
ｖｃＣが印加されているので、トランジスタＱ１２はオ
ン状態にある。この状態でテストモード信号Ｔが％Ｈ′
（電圧Ｖｃｃ ）になると、トラ〉ジスタＱ１ｏがオン
して、外部入力端子Ｃ１２１から電流が流れ、ＭＯ８キ
ャパシタ（７１が充電されてＮ１の電位は上がる。そし
てＮ１の電位が（Ｎ２の電位−トラ〉ジスタＱＩＯのし
きい値電圧）に等しくなると、トランジスタＱ１０はオ
フする。
この状態で制御クロックφが立ち上がるとＭＯＳキャパ
シタＣ１の容量結合により、Ｎｌの電位はさらに上がる
（このときの電位をＶＮＩとする）。このためトランジ
スタＱｌｌはオシし、Ｎ２の電位も上昇する。（サイク
ルｌ） 次に、制御クロックφが立ち下がるとトラ〉ジスタＱｌ
ｌはオフし、Ｎ１の電位が下がるが、Ｎ１の電位が（Ｎ
２の電位−トラ〉ジスタＱｔｏのしきい値電圧）まで下
がると、再びトランジスタＱ１ｏがオ〉して電流が流れ
、ＭＯＳキャパシタＣＩが充電されて、Ｎ１の電位は上
がり、Ｖａｔよシも高くなる。（サイクル■） 前記昇圧回路は、サイクル■→■を繰り返し、Ｎ２の電
位は（Ｖｔａｓｔ＋）ランジスタＱ９のしきい値電圧）
まで昇圧されるので、Ｖｔｅｓｔが直接コシトロールゲ
ート線印加電圧制御回路の出力電圧（Ｎｓの電位）とな
シ得る。
シタＣ１の容量結合により、Ｎｌの電位はさらに上がる
（このときの電位をＶＮＩとする）。このためトランジ
スタＱｌｌはオシし、Ｎ２の電位も上昇する。（サイク
ルｌ） 次に、制御クロックφが立ち下がるとトラ〉ジスタＱｌ
ｌはオフし、Ｎ１の電位が下がるが、Ｎ１の電位が（Ｎ
２の電位−トラ〉ジスタＱｔｏのしきい値電圧）まで下
がると、再びトランジスタＱ１ｏがオ〉して電流が流れ
、ＭＯＳキャパシタＣＩが充電されて、Ｎ１の電位は上
がり、Ｖａｔよシも高くなる。（サイクル■） 前記昇圧回路は、サイクル■→■を繰り返し、Ｎ２の電
位は（Ｖｔａｓｔ＋）ランジスタＱ９のしきい値電圧）
まで昇圧されるので、Ｖｔｅｓｔが直接コシトロールゲ
ート線印加電圧制御回路の出力電圧（Ｎｓの電位）とな
シ得る。
以上のように、この発明によればコ〉トロールゲート線
印加電圧制御回路において、テストモード選択用トラン
スファゲートの入力に昇圧回路を設けたため、テストモ
ード時におけるコントロールゲート線印加電圧制御回路
の出力電圧は制限を受けることなく、外部入力端子に与
える電圧が直接メモリトランジスタのコントロールゲー
トに印加されるという効果がある。
印加電圧制御回路において、テストモード選択用トラン
スファゲートの入力に昇圧回路を設けたため、テストモ
ード時におけるコントロールゲート線印加電圧制御回路
の出力電圧は制限を受けることなく、外部入力端子に与
える電圧が直接メモリトランジスタのコントロールゲー
トに印加されるという効果がある。
第１図はこの発明の一実施例であるコントロールゲート
線印加電圧制御回路を示す図、第２図は従来のコントロ
ールゲート線印加電圧制御回路を示す図、第３図は不揮
発性半導体記憶装置の基本構成を示す図、第４図はメモ
リトランジスタの構造を示す断面図、第５図はメモリト
ランジスタの電流−電圧特性を示す図である。 図中、（１００）は昇圧回路、Ｑｔｏ〜ＱｔｚはＭＯＢ
トランジスタ、Ｃ１はＭＯＳキャパシタ、ではテスト信
号、φはグロック信号である。
線印加電圧制御回路を示す図、第２図は従来のコントロ
ールゲート線印加電圧制御回路を示す図、第３図は不揮
発性半導体記憶装置の基本構成を示す図、第４図はメモ
リトランジスタの構造を示す断面図、第５図はメモリト
ランジスタの電流−電圧特性を示す図である。 図中、（１００）は昇圧回路、Ｑｔｏ〜ＱｔｚはＭＯＢ
トランジスタ、Ｃ１はＭＯＳキャパシタ、ではテスト信
号、φはグロック信号である。
Claims (1)
- 記憶素子として、フローティングゲートを有するメモリ
トランジスタを用いたメモリセルを行方向および列方向
に沿つて複数個配列したメモリセルアレイを備える半導
体記憶装置であつて、前記メモリセルのコントロールゲ
ートに外部から電圧を印加することができるテストモー
ドをもつて制御され、このテストモードにおいてテスト
電圧が供給される外部入力端子と、前記コントロールゲ
ート線を接続するスイッチングトランジスタのゲート入
力回路に、そのゲート電圧をテスト電圧の上昇に応じて
上昇させる昇圧回路を設けたことを特徴とする不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333411A JPH01173499A (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333411A JPH01173499A (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173499A true JPH01173499A (ja) | 1989-07-10 |
Family
ID=18265812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333411A Pending JPH01173499A (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173499A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631185A1 (en) | 1993-06-11 | 1994-12-28 | Fuji Photo Film Co., Ltd. | Method for continuously processing silver halide color photosensitive material |
| US7697368B2 (en) | 1920-06-27 | 2010-04-13 | Hynix Semiconductor, Inc. | Semiconductor memory device and method of inputting addresses therein |
| US7987402B2 (en) | 2007-06-27 | 2011-07-26 | Hynix Semiconductor Inc. | Semiconductor memory device having burn-in test mode and method for driving the same |
| US8014214B2 (en) | 2007-11-08 | 2011-09-06 | Hynix Semiconductor Inc. | Semiconductor memory device |
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1987
- 1987-12-28 JP JP62333411A patent/JPH01173499A/ja active Pending
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