JPH07142688A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07142688A JPH07142688A JP11923194A JP11923194A JPH07142688A JP H07142688 A JPH07142688 A JP H07142688A JP 11923194 A JP11923194 A JP 11923194A JP 11923194 A JP11923194 A JP 11923194A JP H07142688 A JPH07142688 A JP H07142688A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 リーク電流が大きい等の不良チップの有無に
拘りなく、同一ウェハ上の複数チップを同時に検査・試
験することができ、検査・試験時間の短縮をはかり得る
ＥＥＰＲＯＭを提供すること。 【構成】 ＥＥＰＲＯＭにおいて、ｎ型シリコン基板９
に形成されたｐ型ウェル４にメモリセルがマトリクス配
列されたメモリセルアレイ５と、基板９の電圧入力部に
電圧出力部が接続され、該電圧出力部に電圧を印加する
か否かを外部入力信号により制御する基板電位制御回路
３とを具備し、基板電位制御回路３から電圧出力部に電
圧を印加しないように制御される時に、フローティング
状態にある基板９をｐ型ウェル４からのｐｎ接合順方向
電流により充電することを特徴とする。
拘りなく、同一ウェハ上の複数チップを同時に検査・試
験することができ、検査・試験時間の短縮をはかり得る
ＥＥＰＲＯＭを提供すること。 【構成】 ＥＥＰＲＯＭにおいて、ｎ型シリコン基板９
に形成されたｐ型ウェル４にメモリセルがマトリクス配
列されたメモリセルアレイ５と、基板９の電圧入力部に
電圧出力部が接続され、該電圧出力部に電圧を印加する
か否かを外部入力信号により制御する基板電位制御回路
３とを具備し、基板電位制御回路３から電圧出力部に電
圧を印加しないように制御される時に、フローティング
状態にある基板９をｐ型ウェル４からのｐｎ接合順方向
電流により充電することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な半
導体記憶装置に係わり、特に基板バイアス印加手段の改
良をはかった半導体記憶装置に関する。
導体記憶装置に係わり、特に基板バイアス印加手段の改
良をはかった半導体記憶装置に関する。
【０００２】
【従来の技術】従来、電気的書き替え可能な不揮発性半
導体記憶装置（ＥＥＰＲＯＭ）の一つとして、高集積化
が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
これは、複数のメモリセルをそれらのソース，ドレイン
を隣接するもの同士で共用する形で直列接続して一単位
としてビット線に接続するものである。メモリセルは通
常、電荷蓄積層としての浮遊ゲートと制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｎ型基板に形成されたｐ型ウェル内に集積形成され
る。ＮＡＮＤセルのドレイン側は選択ゲートを介してビ
ット線に接続され、ソース側はやはり選択ゲートを介し
てソース線（基準電位配線）に接続される。メモリセル
の制御ゲートは、行方向に連続的に接続されてワード線
となる。
導体記憶装置（ＥＥＰＲＯＭ）の一つとして、高集積化
が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
これは、複数のメモリセルをそれらのソース，ドレイン
を隣接するもの同士で共用する形で直列接続して一単位
としてビット線に接続するものである。メモリセルは通
常、電荷蓄積層としての浮遊ゲートと制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｎ型基板に形成されたｐ型ウェル内に集積形成され
る。ＮＡＮＤセルのドレイン側は選択ゲートを介してビ
ット線に接続され、ソース側はやはり選択ゲートを介し
てソース線（基準電位配線）に接続される。メモリセル
の制御ゲートは、行方向に連続的に接続されてワード線
となる。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の
通りである。データ書込みの動作は、ビット線から最も
離れた位置のメモリセルから順に行う。選択されたメモ
リセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を
印加し、それよりビット線側にあるメモリセルの制御ゲ
ート及び選択ゲートには中間電圧ＶppM （＝１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖ又は中
間電圧を与える。ビット線に０Ｖが与えられた時、その
電位は選択メモリセルのドレインまで伝達されて、ドレ
インから浮遊ゲートに電子注入が生じる。これにより、
その選択されたメモリセルのしきい値は正方向にシフト
する。この状態を例えばデータ“０”とする。ビット線
に中間電位が与えられたときは電子注入が起こらず、従
ってしきい値は変化せず、負に止まる。この状態はデー
タ“１”である。
通りである。データ書込みの動作は、ビット線から最も
離れた位置のメモリセルから順に行う。選択されたメモ
リセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を
印加し、それよりビット線側にあるメモリセルの制御ゲ
ート及び選択ゲートには中間電圧ＶppM （＝１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖ又は中
間電圧を与える。ビット線に０Ｖが与えられた時、その
電位は選択メモリセルのドレインまで伝達されて、ドレ
インから浮遊ゲートに電子注入が生じる。これにより、
その選択されたメモリセルのしきい値は正方向にシフト
する。この状態を例えばデータ“０”とする。ビット線
に中間電位が与えられたときは電子注入が起こらず、従
ってしきい値は変化せず、負に止まる。この状態はデー
タ“１”である。
【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０
Ｖを印加する。これにより、全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０
Ｖを印加する。これにより、全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。
【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
【０００６】図２４に、従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示し、図２５に従来の消去動作時の動
作タイミングを示す。図２４，図２５より明らかなよう
に従来方式では、チップ内部の昇圧回路で発生した昇圧
電位ＶppE とｎ型基板を直接接続する。
ＯＭの概略構成を示し、図２５に従来の消去動作時の動
作タイミングを示す。図２４，図２５より明らかなよう
に従来方式では、チップ内部の昇圧回路で発生した昇圧
電位ＶppE とｎ型基板を直接接続する。
【０００７】なお、図２４において、１は消去電位昇圧
回路、２は消去電位制御回路、３は基板電位制御回路、
４はｐ型ウェル、５はメモリセルアレイ、６は制御ゲー
ト・選択ゲート制御回路、７はブロック選択回路、８は
ビット線制御回路を示している。図２５には、制御ゲー
ト，選択ゲート，ｐ型ウェル，ｎ型基板の電位を示して
いる。
回路、２は消去電位制御回路、３は基板電位制御回路、
４はｐ型ウェル、５はメモリセルアレイ、６は制御ゲー
ト・選択ゲート制御回路、７はブロック選択回路、８は
ビット線制御回路を示している。図２５には、制御ゲー
ト，選択ゲート，ｐ型ウェル，ｎ型基板の電位を示して
いる。
【０００８】ところで、この種のＥＥＰＲＯＭにおい
て、チップの検査，試験の時間を短縮するため同一ウェ
ハ上の複数のチップを同時に検査・試験しようとする
と、複数のチップは同じｎ型基板形成されているため、
複数のチップ間でＶppE は共通となる。複数のチップ中
に、リーク電流が大きいためＶppE が低下するという不
良品が含まれている場合、このリーク電流のため複数の
チップ間で共通のＶppE が低下し、良品チップにおいて
もメモリセルのデータ消去を行うことができなくなり、
不良品の判別が不可能となる。
て、チップの検査，試験の時間を短縮するため同一ウェ
ハ上の複数のチップを同時に検査・試験しようとする
と、複数のチップは同じｎ型基板形成されているため、
複数のチップ間でＶppE は共通となる。複数のチップ中
に、リーク電流が大きいためＶppE が低下するという不
良品が含まれている場合、このリーク電流のため複数の
チップ間で共通のＶppE が低下し、良品チップにおいて
もメモリセルのデータ消去を行うことができなくなり、
不良品の判別が不可能となる。
【０００９】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、リーク電流が大きい等
の不良チップが存在すると、同一ウェハ上の複数のチッ
プを同時に検査・試験することができなくなり、このた
め検査・試験時間を短縮できないという問題があった。
ＡＮＤセル型ＥＥＰＲＯＭでは、リーク電流が大きい等
の不良チップが存在すると、同一ウェハ上の複数のチッ
プを同時に検査・試験することができなくなり、このた
め検査・試験時間を短縮できないという問題があった。
【００１０】本発明は、このような事情を考慮してなさ
れたもので、その目的とするところは、リーク電流が大
きい等の不良チップの有無に拘らず、同一ウェハ上の複
数チップを同時に検査・試験することができ、検査・試
験時間の短縮をはかり得る半導体記憶装置を提供するこ
とにある。
れたもので、その目的とするところは、リーク電流が大
きい等の不良チップの有無に拘らず、同一ウェハ上の複
数チップを同時に検査・試験することができ、検査・試
験時間の短縮をはかり得る半導体記憶装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、半導体記憶装置において、第１導
電型半導体基板に形成された第２導電型ウェルにメモリ
セルがマトリクス配列されたメモリセルアレイと、電圧
出力部が基板電圧入力部と接続された基板電圧制御回路
と、基板電圧制御回路から電圧出力部に電圧を印加する
か否かを外部入力信号により制御する手段とを備えたこ
とを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、半導体記憶装置において、第１導
電型半導体基板に形成された第２導電型ウェルにメモリ
セルがマトリクス配列されたメモリセルアレイと、電圧
出力部が基板電圧入力部と接続された基板電圧制御回路
と、基板電圧制御回路から電圧出力部に電圧を印加する
か否かを外部入力信号により制御する手段とを備えたこ
とを特徴とする。
【００１２】また、本発明（請求項２）は、半導体記憶
装置において、第１導電型半導体基板に形成された第２
導電型ウェルにメモリセルがマトリクス配列されたメモ
リセルアレイと、基板の電圧入力部に電圧出力部が接続
され、該電圧出力部に電圧を印加するか否かを外部入力
信号により制御する基板電圧制御回路と、基板電圧制御
回路から電圧出力部に電圧を印加しないように制御され
る時に、フローティング状態にある基板を第２導電型ウ
ェルからのｐｎ接合順方向電流により充電する手段とを
具備してなることを特徴とする。
装置において、第１導電型半導体基板に形成された第２
導電型ウェルにメモリセルがマトリクス配列されたメモ
リセルアレイと、基板の電圧入力部に電圧出力部が接続
され、該電圧出力部に電圧を印加するか否かを外部入力
信号により制御する基板電圧制御回路と、基板電圧制御
回路から電圧出力部に電圧を印加しないように制御され
る時に、フローティング状態にある基板を第２導電型ウ
ェルからのｐｎ接合順方向電流により充電する手段とを
具備してなることを特徴とする。
【００１３】また、本発明（請求項３）は、半導体記憶
装置において、第１導電型半導体基板に形成された第２
導電型ウェルにメモリセルがマトリクス配列されたメモ
リセルアレイと、電源電圧入力専用端子若しくは接地電
圧入力専用端子を介してチップ外部からチップ内部に所
定の電圧を入力する手段と、外部から入力された電圧或
いはチップ内部で発生した電圧のいずれかの電圧が基板
に印加されるか否かを外部入力信号により制御する手段
とを備えたことを特徴とする。
装置において、第１導電型半導体基板に形成された第２
導電型ウェルにメモリセルがマトリクス配列されたメモ
リセルアレイと、電源電圧入力専用端子若しくは接地電
圧入力専用端子を介してチップ外部からチップ内部に所
定の電圧を入力する手段と、外部から入力された電圧或
いはチップ内部で発生した電圧のいずれかの電圧が基板
に印加されるか否かを外部入力信号により制御する手段
とを備えたことを特徴とする。
【００１４】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 請求項３において、前記制御する手段はトランジス
タを含み、このトランジスタのソースが前記基板と接続
され、該トランジスタのドレインが前記いずれかの電圧
と直接若しくは他のトランジスタを介して接続され、ト
ランジスタが前記外部入力信号のレベルに連動して導通
・非導通となる動作を備え、前記基板を動作中の導通・
非導通時にそれぞれいずれかの電圧に印加・非印加する
こと。 (2) (1) において、前記トランジスタが前記基板に設け
られたウェル上に形成され、前記トランジスタの非導通
時に該トランジスタが形成されるウェルに基板電圧と同
じ電圧を印加すること。 (3) 半導体記憶装置において、半導体基板上に形成され
たメモリセルがマトリクス配列されたメモリセルアレイ
と、電源電圧入力専用パッド若しくは接地電圧入力専用
パッド以外の部分を介してチップ外部から入力された第
１の電圧が基板に印加されるか否かを外部入力信号によ
り制御する手段と備えたこと。 (4) (3) において、メモリセルアレイが第１導電型半導
体基板に形成された第２導電型ウェル上に形成され、電
源電圧入力専用パッド若しくは接地電圧入力専用パッド
以外の部分を介してチップ外部から入力された電圧が基
板に印加される時に、前記ウェルと前記基板の間のｐｎ
接合が順方向にバイアスされないような電圧が前記第１
の電圧であること。 (5) テスト動作のうちの少なくとも１つにおいて、外部
入力信号が通常動作時と異なるレベルにあること。ま
た、テスト動作がデータ書替えのテスト動作であるこ
と。さらに、テスト動作に同一ウェハ上の複数チップを
同時テストする動作が含まれること。 (6) メモリセルが電荷蓄積層と制御ゲートを有し、電気
的書替えを可能であること。さらに、メモリセルが複数
個直列接続されてメモリセル列を構成していること。
は次のものがあげられる。 (1) 請求項３において、前記制御する手段はトランジス
タを含み、このトランジスタのソースが前記基板と接続
され、該トランジスタのドレインが前記いずれかの電圧
と直接若しくは他のトランジスタを介して接続され、ト
ランジスタが前記外部入力信号のレベルに連動して導通
・非導通となる動作を備え、前記基板を動作中の導通・
非導通時にそれぞれいずれかの電圧に印加・非印加する
こと。 (2) (1) において、前記トランジスタが前記基板に設け
られたウェル上に形成され、前記トランジスタの非導通
時に該トランジスタが形成されるウェルに基板電圧と同
じ電圧を印加すること。 (3) 半導体記憶装置において、半導体基板上に形成され
たメモリセルがマトリクス配列されたメモリセルアレイ
と、電源電圧入力専用パッド若しくは接地電圧入力専用
パッド以外の部分を介してチップ外部から入力された第
１の電圧が基板に印加されるか否かを外部入力信号によ
り制御する手段と備えたこと。 (4) (3) において、メモリセルアレイが第１導電型半導
体基板に形成された第２導電型ウェル上に形成され、電
源電圧入力専用パッド若しくは接地電圧入力専用パッド
以外の部分を介してチップ外部から入力された電圧が基
板に印加される時に、前記ウェルと前記基板の間のｐｎ
接合が順方向にバイアスされないような電圧が前記第１
の電圧であること。 (5) テスト動作のうちの少なくとも１つにおいて、外部
入力信号が通常動作時と異なるレベルにあること。ま
た、テスト動作がデータ書替えのテスト動作であるこ
と。さらに、テスト動作に同一ウェハ上の複数チップを
同時テストする動作が含まれること。 (6) メモリセルが電荷蓄積層と制御ゲートを有し、電気
的書替えを可能であること。さらに、メモリセルが複数
個直列接続されてメモリセル列を構成していること。
【００１５】
【作用】本発明によれば、チップ内で発生した電圧を基
板に直接印加するのではなく、ｐｎ接合順方向電流によ
り基板を充電又はチップ外部からの電圧を基板に印加す
ることにより、複数チップ内にリーク電流大の不良品が
あっても、同一ウェハ上の各チップ内で発生した電圧が
低下するのを防止できる。このため、同一ウェハ内の複
数のチップにおいて例えばデータ消去動作を同時に行う
ことができる。従って、同一ウェハ内の複数のチップを
同時に検査・試験できるようになるため、検査・試験時
間を大幅に短縮することが可能となる。
板に直接印加するのではなく、ｐｎ接合順方向電流によ
り基板を充電又はチップ外部からの電圧を基板に印加す
ることにより、複数チップ内にリーク電流大の不良品が
あっても、同一ウェハ上の各チップ内で発生した電圧が
低下するのを防止できる。このため、同一ウェハ内の複
数のチップにおいて例えばデータ消去動作を同時に行う
ことができる。従って、同一ウェハ内の複数のチップを
同時に検査・試験できるようになるため、検査・試験時
間を大幅に短縮することが可能となる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭの概略構成を示すブロック図であ
る。図では、データ書込み及び読出し動作を制御する制
御回路部は省略して、データ消去に関係する部分のみ示
している。メモリセルアレイ５は、後に詳細に説明する
ようにｎ型シリコン基板９に形成されたｐ型ウェル４内
に形成されている。このメモリセルアレイ５に対して、
ブロック消去を行うためのブロック選択回路７が設けら
れている。このブロック選択回路７の出力に応じて各Ｎ
ＡＮＤセルブロック内の制御ゲート及び選択ゲートに消
去電位制御回路２から与えられる消去電位を与えるため
に、制御ゲート・選択ゲート制御回路６が設けられてい
る。
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭの概略構成を示すブロック図であ
る。図では、データ書込み及び読出し動作を制御する制
御回路部は省略して、データ消去に関係する部分のみ示
している。メモリセルアレイ５は、後に詳細に説明する
ようにｎ型シリコン基板９に形成されたｐ型ウェル４内
に形成されている。このメモリセルアレイ５に対して、
ブロック消去を行うためのブロック選択回路７が設けら
れている。このブロック選択回路７の出力に応じて各Ｎ
ＡＮＤセルブロック内の制御ゲート及び選択ゲートに消
去電位制御回路２から与えられる消去電位を与えるため
に、制御ゲート・選択ゲート制御回路６が設けられてい
る。
【００１７】消去電位は消去電位昇圧回路１が発生す
る。この消去電位昇圧回路１から得られる消去電位が消
去電位制御回路２を介し、制御ゲート・選択ゲート制御
回路６を介して各ＮＡＮＤセルの選択ゲート及び非選択
ブロック内制御ゲートに与えられる。また、消去電位制
御回路２からの消去電位はｐ型ウェル４にも与えられ
る。ｎ型基板９の電位は、基板電位制御回路３によって
制御される。ビット線制御回路８は、データ書込み時及
び読出し時に動作するもので、データ消去時はメモリセ
ルアレイ５から切り離される。
る。この消去電位昇圧回路１から得られる消去電位が消
去電位制御回路２を介し、制御ゲート・選択ゲート制御
回路６を介して各ＮＡＮＤセルの選択ゲート及び非選択
ブロック内制御ゲートに与えられる。また、消去電位制
御回路２からの消去電位はｐ型ウェル４にも与えられ
る。ｎ型基板９の電位は、基板電位制御回路３によって
制御される。ビット線制御回路８は、データ書込み時及
び読出し時に動作するもので、データ消去時はメモリセ
ルアレイ５から切り離される。
【００１８】図２（ａ）（ｂ）は実施例のメモリセルの
一つのＮＡＮＤセル部の平面図と等価回路であり、図３
（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及びＢ−
Ｂ′断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域には、ｐ型ウェル４（１１）が形成され、この
ｐ型ウェル１１の素子分離絶縁膜１２によって区画され
た領域にＮＡＮＤセルが形成されている。
一つのＮＡＮＤセル部の平面図と等価回路であり、図３
（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及びＢ−
Ｂ′断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域には、ｐ型ウェル４（１１）が形成され、この
ｐ型ウェル１１の素子分離絶縁膜１２によって区画され
た領域にＮＡＮＤセルが形成されている。
【００１９】一つのＮＡＮＤセルに着目して説明する
と、この実施例では８個のメモリセルＭ1 〜Ｍ8 により
ＮＡＮＤセルが構成されている。各メモリセルは、ｐ型
ウェル１１上に熱酸化で形成された薄いゲート絶縁膜１
３を介して第１層多結晶シリコン膜による浮遊ゲート１
４（１４1 〜１４8 ）が形成され、この上に層間絶縁膜
１５を介して第２層多結晶シリコン膜による制御ゲート
１６（１６1 〜１６8 ）が積層形成されている。浮遊ゲ
ート１４が電荷蓄積層である。
と、この実施例では８個のメモリセルＭ1 〜Ｍ8 により
ＮＡＮＤセルが構成されている。各メモリセルは、ｐ型
ウェル１１上に熱酸化で形成された薄いゲート絶縁膜１
３を介して第１層多結晶シリコン膜による浮遊ゲート１
４（１４1 〜１４8 ）が形成され、この上に層間絶縁膜
１５を介して第２層多結晶シリコン膜による制御ゲート
１６（１６1 〜１６8 ）が積層形成されている。浮遊ゲ
ート１４が電荷蓄積層である。
【００２０】各メモリセルの制御ゲート１６は、横方向
に配列されるＮＡＮＤセルについて連続的に制御ゲート
線ＣＧ（ＣＧ1 〜ＣＧ8 ）として配設され、通常これが
ワード線となる。メモリセルのソース，ドレイン拡散層
であるｎ型層１９は隣接するもの同士で共用されて８個
のメモリセルＭ1 〜Ｍ8 が直列接続されている。これら
８個のメモリトランジスタのドレイン側，ソース側に
は、それぞれ選択ゲートＳ1 ，Ｓ2 が設けられている。
これら選択ゲートのゲート絶縁膜は通常メモリセル部と
は別にそれより厚く形成されて、その上に２層のゲート
電極１４9 ，１６9 及び１４10，１６10が形成されてい
る。これらの２層のゲート電極は所定間隔でコンタクト
して、制御ゲート線ＣＧの方向に連続的に配設されて選
択ゲート線ＳＧ1 ，ＳＧ2 となる。
に配列されるＮＡＮＤセルについて連続的に制御ゲート
線ＣＧ（ＣＧ1 〜ＣＧ8 ）として配設され、通常これが
ワード線となる。メモリセルのソース，ドレイン拡散層
であるｎ型層１９は隣接するもの同士で共用されて８個
のメモリセルＭ1 〜Ｍ8 が直列接続されている。これら
８個のメモリトランジスタのドレイン側，ソース側に
は、それぞれ選択ゲートＳ1 ，Ｓ2 が設けられている。
これら選択ゲートのゲート絶縁膜は通常メモリセル部と
は別にそれより厚く形成されて、その上に２層のゲート
電極１４9 ，１６9 及び１４10，１６10が形成されてい
る。これらの２層のゲート電極は所定間隔でコンタクト
して、制御ゲート線ＣＧの方向に連続的に配設されて選
択ゲート線ＳＧ1 ，ＳＧ2 となる。
【００２１】素子形成された基板上はＣＶＤ絶縁膜１７
により覆われ、この上にビット線１８が配設されてい
る。ビット線１８は、一方の選択ゲートＳ1 のドレイン
拡散層にコンタクトしている。他方の選択ゲートＳ2 の
ソース拡散層は、通常は共通ソース線として複数のＮＡ
ＮＤセルに共通に配設される。
により覆われ、この上にビット線１８が配設されてい
る。ビット線１８は、一方の選択ゲートＳ1 のドレイン
拡散層にコンタクトしている。他方の選択ゲートＳ2 の
ソース拡散層は、通常は共通ソース線として複数のＮＡ
ＮＤセルに共通に配設される。
【００２２】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。この実施例におけるブロック消去の概略を、図５を
用いて説明する。メモリセルアレイは図５に示すよう
に、複数のＮＡＮＤセルブロック２０（２０1 〜２０
n ）により構成されている。いま消去モードで上から１
番目のセルブロック２０1 と２番目のＮＡＮＤセルブロ
ック２０2 が選択されたとすると、メモリセルアレイが
形成されたｐ型ウェルに消去電位ＶppE （＝２０Ｖ）が
印加され、同時に選択されたＮＡＮＤセルブロック２０
1 及び２０2 内の全ての制御ゲートに０Ｖが印加され
る。そして、選択されたＮＡＮＤセルブロック及び非選
択のＮＡＮＤセルブロック内の全ての選択ゲート、非選
択のＮＡＮＤセルブロック内の全ての選択ゲートには消
去電位ＶppE が与えられる。ビット線は全てフローティ
ングとされる。
クス配列されたメモリセルアレイの等価回路を示してい
る。この実施例におけるブロック消去の概略を、図５を
用いて説明する。メモリセルアレイは図５に示すよう
に、複数のＮＡＮＤセルブロック２０（２０1 〜２０
n ）により構成されている。いま消去モードで上から１
番目のセルブロック２０1 と２番目のＮＡＮＤセルブロ
ック２０2 が選択されたとすると、メモリセルアレイが
形成されたｐ型ウェルに消去電位ＶppE （＝２０Ｖ）が
印加され、同時に選択されたＮＡＮＤセルブロック２０
1 及び２０2 内の全ての制御ゲートに０Ｖが印加され
る。そして、選択されたＮＡＮＤセルブロック及び非選
択のＮＡＮＤセルブロック内の全ての選択ゲート、非選
択のＮＡＮＤセルブロック内の全ての選択ゲートには消
去電位ＶppE が与えられる。ビット線は全てフローティ
ングとされる。
【００２３】この結果、選択されたＮＡＮＤセルブロッ
ク２０1 ，２０2 内で全てのメモリセルの浮遊ゲートの
電子がｐ型ウェルに放出されて、ブロック２０1 ，２０
2 のデータ消去がなされることになる。また、チップ内
の全てのブロックを前記選択ブロック内の電位にするこ
とにより、チップ消去も同様に行うことができる。
ク２０1 ，２０2 内で全てのメモリセルの浮遊ゲートの
電子がｐ型ウェルに放出されて、ブロック２０1 ，２０
2 のデータ消去がなされることになる。また、チップ内
の全てのブロックを前記選択ブロック内の電位にするこ
とにより、チップ消去も同様に行うことができる。
【００２４】上述のようなブロック消去、若しくはチッ
プ消去を行う際のメモリセルまわりの各部分の電圧を図
６に示す。但し、図６中のセルＰwellとはメモリセルが
形成されているｐウェルを示している。
プ消去を行う際のメモリセルまわりの各部分の電圧を図
６に示す。但し、図６中のセルＰwellとはメモリセルが
形成されているｐウェルを示している。
【００２５】消去動作前には、全ての制御ゲートＣＧ，
選択ゲートＳＧ及びセルＰwellは０Ｖ、ｎ型基板はＶcc
に固定されている。消去動作に入ると、まず非選択ブロ
ック内の制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwe
llが０Ｖ→Ｖccとなる。続いて、図１中の消去電位昇圧
回路１の出力電圧ＶppE （〜２０Ｖ）に、非選択ブロッ
ク内の制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwell
が充電された後、この状態がしばらく保たれ、メモリセ
ルのデータの消去が行われる。次に、非選択ブロック内
の制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwellがＶ
ppE からＶcc程度の電圧まで低下された後、さらに０Ｖ
まで放電されて消去動作が終了する。また、選択ブロッ
ク内の制御ゲートＣＧは消去動作の間は０Ｖに固定され
たままである。
選択ゲートＳＧ及びセルＰwellは０Ｖ、ｎ型基板はＶcc
に固定されている。消去動作に入ると、まず非選択ブロ
ック内の制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwe
llが０Ｖ→Ｖccとなる。続いて、図１中の消去電位昇圧
回路１の出力電圧ＶppE （〜２０Ｖ）に、非選択ブロッ
ク内の制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwell
が充電された後、この状態がしばらく保たれ、メモリセ
ルのデータの消去が行われる。次に、非選択ブロック内
の制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwellがＶ
ppE からＶcc程度の電圧まで低下された後、さらに０Ｖ
まで放電されて消去動作が終了する。また、選択ブロッ
ク内の制御ゲートＣＧは消去動作の間は０Ｖに固定され
たままである。
【００２６】このような動作の際に、ｎ型基板の電圧は
図６中の（☆）の期間だけは図１中の基板電位制御回路
３から出力されないようにする。つまり、ｎ型基板を
（☆）の期間だけフローティング状態とする。すると、
セルＰwellがＶcc→ＶppE となる際にセルＰwellとｎ型
基板の接合面のｐｎ接合が順バイアス状態となって、ｎ
型基板はセルＰwellからの順方向電流により充電され、
Ｖcc→（ＶppE −Ｖｊ）となる。但し、Ｖｊはｐｎ接合
のｐ型（ウェル）とｎ型（基板）の間の電位差であり、
一般にはＶｊ＞０である。そして、セルＰwellがＶcc程
度まで低下した後に、ｎ型基板電圧が図１中の基板電位
制御回路３から出力されるようにし、Ｖccに固定する。
図６中の（☆）の期間だけは図１中の基板電位制御回路
３から出力されないようにする。つまり、ｎ型基板を
（☆）の期間だけフローティング状態とする。すると、
セルＰwellがＶcc→ＶppE となる際にセルＰwellとｎ型
基板の接合面のｐｎ接合が順バイアス状態となって、ｎ
型基板はセルＰwellからの順方向電流により充電され、
Ｖcc→（ＶppE −Ｖｊ）となる。但し、Ｖｊはｐｎ接合
のｐ型（ウェル）とｎ型（基板）の間の電位差であり、
一般にはＶｊ＞０である。そして、セルＰwellがＶcc程
度まで低下した後に、ｎ型基板電圧が図１中の基板電位
制御回路３から出力されるようにし、Ｖccに固定する。
【００２７】図７は、本発明の第２の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。なお、図１と同一部分には同一符号を付して、
その詳しい説明は省略する。この実施例が先に説明した
第１の実施例と異なる点は、基板電位制御回路３にチッ
プ外部からの電圧（消去動作時には、ＶppE 以上となる
電圧）が入力されることである。
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。なお、図１と同一部分には同一符号を付して、
その詳しい説明は省略する。この実施例が先に説明した
第１の実施例と異なる点は、基板電位制御回路３にチッ
プ外部からの電圧（消去動作時には、ＶppE 以上となる
電圧）が入力されることである。
【００２８】この実施例の動作を図８を参照して説明す
る。図８中の選択ブロック内制御ゲートＣＧ，非選択ブ
ロック内制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwe
llの電圧は図６中の動作と全く同じなので説明は省略す
る。ｎ型基板は、消去動作前はＶccに固定されている。
セルＰwellがＶcc→ＶppE と充電される際に、ｎ型基板
はＶcc→Ｖext （但し、Ｖext は外部入力電圧であり、
Ｖext ≧ＶppE ）と充電され、またセルＰwellがＶcc程
度の電圧まで低下した後に、Ｖext →Ｖccとなる。
る。図８中の選択ブロック内制御ゲートＣＧ，非選択ブ
ロック内制御ゲートＣＧ，選択ゲートＳＧ及びセルＰwe
llの電圧は図６中の動作と全く同じなので説明は省略す
る。ｎ型基板は、消去動作前はＶccに固定されている。
セルＰwellがＶcc→ＶppE と充電される際に、ｎ型基板
はＶcc→Ｖext （但し、Ｖext は外部入力電圧であり、
Ｖext ≧ＶppE ）と充電され、またセルＰwellがＶcc程
度の電圧まで低下した後に、Ｖext →Ｖccとなる。
【００２９】以上、本発明の実施例を図面を用いて説明
したが、本発明は前記実施例に限定されるものではな
く、種々変更が可能である。例えば、図６中の動作にお
いて、ｎ型基板をフローティングにするタイミングは、
セルＰwellがＶcc→ＶppE となる前であればいつでもよ
い。つまり（１）の範囲内ならばいつでもよく、またｎ
型基板をフローティング状態からＶccに戻すタイミング
も（２）の範囲内ならばいつでもよい。また、図８中の
動作において、ｎ型基板をＶcc→Ｖext ，Ｖext→Ｖcc
とするタイミングはそれぞれ（３），（４）の範囲内な
らばいつでも有効である。
したが、本発明は前記実施例に限定されるものではな
く、種々変更が可能である。例えば、図６中の動作にお
いて、ｎ型基板をフローティングにするタイミングは、
セルＰwellがＶcc→ＶppE となる前であればいつでもよ
い。つまり（１）の範囲内ならばいつでもよく、またｎ
型基板をフローティング状態からＶccに戻すタイミング
も（２）の範囲内ならばいつでもよい。また、図８中の
動作において、ｎ型基板をＶcc→Ｖext ，Ｖext→Ｖcc
とするタイミングはそれぞれ（３），（４）の範囲内な
らばいつでも有効である。
【００３０】また、第３の実施例として図９に示される
ように、消去動作に入る前からｎ型基板をＶext に固定
した場合も有効であることは言うまでもない。また、図
８，図９中のＶext は必ずしもＶppE ≦Ｖext の条件を
満たす必要はなく、セルＰwellとｎ型基板のｐｎ接合が
順バイアス状態になっても、順方向電流が動作上問題と
ならない程度の値であればＶppE ＞Ｖext でもかまわな
い。
ように、消去動作に入る前からｎ型基板をＶext に固定
した場合も有効であることは言うまでもない。また、図
８，図９中のＶext は必ずしもＶppE ≦Ｖext の条件を
満たす必要はなく、セルＰwellとｎ型基板のｐｎ接合が
順バイアス状態になっても、順方向電流が動作上問題と
ならない程度の値であればＶppE ＞Ｖext でもかまわな
い。
【００３１】図１〜図９を用いて説明した実施例は、以
下のような場合に特に有効である。工場等における製品
出荷前の良品・不良品の選別検査や信頼性試験を行う際
には、検査・試験時間の効率向上（高速化）のため、同
一ウェハ上の複数のチップを同時に検査・試験する。こ
の場合には、複数のチップで基板電圧が共通となる。こ
の様子を図１０に示す。
下のような場合に特に有効である。工場等における製品
出荷前の良品・不良品の選別検査や信頼性試験を行う際
には、検査・試験時間の効率向上（高速化）のため、同
一ウェハ上の複数のチップを同時に検査・試験する。こ
の場合には、複数のチップで基板電圧が共通となる。こ
の様子を図１０に示す。
【００３２】図１０（ａ）から分かるように同一ウェハ
上の複数のチップは基板電圧が共通となる。また、図１
０（ｂ）には、ウェハ上で複数のチップを試験する際の
一例を示してあり、（１）〜（５）のチップで同時に試
験を行う場合の例である。前記複数のチップの中に不良
品が含まれていて、この不良品では内部でＶppE 電位と
接地電位、若しくはＶppE 電位とＶcc電位がショートし
ているためＶppE のリーク電流が大きく、ＶppE 電位が
本来の２０Ｖ程度から１０Ｖ程度まで低下する、という
場合を考える。
上の複数のチップは基板電圧が共通となる。また、図１
０（ｂ）には、ウェハ上で複数のチップを試験する際の
一例を示してあり、（１）〜（５）のチップで同時に試
験を行う場合の例である。前記複数のチップの中に不良
品が含まれていて、この不良品では内部でＶppE 電位と
接地電位、若しくはＶppE 電位とＶcc電位がショートし
ているためＶppE のリーク電流が大きく、ＶppE 電位が
本来の２０Ｖ程度から１０Ｖ程度まで低下する、という
場合を考える。
【００３３】図１０（ａ）中のＣＨＩＰ２だけが不良の
場合、消去動作が図２４，図２５中のような従来方式を
用いると、ｎ型基板とチップ内部の昇圧回路で発生した
電位ＶppE を直接接続するため、ＣＨＩＰ１〜ＣＨＩＰ
ｎのＶppE が全て接続され、ＶppE がＣＨＩＰ１〜ＣＨ
ＩＰｎで共通となる。すると、ＶppE 電圧がＣＨＩＰ２
のショート部分からリークし、ＣＨＩＰ１〜ＣＨＩＰｎ
の全てにおいてＶppE電位が低下する。すると、不良品
のＣＨＩＰ２ばかりでなく、ＣＨＩＰ１，ＣＨＩＰ３〜
ＣＨＩＰｎにおいてもメモリセルデータの消去が行えな
くなり、不良品の判別が不可能となる。
場合、消去動作が図２４，図２５中のような従来方式を
用いると、ｎ型基板とチップ内部の昇圧回路で発生した
電位ＶppE を直接接続するため、ＣＨＩＰ１〜ＣＨＩＰ
ｎのＶppE が全て接続され、ＶppE がＣＨＩＰ１〜ＣＨ
ＩＰｎで共通となる。すると、ＶppE 電圧がＣＨＩＰ２
のショート部分からリークし、ＣＨＩＰ１〜ＣＨＩＰｎ
の全てにおいてＶppE電位が低下する。すると、不良品
のＣＨＩＰ２ばかりでなく、ＣＨＩＰ１，ＣＨＩＰ３〜
ＣＨＩＰｎにおいてもメモリセルデータの消去が行えな
くなり、不良品の判別が不可能となる。
【００３４】これに対し、図１〜図６に示した実施例を
用いると、各チップのＶppE 電位と基板電位は、セルＰ
wellとｎ型基板のｐｎ接合のみでつながっているため、
ＣＨＩＰ１〜ＣＨＩＰｎの間の最も高いＶppE を（Ｖpp
E)max とすると、基板電圧は［（ＶppE)max −Ｖｊ］の
電圧に充電される。ＣＨＩＰ２のセルＰwellが１０Ｖ程
度までしか充電されていなくても、２０Ｖ程度まで充電
されているｎ型基板とはｐｎ接合の逆バイアス状態とな
るだけで悪影響はなく、ＣＨＩＰ１〜ＣＨＩＰｎのＶpp
E が全て分離されるため、不良品の判別が可能である。
用いると、各チップのＶppE 電位と基板電位は、セルＰ
wellとｎ型基板のｐｎ接合のみでつながっているため、
ＣＨＩＰ１〜ＣＨＩＰｎの間の最も高いＶppE を（Ｖpp
E)max とすると、基板電圧は［（ＶppE)max −Ｖｊ］の
電圧に充電される。ＣＨＩＰ２のセルＰwellが１０Ｖ程
度までしか充電されていなくても、２０Ｖ程度まで充電
されているｎ型基板とはｐｎ接合の逆バイアス状態とな
るだけで悪影響はなく、ＣＨＩＰ１〜ＣＨＩＰｎのＶpp
E が全て分離されるため、不良品の判別が可能である。
【００３５】また、図７〜図９に示した実施例を用いる
と、基板電圧としては外部入力電圧が与えられるため、
不良品ＣＨＩＰ２のＶppE と良品ＣＨＩＰ１，ＣＨＩＰ
３〜ＣＨＩＰｎのＶppE が全て分離されて、不良品の判
別が可能となる。
と、基板電圧としては外部入力電圧が与えられるため、
不良品ＣＨＩＰ２のＶppE と良品ＣＨＩＰ１，ＣＨＩＰ
３〜ＣＨＩＰｎのＶppE が全て分離されて、不良品の判
別が可能となる。
【００３６】このように本発明によれば、同一ウェハ上
の複数のチップの良品・不良品の選別や信頼性試験を同
時に行うことができる。以上、消去動作時のｎ型基板の
バイアス方式について述べたが、前記各方式を同一チッ
プ内で動作に応じて使い分ける場合も本発明は有効であ
る。例えば、単一チップを動作させる場合には従来方式
である図２４，図２５を用い、同一ウェハ上の複数チッ
プを動作させる場合に限り図１〜図６の実施例、若しく
は図７〜図９の実施例を用いてもかまわない。
の複数のチップの良品・不良品の選別や信頼性試験を同
時に行うことができる。以上、消去動作時のｎ型基板の
バイアス方式について述べたが、前記各方式を同一チッ
プ内で動作に応じて使い分ける場合も本発明は有効であ
る。例えば、単一チップを動作させる場合には従来方式
である図２４，図２５を用い、同一ウェハ上の複数チッ
プを動作させる場合に限り図１〜図６の実施例、若しく
は図７〜図９の実施例を用いてもかまわない。
【００３７】図１１に、同一ウェハ上の複数チップを動
作させる場合に限り図１〜図６の実施例を用い、他の場
合（図１１中の通常動作に相当）には従来方式を用いる
場合の基板電位制御回路の構成・動作の一例を示してい
る。但し、図１１（ａ）中のトランジスタＱD1，ＱD2は
共にｎチャネルＤタイプトランジスタであり、しきい値
電圧は（−Ｖcc）より高く、また（−ＶppE ）や（−Ｖ
ext ）のバックバイアス印加時にもしきい値電圧は０Ｖ
より小さいものとする。
作させる場合に限り図１〜図６の実施例を用い、他の場
合（図１１中の通常動作に相当）には従来方式を用いる
場合の基板電位制御回路の構成・動作の一例を示してい
る。但し、図１１（ａ）中のトランジスタＱD1，ＱD2は
共にｎチャネルＤタイプトランジスタであり、しきい値
電圧は（−Ｖcc）より高く、また（−ＶppE ）や（−Ｖ
ext ）のバックバイアス印加時にもしきい値電圧は０Ｖ
より小さいものとする。
【００３８】図１１（ｂ）の動作タイミングより、同一
ウェハ内複数チップ動作時に限り、セルＰwellがＶppE
にある時にＱD1，ＱD2が共に非活性状態となり、基板電
位制御回路からの電圧出力がない状態となることが分か
る。これにより、複数チップのいずれかにリーク電流大
の不良があっても他のチップのＶppE が低下することは
なく、複数チップの検査・試験を同時に行うことができ
る。
ウェハ内複数チップ動作時に限り、セルＰwellがＶppE
にある時にＱD1，ＱD2が共に非活性状態となり、基板電
位制御回路からの電圧出力がない状態となることが分か
る。これにより、複数チップのいずれかにリーク電流大
の不良があっても他のチップのＶppE が低下することは
なく、複数チップの検査・試験を同時に行うことができ
る。
【００３９】また、図１２及び図１３に、同一ウェハ上
の複数チップを動作させる場合に限り図７〜図９の実施
例を用い、他の場合（図１２及び図１３中の通常動作に
相当）には従来方式を用いる場合の基板電位制御回路の
構成・動作の一例を示している。但し、図１２（ａ）及
び図１３（ａ）中のトランジスタＱD1，ＱD2，ＱD3は共
にｎチャネルＤタイプトランジスタであり、しきい値電
圧は（−Ｖcc）より高く、また（−ＶppE ）や（−Ｖex
t ）のバックバイアス印加時にもしきい値電圧は０Ｖよ
り小さいものとする。
の複数チップを動作させる場合に限り図７〜図９の実施
例を用い、他の場合（図１２及び図１３中の通常動作に
相当）には従来方式を用いる場合の基板電位制御回路の
構成・動作の一例を示している。但し、図１２（ａ）及
び図１３（ａ）中のトランジスタＱD1，ＱD2，ＱD3は共
にｎチャネルＤタイプトランジスタであり、しきい値電
圧は（−Ｖcc）より高く、また（−ＶppE ）や（−Ｖex
t ）のバックバイアス印加時にもしきい値電圧は０Ｖよ
り小さいものとする。
【００４０】図１２（ｂ）の動作タイミングにより、同
一ウェハ内複数チップ動作時に限り、セルＰwellがＶpp
E にある時にＱD1，ＱD2が共に非活性状態となり、ＱD3
が活性状態となり、ｎ型基板に外部電圧Ｖext が印加さ
れる。これにより、複数チップのいずれかにリーク電流
大の不良があっても他のチップのＶppE が低下すること
はなく、複数チップの検査・試験を同時に行うことがで
きる。
一ウェハ内複数チップ動作時に限り、セルＰwellがＶpp
E にある時にＱD1，ＱD2が共に非活性状態となり、ＱD3
が活性状態となり、ｎ型基板に外部電圧Ｖext が印加さ
れる。これにより、複数チップのいずれかにリーク電流
大の不良があっても他のチップのＶppE が低下すること
はなく、複数チップの検査・試験を同時に行うことがで
きる。
【００４１】図１３（ｂ）の場合も同様に、同一ウェハ
内複数チップ動作時にＱD1，ＱD2が共に非活性状態とな
り、ＰＡＤを介して基板に外部入力電圧が印加されるの
で、複数チップの検査・試験を同時に行うことができ
る。なお、図１３（ｂ）の通常動作時は外部入力電圧Ｐ
ＡＤをフローティングにしておくので、このＰＡＤはｎ
型基板電位と同電位になる。
内複数チップ動作時にＱD1，ＱD2が共に非活性状態とな
り、ＰＡＤを介して基板に外部入力電圧が印加されるの
で、複数チップの検査・試験を同時に行うことができ
る。なお、図１３（ｂ）の通常動作時は外部入力電圧Ｐ
ＡＤをフローティングにしておくので、このＰＡＤはｎ
型基板電位と同電位になる。
【００４２】図１３には基板に印加する外部入力電圧を
ＰＡＤから入力する場合の実施例を示したが、本発明は
これに限定されるものではない。例えば、外部入力電圧
を、ウェハを載せる台（ステージ）に印加することによ
り、外部入力電圧の入力用パッドなしに、ｎ型基板に外
部入力電圧を印加する場合においても有効であることは
いうまでもない。
ＰＡＤから入力する場合の実施例を示したが、本発明は
これに限定されるものではない。例えば、外部入力電圧
を、ウェハを載せる台（ステージ）に印加することによ
り、外部入力電圧の入力用パッドなしに、ｎ型基板に外
部入力電圧を印加する場合においても有効であることは
いうまでもない。
【００４３】図１４，図１５に、図１２に関連した回路
構成及びその動作タイミングを、図１６に図１３に関連
した回路構成及びその動作タイミングを示す。図１４
は、本発明の第４の実施例として、図１２のＱD2，ＱD3
を１個のＤタイプトランジスタＱD4にまとめて、その代
わりにＶppE ・Ｖext 選択回路（ＶppE とＶext のうち
基板に印加する電圧を出力する回路であり、通常はＶpp
E とＶext のうち高い電圧が出力される）を設けた場合
の実施例である。
構成及びその動作タイミングを、図１６に図１３に関連
した回路構成及びその動作タイミングを示す。図１４
は、本発明の第４の実施例として、図１２のＱD2，ＱD3
を１個のＤタイプトランジスタＱD4にまとめて、その代
わりにＶppE ・Ｖext 選択回路（ＶppE とＶext のうち
基板に印加する電圧を出力する回路であり、通常はＶpp
E とＶext のうち高い電圧が出力される）を設けた場合
の実施例である。
【００４４】図１５は、本発明の第５の実施例として、
図１２におけるＱD2，ＱD3をｐチャネルトランジスタＱ
p1，Ｑp2に変えた場合の実施例であり、これらＱp1，Ｑ
p2の形成されるｎウェル電位はＶppE ・Ｖext 選択回路
の出力電圧が印加される。また、図１６は、本発明の第
６の実施例として、図１３のＱD2をｐチャネルトランジ
スタＱp1に変えた場合の実施例であり、Ｑp1の形成され
るｎウェル電位はＶppE ・Ｖext 選択回路の出力電圧が
印加される。
図１２におけるＱD2，ＱD3をｐチャネルトランジスタＱ
p1，Ｑp2に変えた場合の実施例であり、これらＱp1，Ｑ
p2の形成されるｎウェル電位はＶppE ・Ｖext 選択回路
の出力電圧が印加される。また、図１６は、本発明の第
６の実施例として、図１３のＱD2をｐチャネルトランジ
スタＱp1に変えた場合の実施例であり、Ｑp1の形成され
るｎウェル電位はＶppE ・Ｖext 選択回路の出力電圧が
印加される。
【００４５】また、図１７，図１８には、他の回路構成
の実施例を示してある。但し、図１７，図１８中のＶcc
・ＶppE 選択回路、Ｖcc・ＶppE ・Ｖext 選択回路は共
にｎ型基板に印加する電圧を出力する回路である。図１
７，１８のうち、同一ウェハ上の複数チップを同時に動
作させる際には、 ・図１１のようにｎ型基板をフローティング（ｐｎ接合
順バイアスで充電）にする実施例 … 図１７（ａ）〜
（ｃ） ・図１２，１４，１５のようにｎ型基板をトランジスタ
を介して充電する実施例 … 図１７（ｄ）〜（ｆ），
図１８（ａ）（ｂ） ・図１３，１６のようにｎ型基板電圧をＰＡＤから印加
する実施例… 図１８（ｃ）（ｄ） と分類できる。また、図１６、図１８（ｃ）（ｄ）は、
ＰＡＤからｎ型基板を印加する場合を示してあるが、図
１３の説明の際にも述べたように、基板電圧をＰＡＤの
代わりにウェハを載せる台（ステージ）から与える場合
の動作においても有効である。また、図１１〜図１６，
図１７（ａ）（ｄ），図１８（ａ）（ｂ）中のＱD1の代
わりにｐチャネルトランジスタを使用した場合等、前記
実施例は種々の変更が可能である。
の実施例を示してある。但し、図１７，図１８中のＶcc
・ＶppE 選択回路、Ｖcc・ＶppE ・Ｖext 選択回路は共
にｎ型基板に印加する電圧を出力する回路である。図１
７，１８のうち、同一ウェハ上の複数チップを同時に動
作させる際には、 ・図１１のようにｎ型基板をフローティング（ｐｎ接合
順バイアスで充電）にする実施例 … 図１７（ａ）〜
（ｃ） ・図１２，１４，１５のようにｎ型基板をトランジスタ
を介して充電する実施例 … 図１７（ｄ）〜（ｆ），
図１８（ａ）（ｂ） ・図１３，１６のようにｎ型基板電圧をＰＡＤから印加
する実施例… 図１８（ｃ）（ｄ） と分類できる。また、図１６、図１８（ｃ）（ｄ）は、
ＰＡＤからｎ型基板を印加する場合を示してあるが、図
１３の説明の際にも述べたように、基板電圧をＰＡＤの
代わりにウェハを載せる台（ステージ）から与える場合
の動作においても有効である。また、図１１〜図１６，
図１７（ａ）（ｄ），図１８（ａ）（ｂ）中のＱD1の代
わりにｐチャネルトランジスタを使用した場合等、前記
実施例は種々の変更が可能である。
【００４６】また、前記実施例中において、ｎチャネル
型Ｄタイプトランジスタを多く用いているが、Ｄタイプ
トランジスタをＩタイプ，Ｅタイプトランジスタとした
場合でも、誤動作が起こらない程度の電圧をＩタイプ，
Ｅタイプトランジスタで転送できる場合、同様の動作を
実現できるため、本発明が適用できる。
型Ｄタイプトランジスタを多く用いているが、Ｄタイプ
トランジスタをＩタイプ，Ｅタイプトランジスタとした
場合でも、誤動作が起こらない程度の電圧をＩタイプ，
Ｅタイプトランジスタで転送できる場合、同様の動作を
実現できるため、本発明が適用できる。
【００４７】また、同一ウェハの複数チップ動作時にお
ける図１２中のＣ、図１４中のＤのように、ｎチャネル
トランジスタのドレインにＶext が与えられソースまで
転送する場合には、前記実施例中ではゲート電圧がＶex
t となっているが、正常動作を損なわない程度の電圧が
ｎ型基板に転送できるならば、例えばＶext の代わりに
ＶppE をゲート電圧として印加するように変更する、等
の変更を行うこともできる。
ける図１２中のＣ、図１４中のＤのように、ｎチャネル
トランジスタのドレインにＶext が与えられソースまで
転送する場合には、前記実施例中ではゲート電圧がＶex
t となっているが、正常動作を損なわない程度の電圧が
ｎ型基板に転送できるならば、例えばＶext の代わりに
ＶppE をゲート電圧として印加するように変更する、等
の変更を行うこともできる。
【００４８】図１９にＶppE ・Ｖext 選択回路の具体的
構成例を示す。図１９で（ａ）中のア、（ｂ）中のイは
高電圧切換え回路の一例であり、他の構成の回路を適用
することもできる。図１９中の信号ＥＸＴは同一ウェハ
上の複数チップ動作時には“Ｈ”レベル、他動作時には
“Ｌ”レベルとなる信号であり、従って出力には同一ウ
ェハ上複数チップ動作時にはＶext が、他動作時にはＶ
ppE が出る。図１７，図１８中のＶcc・ＶppE 選択回路
やＶcc・ＶppE ・Ｖext 選択回路も同様にして作成でき
る。
構成例を示す。図１９で（ａ）中のア、（ｂ）中のイは
高電圧切換え回路の一例であり、他の構成の回路を適用
することもできる。図１９中の信号ＥＸＴは同一ウェハ
上の複数チップ動作時には“Ｈ”レベル、他動作時には
“Ｌ”レベルとなる信号であり、従って出力には同一ウ
ェハ上複数チップ動作時にはＶext が、他動作時にはＶ
ppE が出る。図１７，図１８中のＶcc・ＶppE 選択回路
やＶcc・ＶppE ・Ｖext 選択回路も同様にして作成でき
る。
【００４９】また、図２０〜図２２に外部入力信号ＥＸ
Ｔと図１１〜図１６の信号Ａ，Ａ′，Ｂ，Ｃ，Ｄ，Ｆ，
Ｇとの関係を示す。図２０中の（a1）は信号Ａを、（a
2）は信号Ａ′を、（b1）（b2）は信号Ｂを作る回路で
ある。図２１中の（c1）（c2）は信号Ｃを、（d1）は信
号Ｄを作る回路である。図２２中の（f1）（f2）は信号
Ｆを、（g1）（g2）は信号Ｇを作る回路である。図２０
〜図２２中の信号ウはチップ内部で発生した信号であ
り、図２０の（a1）や（a2）より分かるように、通常動
作時の信号Ａ又はＡ′の逆相の信号である。
Ｔと図１１〜図１６の信号Ａ，Ａ′，Ｂ，Ｃ，Ｄ，Ｆ，
Ｇとの関係を示す。図２０中の（a1）は信号Ａを、（a
2）は信号Ａ′を、（b1）（b2）は信号Ｂを作る回路で
ある。図２１中の（c1）（c2）は信号Ｃを、（d1）は信
号Ｄを作る回路である。図２２中の（f1）（f2）は信号
Ｆを、（g1）（g2）は信号Ｇを作る回路である。図２０
〜図２２中の信号ウはチップ内部で発生した信号であ
り、図２０の（a1）や（a2）より分かるように、通常動
作時の信号Ａ又はＡ′の逆相の信号である。
【００５０】図２０〜図２２の回路を用いることによ
り、図１１〜図１６の信号Ａ，Ａ′，Ｂ，Ｃ，Ｄ，Ｆ，
Ｇを実現し、外部入力信号による制御が可能となる。図
２１の（d1）だけは外部入力信号ＥＸＴが含まれていな
いが、図１９より分かるようにＶppE ・Ｖext 選択回路
の中に外部入力信号ＥＸＴは含まれるため、ＥＸＴによ
る動作制御が可能となり図１４の動作を実現できる。
り、図１１〜図１６の信号Ａ，Ａ′，Ｂ，Ｃ，Ｄ，Ｆ，
Ｇを実現し、外部入力信号による制御が可能となる。図
２１の（d1）だけは外部入力信号ＥＸＴが含まれていな
いが、図１９より分かるようにＶppE ・Ｖext 選択回路
の中に外部入力信号ＥＸＴは含まれるため、ＥＸＴによ
る動作制御が可能となり図１４の動作を実現できる。
【００５１】次に、図１１〜図１９の実施例と従来例と
の比較について述べる。本発明は、同一ウェハ上の複数
のチップを同時に動作・テストすることを可能とする目
的でなされたもので、回路構成上の特徴は各々の実施例
によって異なる。図２６に従来例の回路構成及び動作タ
イミングを示す。
の比較について述べる。本発明は、同一ウェハ上の複数
のチップを同時に動作・テストすることを可能とする目
的でなされたもので、回路構成上の特徴は各々の実施例
によって異なる。図２６に従来例の回路構成及び動作タ
イミングを示す。
【００５２】まず、同一ウェハ上複数チップを同時に動
作させる際にｎ型基板電圧をフローティングにしてセル
Ｐwellからｐｎ接合順バイアスで充電する実施例、図１
１，図１７（ａ）〜（ｃ）のうち、図１１，図１７
（ａ）では従来例と同一構成となっており、図１７
（ｂ）（ｃ）では、Ｖcc・ＶppE 選択回路の部分が異な
る。また、同一ウェハ上複数チップを同時に動作させる
際にｎ型基板電圧をトランジスタを介して印加する実施
例、図１２，図１４，図１５，図１７（ｄ）〜（ｆ），
図１８（ａ）（ｂ）のうち、図１２ではＱD3が、図１４
ではＶppE ・Ｖext 選択回路部分、図１５ではＱp2及び
ＶppE ・Ｖext 選択回路、図１７（ｄ），図１８（ａ）
（ｂ）では、各選択回路若しくはＱD3かＱp2が異なる。
作させる際にｎ型基板電圧をフローティングにしてセル
Ｐwellからｐｎ接合順バイアスで充電する実施例、図１
１，図１７（ａ）〜（ｃ）のうち、図１１，図１７
（ａ）では従来例と同一構成となっており、図１７
（ｂ）（ｃ）では、Ｖcc・ＶppE 選択回路の部分が異な
る。また、同一ウェハ上複数チップを同時に動作させる
際にｎ型基板電圧をトランジスタを介して印加する実施
例、図１２，図１４，図１５，図１７（ｄ）〜（ｆ），
図１８（ａ）（ｂ）のうち、図１２ではＱD3が、図１４
ではＶppE ・Ｖext 選択回路部分、図１５ではＱp2及び
ＶppE ・Ｖext 選択回路、図１７（ｄ），図１８（ａ）
（ｂ）では、各選択回路若しくはＱD3かＱp2が異なる。
【００５３】また、同一ウェハ上複数のチップを同時に
動作させる際にｎ型基板をＰＡＤから印加する実施例、
図１３，図１６，図１８（ｃ）（ｄ）では、ＰＡＤと接
続されている点が異なり、図１６，図１８（ｃ）（ｄ）
においては各種選択回路の有無も異なる。また、図１
３，図１６，図１８（ｃ）（ｄ）の回路構成でＰＡＤの
代わりにステージから基板電圧を印加する場合には図１
３の回路においては従来と同一構成となっており、図１
６，図１８（ｃ）（ｄ）においては選択回路の有無が異
なる。
動作させる際にｎ型基板をＰＡＤから印加する実施例、
図１３，図１６，図１８（ｃ）（ｄ）では、ＰＡＤと接
続されている点が異なり、図１６，図１８（ｃ）（ｄ）
においては各種選択回路の有無も異なる。また、図１
３，図１６，図１８（ｃ）（ｄ）の回路構成でＰＡＤの
代わりにステージから基板電圧を印加する場合には図１
３の回路においては従来と同一構成となっており、図１
６，図１８（ｃ）（ｄ）においては選択回路の有無が異
なる。
【００５４】以上述べたように、従来例と本発明では回
路構成上は異なる場合と同一の場合とがあるが、大きく
異なるのは、同一ウェハ内複数チップ動作時のみ基板電
圧の印加方法が異なる点である。また、動作が同一ウェ
ハ内複数チップ動作時にあるか他動作時にあるかは、チ
ップ外部からチップ内部に入力される信号により判断さ
れるため、図１１〜図１９の実施例では、チップ外部か
らチップ内部に入力される信号によりデータ消去時の基
板電圧の印加方法を変更できる点、が特徴である。詳細
には、データ消去動作時のｎ型基板とＶppE を接続する
トランジスタのオン・オフを外部入力信号により設定で
き、またこのトランジスタがｐチャネルトランジスタの
場合にはトランジスタが構成されているｎウェルの電圧
をＶppEとするかＶext とするかの切替えも行うことが
できる。
路構成上は異なる場合と同一の場合とがあるが、大きく
異なるのは、同一ウェハ内複数チップ動作時のみ基板電
圧の印加方法が異なる点である。また、動作が同一ウェ
ハ内複数チップ動作時にあるか他動作時にあるかは、チ
ップ外部からチップ内部に入力される信号により判断さ
れるため、図１１〜図１９の実施例では、チップ外部か
らチップ内部に入力される信号によりデータ消去時の基
板電圧の印加方法を変更できる点、が特徴である。詳細
には、データ消去動作時のｎ型基板とＶppE を接続する
トランジスタのオン・オフを外部入力信号により設定で
き、またこのトランジスタがｐチャネルトランジスタの
場合にはトランジスタが構成されているｎウェルの電圧
をＶppEとするかＶext とするかの切替えも行うことが
できる。
【００５５】以上、図１１〜図１９の実施例では同一ウ
ェハ内複数チップ動作時にのみ他動作と異なる基板電圧
印加方法を用いたが、同一ウェハ内複数チップ動作時以
外にも基板電圧印加方法を変更する方法や３種類以上の
基板電圧印加方法を動作に応じて、つまりチップ外部入
力信号により切替える等、本発明は種々変更が可能であ
る。また、前記実施例中ではデータ消去動作時の場合を
例にとって説明したが、他動作、例えばデータ書込み・
読出し動作時における同一ウェハ内複数チップを同時に
動作させる、等の動作時に基板電圧を制御する際に本発
明を用いた際にも有効である。また、前記実施例中で
は、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり本発明の説明を
行ったが、本発明は前記実施例に限定されるものではな
い。
ェハ内複数チップ動作時にのみ他動作と異なる基板電圧
印加方法を用いたが、同一ウェハ内複数チップ動作時以
外にも基板電圧印加方法を変更する方法や３種類以上の
基板電圧印加方法を動作に応じて、つまりチップ外部入
力信号により切替える等、本発明は種々変更が可能であ
る。また、前記実施例中ではデータ消去動作時の場合を
例にとって説明したが、他動作、例えばデータ書込み・
読出し動作時における同一ウェハ内複数チップを同時に
動作させる、等の動作時に基板電圧を制御する際に本発
明を用いた際にも有効である。また、前記実施例中で
は、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり本発明の説明を
行ったが、本発明は前記実施例に限定されるものではな
い。
【００５６】また、前記実施例中では基板の極性がｎ型
の場合を例にとって説明したが、ｐ型基板及びｎ型ウェ
ルを用いてｎ型ウェル上にメモリセルが構成される場合
においても有効であるのはいうまでもない。また、前記
実施例中では基板にＶccより高い電圧を印加する場合を
例にとって説明したが、Ｖcc以下の電圧、例えば負電圧
を印加する場合も有効である。
の場合を例にとって説明したが、ｐ型基板及びｎ型ウェ
ルを用いてｎ型ウェル上にメモリセルが構成される場合
においても有効であるのはいうまでもない。また、前記
実施例中では基板にＶccより高い電圧を印加する場合を
例にとって説明したが、Ｖcc以下の電圧、例えば負電圧
を印加する場合も有効である。
【００５７】例えば、動作中にｎ型基板上のｐ型ウェル
内にメモリセル及び周辺回路が構成された場合に、ｐ型
ウェル電圧をチップ内部の負電圧発生回路の出力電圧Ｖ
BB（ＶBB＜０Ｖ）を印加する半導体装置（ＤＲＡＭ，Ｓ
ＲＡＭ等）においても、同一ウェハ内複数チップを同時
に動作させる場合にｎ型基板電圧を外部設定するという
方式も用いることができる。例えば、ｐ型ウェルをＶBB
に充電する際にｎ型基板にも同時に負電圧を印加するよ
うな動作を含むチップにおいては、同時に動作させる複
数チップ内に１個チップ内でＶBBと接地電位の配線がシ
ョートしている不良があると、不良チップ内ばかりでな
く正常チップ内のＶBB電位レベルまで接地電位近くまで
シフトするため、正常チップまで不良品に見えてしま
う。
内にメモリセル及び周辺回路が構成された場合に、ｐ型
ウェル電圧をチップ内部の負電圧発生回路の出力電圧Ｖ
BB（ＶBB＜０Ｖ）を印加する半導体装置（ＤＲＡＭ，Ｓ
ＲＡＭ等）においても、同一ウェハ内複数チップを同時
に動作させる場合にｎ型基板電圧を外部設定するという
方式も用いることができる。例えば、ｐ型ウェルをＶBB
に充電する際にｎ型基板にも同時に負電圧を印加するよ
うな動作を含むチップにおいては、同時に動作させる複
数チップ内に１個チップ内でＶBBと接地電位の配線がシ
ョートしている不良があると、不良チップ内ばかりでな
く正常チップ内のＶBB電位レベルまで接地電位近くまで
シフトするため、正常チップまで不良品に見えてしま
う。
【００５８】これに対し、同一ウェハ内複数チップを同
時にテストする際に、本発明を用いて、つまり外部入力
信号により同一ウェハ内複数チップをテストする際に、
負電圧発生回路の出力電圧を基板に印加せずにＰＡＤ，
ステージ，或いはトランジスタを介して外部入力の負電
圧を基板に印加することにより、前記複数チップのテス
トを正確に行うことができる。
時にテストする際に、本発明を用いて、つまり外部入力
信号により同一ウェハ内複数チップをテストする際に、
負電圧発生回路の出力電圧を基板に印加せずにＰＡＤ，
ステージ，或いはトランジスタを介して外部入力の負電
圧を基板に印加することにより、前記複数チップのテス
トを正確に行うことができる。
【００５９】また、前記実施例ではＶccより高い電圧、
負電圧等の電圧を基板に印加する動作における本発明の
有効性を説明したが、本発明の他の電圧、つまり０Ｖ〜
Ｖccの電圧に基板を印加する場合においても有効であ
る。以下に、基板に印加される電圧がＶccや０Ｖの場合
の利用例を示す。
負電圧等の電圧を基板に印加する動作における本発明の
有効性を説明したが、本発明の他の電圧、つまり０Ｖ〜
Ｖccの電圧に基板を印加する場合においても有効であ
る。以下に、基板に印加される電圧がＶccや０Ｖの場合
の利用例を示す。
【００６０】チップはチップ外からの外部入力信号を受
けて動作を行うが、前記外部入力信号は、通常ＰＡＤか
らチップ内に取り込まれる。通常、接地電位０Ｖと電源
電位Ｖccもチップ中に取り込まれる。同一ウェハ上の複
数チップを同時にテストする際に、各チップにおける電
力消費量を、つまりＶccや０Ｖ電源の消費電流をチップ
毎に調べるためには、図２３（ａ）に示すように、各チ
ップ毎にＶcc電源、０Ｖ電源（Ｖss電源）を分けなけれ
ばならない。この場合、基板電圧がＶccに設定されてい
ると、各チップから同時に基板がＶccに設定されるた
め、各チップに入力されるＶccの値の間に差があれば、
Ｖcc電源同士で電流が流れ、Ｖccの消費電流を測定でき
なくなる。
けて動作を行うが、前記外部入力信号は、通常ＰＡＤか
らチップ内に取り込まれる。通常、接地電位０Ｖと電源
電位Ｖccもチップ中に取り込まれる。同一ウェハ上の複
数チップを同時にテストする際に、各チップにおける電
力消費量を、つまりＶccや０Ｖ電源の消費電流をチップ
毎に調べるためには、図２３（ａ）に示すように、各チ
ップ毎にＶcc電源、０Ｖ電源（Ｖss電源）を分けなけれ
ばならない。この場合、基板電圧がＶccに設定されてい
ると、各チップから同時に基板がＶccに設定されるた
め、各チップに入力されるＶccの値の間に差があれば、
Ｖcc電源同士で電流が流れ、Ｖccの消費電流を測定でき
なくなる。
【００６１】例えば、図２３（ａ）のＶcc電源ｉ（ｉ＝
１，２〜ｎ）のうちＶcc電源２だけが他と比べて０．１
Ｖ低ければ、Ｖcc電源１，３〜ｎからＶcc電源２に大電
流が流れ込み、各チップ毎のＶcc電源の消費電流が見え
なくなってしまうため、各チップ毎のＶcc電源の消費電
流を調べることができなくなる。基板電圧が０Ｖに設定
される場合にも、各チップから同時に基板電圧が０Ｖに
設定されるため、各チップに入力される接地電位の間に
差があると、Ｖss電源の消費電流をチップ毎に測定する
ことができなくなる。
１，２〜ｎ）のうちＶcc電源２だけが他と比べて０．１
Ｖ低ければ、Ｖcc電源１，３〜ｎからＶcc電源２に大電
流が流れ込み、各チップ毎のＶcc電源の消費電流が見え
なくなってしまうため、各チップ毎のＶcc電源の消費電
流を調べることができなくなる。基板電圧が０Ｖに設定
される場合にも、各チップから同時に基板電圧が０Ｖに
設定されるため、各チップに入力される接地電位の間に
差があると、Ｖss電源の消費電流をチップ毎に測定する
ことができなくなる。
【００６２】ところが、少なくとも消費電流測定の場合
において、前記実施例中のように、基板電圧をフローテ
ィングにする方式（図６や図１１のような方式）や基板
電圧を正規のＶcc電源や０Ｖ電源が入力されるＰＡＤと
異なる部分（例えば別のＰＡＤやステージ等）から入力
される外部入力電圧とする方式（図８，９，１２，１３
のような方式）を用いれば、同一ウェハ上複数チップの
チップ毎に消費電流を同時に測定できるようになる。
において、前記実施例中のように、基板電圧をフローテ
ィングにする方式（図６や図１１のような方式）や基板
電圧を正規のＶcc電源や０Ｖ電源が入力されるＰＡＤと
異なる部分（例えば別のＰＡＤやステージ等）から入力
される外部入力電圧とする方式（図８，９，１２，１３
のような方式）を用いれば、同一ウェハ上複数チップの
チップ毎に消費電流を同時に測定できるようになる。
【００６３】このように外部入力信号を切替えることに
より、基板電圧への電圧の印加方法を変更できる機能を
入れることにより、同一ウェハ上複数チップの消費電流
の検査が実現できる。図２３で説明した実施例も、図１
〜図１９で説明した実施例と同様に種々変更可能である
ことはいうまでもない。なお、前記実施例では、ＮＡＮ
Ｄ型ＥＥＰＲＯＭを例にとり説明したが、各種メモリに
対しても同様に適用できる。
より、基板電圧への電圧の印加方法を変更できる機能を
入れることにより、同一ウェハ上複数チップの消費電流
の検査が実現できる。図２３で説明した実施例も、図１
〜図１９で説明した実施例と同様に種々変更可能である
ことはいうまでもない。なお、前記実施例では、ＮＡＮ
Ｄ型ＥＥＰＲＯＭを例にとり説明したが、各種メモリに
対しても同様に適用できる。
【００６４】
【発明の効果】以上述べたように本発明によれば、チッ
プ内で発生した電圧を基板に直接印加するのではなく、
ｐｎ接合順方向電流により基板を充電又はチップ外部か
らの電圧を基板に印加することにより、複数チップ内に
リーク電流大の不良品があっても、同一ウェハ上の各チ
ップ内で発生した電圧が低下するのを防止できる。従っ
て、同一ウェハ上の複数チップを同時に検査・試験する
ことができ、検査・試験時間の短縮をはかり得る半導体
記憶装置を実現することが可能となる。
プ内で発生した電圧を基板に直接印加するのではなく、
ｐｎ接合順方向電流により基板を充電又はチップ外部か
らの電圧を基板に印加することにより、複数チップ内に
リーク電流大の不良品があっても、同一ウェハ上の各チ
ップ内で発生した電圧が低下するのを防止できる。従っ
て、同一ウェハ上の複数チップを同時に検査・試験する
ことができ、検査・試験時間の短縮をはかり得る半導体
記憶装置を実現することが可能となる。
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示すブロック図。
ＯＭの概略構成を示すブロック図。
【図２】実施例のメモリセルの一つのＮＡＮＤセル部の
平面図と等価回路図。
平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。
【図４】第１の実施例におけるメモリセルアレイの等価
回路図。
回路図。
【図５】第１の実施例におけるブロック消去動作の概要
を説明するための図。
を説明するための図。
【図６】第１の実施例における動作を説明するためのタ
イミング図。
イミング図。
【図７】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示すブロック図。
ＯＭの概略構成を示すブロック図。
【図８】第２の実施例における動作を説明するためのタ
イミング図。
イミング図。
【図９】第３の実施例における動作を説明するためのタ
イミング図。
イミング図。
【図１０】同一ウェハ上の複数チップの基板電位の接続
状態を示す図。
状態を示す図。
【図１１】第１の実施例における基板電位制御回路の構
成と動作タイミングを示す図。
成と動作タイミングを示す図。
【図１２】第２の実施例における基板電位制御回路の構
成と動作タイミングを示す図。
成と動作タイミングを示す図。
【図１３】第２の実施例における基板電位制御回路の構
成と動作タイミングを示す図。
成と動作タイミングを示す図。
【図１４】第４の実施例を示す回路構成及び動作タイミ
ングを示す図。
ングを示す図。
【図１５】第５の実施例を示す回路構成及び動作タイミ
ングを示す図。
ングを示す図。
【図１６】第６の実施例を示す回路構成及び動作タイミ
ングを示す図。
ングを示す図。
【図１７】本発明の回路構成の変形例を示す図。
【図１８】本発明の回路構成の変形例を示す図。
【図１９】ＶppE ・Ｖext 選択回路の一例を示す図。
【図２０】信号Ａ，Ａ′，Ｂを作る回路の例を示す図。
【図２１】信号Ｃ，Ｄを作る回路の例を示す図。
【図２２】信号Ｆ，Ｇを作る回路の例を示す図。
【図２３】本発明の効果の一例を説明するための図。
【図２４】従来例に係わるＮＡＮＤセル型ＥＥＰＲＯＭ
の概略構成を示すブロック図。
の概略構成を示すブロック図。
【図２５】従来の動作タイミングを示す図。
【図２６】従来例に係わる回路構成及び動作タイミング
を示す図。
を示す図。
１…消去電位昇圧回路 ２…消去電位制御回路 ３…基板電位制御回路 ４…ｐ型ウェル ５…メモリセルアレイ ６…制御ゲート・選択ゲート制御回路 ７…ブロック選択回路 ８…ビット線制御回路 ９…ｎ型シリコン基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ 27/115 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (5)
- 【請求項１】第１導電型半導体基板に形成された第２導
電型ウェルにメモリセルがマトリクス配列されたメモリ
セルアレイと、電圧出力部が基板電圧入力部と接続され
た基板電圧制御回路と、前記基板電圧制御回路から前記
電圧出力部に電圧を印加するか否かを外部入力信号によ
り制御する手段とを備えたことを特徴とする半導体記憶
装置。 - 【請求項２】第１導電型半導体基板に形成された第２導
電型ウェルにメモリセルがマトリクス配列されたメモリ
セルアレイと、前記基板の電圧入力部に電圧出力部が接
続され、該電圧出力部に電圧を印加するか否かを外部入
力信号により制御する基板電圧制御回路と、前記基板電
圧制御回路から前記電圧出力部に電圧を印加しないよう
に制御される時に、フローティング状態にある前記基板
を前記第２導電型ウェルからのｐｎ接合順方向電流によ
り充電する手段とを具備してなることを特徴とする半導
体記憶装置。 - 【請求項３】第１導電型半導体基板に形成された第２導
電型ウェルにメモリセルがマトリクス配列されたメモリ
セルアレイと、電源電圧入力専用端子若しくは接地電圧
入力専用端子を介してチップ外部からチップ内部に所定
の電圧を入力する手段と、前記所定の電圧或いはチップ
内部で発生した電圧のいずれかの電圧が基板に印加され
るか否かを外部入力信号により制御する手段とを備えた
ことを特徴とする半導体記憶装置。 - 【請求項４】前記制御する手段はトランジスタを含み、
このトランジスタのソースが前記基板と接続され、該ト
ランジスタのドレインが前記いずれかの電圧と直接若し
くは他のトランジスタを介して接続され、前記トランジ
スタが前記外部入力信号のレベルに連動して導通・非導
通となる動作を備え、前記基板を前記動作中の前記導通
・非導通時にそれぞれ前記いずれかの電圧に印加・非印
加することを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項５】前記トランジスタが前記基板に設けられた
ウェル上に形成され、前記トランジスタの非導通時に該
トランジスタが形成されるウェルに基板電圧と同じ電圧
を印加することを特徴とする請求項４記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11923194A JP3683915B2 (ja) | 1993-09-24 | 1994-05-31 | 半導体記憶装置 |
| KR1019940024100A KR100192089B1 (ko) | 1993-09-24 | 1994-09-24 | 반도체기억장치 |
| US08/857,586 US5768195A (en) | 1993-09-24 | 1997-05-16 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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