KR100192089B1

KR100192089B1 - 반도체기억장치

Info

Publication number: KR100192089B1
Application number: KR1019940024100A
Authority: KR
Inventors: 히로시 나카무라; 마사키 모모도미; 요시히사 이와타; 료우헤이 기리사와
Original assignee: 니시무로 타이죠; 가부시기가이샤 도시바
Priority date: 1993-09-24
Filing date: 1994-09-24
Publication date: 1999-06-15
Also published as: JPH07142688A; US5768195A; KR950010100A; JP3683915B2

Abstract

본 발명은, 누설전류가 큰 등의 불량칩의 유무에 관계없이 동일 웨이퍼상의 복수 칩을 동시에 검사·시험할 수 있고, 검사·시험시간의 단축을 도모할 수 있는 EEPROM을 제공하는 것이다.

본 발명은, EEPROM에 있어서, n형 실리콘기판(9)에 형성된 p형 웰(4)에 메모리셀이 매트릭스배열된 메모리셀 어레이(5)와, 기판(9)의 전압입력부에 전압출력부가 접속되고, 그 전압출력부에 전압을 인가하는가의 여부를 외부입력신호에 의해 제어하는 기판전위 제어회로(3)을 구비하며, 기판전위 제어회로(3)로부터 전압출력부로 전압을 인가하지 않도록 제어될 때에 부유상태에 있는 기판(9)을 p형 웰(4)로부터의 pn접합 순방향전류에 의해 충전하는 것을 특징으로 한다.

Description

반도체 기억장치

제1도는 제1실시예에 따른 NAND셀형 EEPROM의 개략구성을 도시한 블록도.

제2도는 실시예의 메모리셀의 하나의 NAND셀부의 평면도와 등가회로도.

제3도는 제2도(a)의 A-A' 및 B-B' 단면도.

제4도는 제1실시예에서의 메모리셀 어레이의 등가회로도.

제5도는 제1실시예에서의 블록 소거동작의 개요를 설명하기 위한 도면.

제6도는 제1실시예에서의 동작을 설명하기 위한 타이밍도.

제7도는 제2실시예에 따른 NAND셀형 EEPROM의 개략구성을 도시한 블록도.

제8도는 제2실시예에서의 동작을 설명하기 위한 타이밍도.

제9도는 제3실시예에서의 동작을 설명하기 위한 타이밍도.

제10도는 동일 웨이퍼상의 복수 칩의 기판전위의 접속상태를 도시한 도면.

제11도는 제1실시예에서의 기판전위 제어회로의 구성과 동작타이밍을 도시한 도면.

제12도는 제2실시예에서의 기판전위 제어회로의 구성과 동작타이밍을 도시한 도면.

제13도는 제2실시예에서의 기판전위 제어회로의 구성과 동작타이밍을 도시한 도면.

제14도는 제4실시예를 나타내는 회로구성 및 동작타이밍도.

제15도는 제5실시예를 나타내는 회로구성 및 동작타이밍도.

제16도는 제6실시예를 나타내는 회로구성 및 동작타이밍도.

제17도는 본 발명의 회로구성의 변형예를 도시한 도면.

제18도는 본 발명의 회로구성의 변형예를 도시한 도면.

제19도는 VppE·Vext선택회로의 일례를 도시한 도면.

제20도는 신호 A, A', B를 만드는 회로의 예를 도시한 도면.

제21도는 신호 C, D를 만드는 회로의 예를 도시한 도면.

제22도는 신호 F, G를 만드는 회로의 예를 도시한 도면.

제23도는 본 발명의 효과의 일례를 설명하기 위한 도면.

제24도는 종례예에 따른 NAND셀형 EEPROM의 개략구성을 도시한 블록도.

제25도는 종래의 동작타이밍을 도시한 도면.

제26도는 종례예에 따른 회로구성 및 동작타이밍을 도시한 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 소거전위 승압회로 2 : 소거전위 제어회로

3 : 기판전위 제어회로 4 : p형 웰

5 : 메모리셀 어레이 6 : 제어게이트·선택게이트 제어회로

7 : 블록선택회로 8 : 비트선 제어회로

9 : n형 실리콘기판

[산업상의 이용분야]

본 발명은 전기적으로 개서(改書 : 바꿔쓰기) 가능한 반도체 기억장치에 관한 것으로, 특히 기판바이어스 인가수단의 개량을 도모한 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 전기적으로 개서가능한 불휘발성 반도체 기억장치(EEPROM)의 하나로서, 고집적화가 가능한 NAND셀형 EEPROM이 알려져 있다. 이것은, 복수의 메모리셀을 그들의 소오스와 드레인을 인접하는 것끼리에서 공용하는 형태로 직렬 접속하여 1단위로서 비트선에 접속하는 것이다. 메모리셀은 통상 전하축적층으로서의 부유게이트와 제어게이트가 적층된 FETMOS구조를 갖는다. 메모리셀 어레이는 n형 기판에 형성된 p형 웰내에 집적 형성된다. NAND셀의 드레인측은 선택게이트를 매개로 비트선에 접속되고, 소오스측은 역시 선택게이트를 매개로 소오스선(기준전위배선)에 접속된다. 메모리셀의 제어게이트는 행방향으로 연속적으로 접속되어 워드선으로 된다.

NAND셀형 EEPROM의 동작은 다음과 같다. 데이터 기록의 동작은, 비트선에서 가장 떨어진 위치의 메모리셀로부터 차례로 수행한다. 선택된 메모리셀의 제어게이트에는 고전압 Vpp(=20V)를 인가하고, 그보다 비트선측에 있는 메모리셀의 제어게이트 및 선택게이트에는 중간전압 VppM(=10V 정도)을 인가하며, 비트선에는 데이터에 대응하여 0V 또는 중간전압을 인가한다. 비트선에 0V가 인가된 때, 그 전위는 선택메모리셀의 드레인까지 전달되어 드레인으로부터 부유게이트로 전자주입이 일어난다. 이에 따라, 그 선택된 메모리셀의 임계치는 정방향으로 시프트한다. 이 상태를 예컨대 데이터 0으로 한다. 비트선에 중간전위가 인가된 때는 전자주입이 일어나지 않고, 따라서 임계치는 변화하지 않으며, 부에 멈춘다. 이 상태는 데이터 1이다.

데이터 소거는 NAND셀내의 모든 메모리셀에 대응하여 동시에 수행된다. 즉, 모든 제어게이트와 선택게이트를 0V로 하고, 비트선 및 소오스선을 부유상태로 하여 p형 웰 및 n형 기판에 고전압(20V)을 인가한다. 이에 따라, 모든 메모리셀에서 부유게이트의 전자가 p형 웰로 방출되어 임계치는 부방향으로 시프트한다.

데이터 독출동작은 선택된 메모리셀의 제어게이트를 0V로 하고, 그 이외의 메모리셀의 제어게이트 및 선택게이트를 전원전위 Vcc(=5V)로 하여 선택 메모리셀에서 전류가 흐르는가의 여부를 검출함으로써 수행된다.

제24도에 종래의 NAND셀형 EEPROM의 개략구성을 도시하고, 제25도에 종래의 소거동작시의 동작타이밍을 도시한다. 제24도와 제25도로부터 알 수 있는 바와 같이, 종래 방식에서는 칩내부의 승압회로에서 발생한 승압전위(VppE)와 n형 기판을 직접 접속한다.

제24도에 있어서, 도면부호 1은 소거전위 승압회로, 2는 소거전위 제어회로, 3은 기판전위 제어회로 4는 p형 웰, 5는 메모리셀 어레이, 6은 제어게이트·선택게이트 제어회로, 7은 블록선택회로, 8은 비트선 제어회로를 나타내고 있다. 제25도에는 제어게이트, 선택게이트, p형 웰 및 p형 기판의 전위를 나타내고 있다.

그런데, 이런 종류의 EEPROM에 있어서, 칩의 검사와 시험 시간을 단축하기 위해 동일 웨이퍼상의 복수 칩을 동시에 검사·시험하려고 하면, 복수의 칩이 같은 n형 기판에 형성되어 있기 때문에, 복수의 칩 사이에서 VppE는 공통으로 된다. 복수의 칩중에, 누설전류가 크기 때문에 Vpp가 저하하는 불량품이 포함되어 있는 경우, 이 누설전류 때문에 복수의 칩 사이에서 공통의 VppE가 저하하고, 양품의 칩에 있어서도 메모리셀의 데이터 소거를 수행할 수 없게 되어 불량품의 판별이 불가능하게 된다.

상술한 바와 같이 종래의 NAND셀형 EEPROM에서는, 누설전류가 큰 등의 불량칩이 존재하면, 동일 웨이퍼상의 복수의 칩을 동시에 검사·시험할 수 없게 되고, 이 때문에 검사·시험시간을 단축할 수 없다는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 누설전류가 큰 등의 불량칩의 유무에 관계없이 동일 웨이퍼상의 복수 칩을 동시에 검사·시험할 수 있고, 검사·시험시간의 단축을 도모할 수 있는 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명은 다음과 같은 구성을 채용하고 있다.

즉, 제1발명은, 반도체 기억장치에 있어서, 제1도전형 반도체기판에 형성된 제2도전형 웰에 메모리셀이 매트릭스배열된 메모리셀 어레이와, 전압출력부가 기판전압 입력부와 접속된 기판전압 제어회로 및, 기판전압 제어회로로부터 전압출력부로 전압을 인가하는가의 여부를 외부입력신호에 의해 제어하는 수단을 구비한 것을 특징으로 한다.

또, 제2발명은, 반도체 기억장치에 있어서, 제1도전형 반도체기판에 형성된 제2도전형 웰에 메모리셀이 매트릭스배열된 메모리셀 어레이와, 기판의 전압입력부에 전압출력부가 접속되고, 그 전압출력부로부터 전압을 인가하는가의 여부를 외부입력신호에 의해 제어하는 기판전압 제어회로 및, 기판전압 제어회로로부터 전압출력부로 전압을 인가하지 않도록 제어될 때에 부유상태에 있는 기판을 제2도전형 웰로부터의 pn접합 순방향전류에 의해 충전하는 수단을 구비하여 이루어진 것을 특징으로 한다.

또, 제3발명은, 반도체 기억장치에 있어서, 제1도전형 반도체기판에 형성된 제2도전형 웰에 메모리셀이 매트릭스배열된 메모리셀 어레이와, 전원전압 입력전용단자 혹은 접지전압 입력전용단자를 매개로 칩외부로부터 칩내부로 소정의 전압을 입력하는 수단, 외부로부터 입력된 전압 혹은 칩 내부에서 발생된 전압의 어느 하나의 전압이 기판에 인가되는가의 여부를 외부입력신호에 의해 제어하는 수단을 구비한 것을 특징으로 한다.

여기서, 본 발명의 바람직한 실시형태로서는 다음의 것을 들 수 있다.

(1) 제3발명에 있어서, 상기 제어하는 수단은 트랜지스터를 포함하고, 이 트랜지스터의 소오스가 상기 기판과 접속되며, 그 트랜지스터의 드레인이 상기 어느 하나의 전압과 직접 혹은 다른 트랜지스터를 매개로 접속되고, 트랜지스터가 상기 외부입력신호의 레벨에 연동하여 도통·비도통으로 되는 동작을 가지며, 상기 기판을 동작중의 도통·비도통시에 각각 어느 하나의 전압으로 인가·비인가하는 것.

(2) (1)에 있어서, 상기 트랜지스터가 상기 기판에 설치된 웰상에 형성되고, 상기 트랜지스터의 비도통시에 그 트랜지스터가 형성되는 웰에 기판전압과 같은 전압을 인가하는 것.

(3) 반도체 기억장치에 있어서, 반도체 기판상에 형성된 메모리셀이 매트릭스배열된 메모리셀 어레이와, 전원전압 입력전용패드 혹은 접지전압 입력전용패드 이외의 부분을 매개로 칩외부로부터 입력된 제1전압이 기판에 인가되는가 아닌가를 외부입력신호에 의해 제어하는 수단을 구비한 것.

(4) (3)에 있어서, 메모리셀 어레이가 제1도전형 반도체 기판에 형성된 제2도전형 웰상에 형성되고, 전원전압 입력전용패드 혹은 접지전압 입력전용패드 이외의 부분을 매개로 칩외부로부터 입력된 전압이 기판에 인가될 때에 상기 웰과 상기 기판 사이의 pn접합이 순방향으로 바이어스되지 않도록 하는 것과 같은 전압이 상기 제1전압인 것.

(5) 시험동작중의 적어도 1개에 있어서, 외부입력신호가 통상동작시와 다른 레벨에 있는 것. 또, 시험동작이 데이터 개서의 시험동작인 것. 더욱이, 시험동작에 동일 웨이퍼상의 복수 칩을 동시 시험하는 동작이 포함되는 것.

(6) 메모리셀이 전하축적층과 제어게이트를 갖추고, 전기적으로 개서가능한 것. 더욱이, 메모리셀이 복수개 직렬 접속되어 메모리셀 열을 구성하고 있는 것.

[작용]

본 발명에 의하면, 칩내에서 발생한 전압을 기판에 직접 인가하는 것이 아니라 pn접합 순방향전류에 의해 기판을 충전 또는 칩외부로부터의 전압을 기판에 인가함으로써, 복수 칩 중에 누설전류가 큰 불량품이 있어도, 동일 웨이퍼상의 각 칩내에서 발생한 전압이 저하하는 것을 방지할 수 있다. 이 때문에, 동일 웨이퍼내의 복수의 칩에 있어서 예컨대 데이터 소거동작을 동시에 행할 수 있다. 따라서, 동일 웨이퍼내의 복수의 칩을 동시에 검사·시험할 수 있게 되기 때문에, 검사·시험시간을 대폭 단축하는 것이 가능하게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 NAND셀형 EEPROM의 개략구성을 도시한 블록도이다. 도면에서는 데이터 기록 및 독출동작을 제어하는 제어회로부는 생략하고, 데이터 소거에 관계하는 부분만 도시하고 있다. 메모리셀 어레이(5)는 나중에 상세히 설명하는 바와 같이 n형 실리콘기판(9)에 형성된 p형 웰(4)내에 형성되어 있다. 이 메모리셀 어레이(5)ㅇ[ 대해, 블록 소거를 수행하기 위해 블록선택회로(7)가 설치되어 있다. 이 블록선택회로(7)의 출력에 따라 각 NAND셀 블록내의 제어게이트 및 선택게이트에 소거전위 제어회로(2)로부터 인가되는 소거전위를 인가하기 위해 제어게이트·선택게이트 제어회로(6)가 설치되어 있다.

소거전위는 소거전위 승압회로(1)가 발생한다. 이 소거전위 승압회로(1)로부터 얻어지는 소거전위가 소거전위 제어회로(2)를 매개로 하고, 제어게이트·선택게이트 제어회로(6)를 매개로 하여 각 NAND셀의 선택게이트 및 비선택블록내의 제어게이트에 인가된다. 또, 소거전위 제어회로(2)로부터의 소거전위는 p형 웰(4)에도 인가된다. n형 기판(9)의 전위는 기판전위 제어회로(3)에 의해 제어된다. 비트선 제어회로(8)는 데이터 기록시 및 독출시에 동작하는 것으로, 데이터 소거시에는 메모리셀 어레이(5)로부터 분리된다.

제2도(a)와 제2도(b)는 실시예의 메모리셀의 하나의 NAND셀부의 평면도와 등가회로도이고, 제3도(a)와 제3도(b)는 각각 제2도(a)의 A-A' 및 B-B' 단면도이다. n형 실리콘기판(9)의 메모리셀 어레이 영역에는 p형 웰[4(11)]이 형성되고, p형 웰(11)의 소자분리 절연막(12)에 의해 구획된 영역에 NAND셀이 형성되어 있다.

하나의 NAND셀에 주목하여 설명하면, 본 실시예에서는 8개의 메모리셀(M1∼M8)에 의해 NAND셀이 구성되어 있다. 각 메모리셀은, p형 웰(11)상에 열산화로 형성된 얇은 게이트 절연막(13)을 매개로 제1층 다결정 실리콘막에 의한 부유게이트(14 ; 14₁∼14₈)가 형성되고, 그 위에 층간 절연막(15)을 매개로 제2층 다결정 실리콘막에 의한 제어게이트(16 ; 16₁∼16₈)가 적층, 형성되어 있다. 부유게이트(14)가 전하축적층이다.

각 메모리셀의 제어게이트(16)는 횡방향으로 배열되는 NAND셀에 대해 연속적으로 제어게이트선(CG ; CG₁∼CG₈)으로서 배열, 설치되는데, 통상 이것이 워드선으로 된다. 메모리셀의 소오스, 드레인 확산층인 n형 층(19)은 인접하는 것끼리에서 공용되어 8개의 메모리셀(M₁∼M₈)이 직렬 접속되어 있다. 이들 8개의 메모리 트랜지스터의 드레인측과 소오스측에는 각각 선택게이트(S₁, S₂)가 설치되어 있다. 이들 선택게이트의 게이트 절연막은 통상 메모리셀부와는 별개로 그것보다 두껍게 형성되고, 그 위에 2층의 게이트전극(14_g, 16_g및 14₁₀, 16₁₀)이 형성되어 있다. 이들 2층의 게이트전극은 소정 간격으로 콘택트하여 제어게이트(CG)의 방향으로 연속적으로 배열, 설치되어 선택게이트선(SG₁, SG₂)으로 된다.

소자형성된 기판상은 CVD절연막(17)에 의해 피복되고, 그 위에 비트선(18)이 배열, 설치되어 있다. 비트선(18)은 한쪽의 선택게이트(S₁)의 드레인 확산층에서 콘택트하고 있다. 다른 쪽의 선택게이트(S2)의 소오스 확산층은 통상은 공통소오스선으로서 복수의 NAND셀에 공통으로 배열, 설치된다.

제4도는 이와 같은 NAND 셀이 매트릭스배열된 메모리셀 어레이의 등가회로도를 도시하고 있다.

본 실시예에서의 블록소거의 개략을 제5도를 이용해 설명한다. 메모리셀 어레이는 제5도에 도시한 바와 같이 복수의 NAND셀 블록(20 ; 20₁∼20_n)에 의해 구성되어 있다. 지금 소거모드에서 위로부터 1번째의 셀 블록(20₁)과 2번째의 NAND셀 블록(20₂)이 선택된 것으로 하면, 메모리셀 어레이가 형성된 p형 웰에 소거전위 VppE(=20V)가 인가되고, 동시에 선택된 NAND셀 블록(20₁, 20₂)내의 모든 제어게이트에 0V가 인가된다. 그리고, 선택된 NAND셀 블록 및 비선택의 NAND셀 블록내의 모든 선택게이트와 비선택의 NAND셀 블록내의 모든 선택게이트에는 소거전위(VppE)가 인가된다. 비트선은 모두 부유로 된다.

그 결과, 선택된 NAND셀 블록(20₁, 20₂)내에서 모든 메모리셀 부유게이트의 전자가 p형 웰로 방출되어 블록(20₁, 20₂)의 데이터 소거가 이루어지는 것으로 된다. 또, 칩내의 모든 블록을 상기 선택 블록내의 전위로 함으로써, 칩 소거도 마찬가지로 수행할 수 있다.

상술한 바와 같은 블록 소거 혹은 칩 소거를 행할 때의 메모리셀 주위의 각 부분의 전압을 제6도에 도시한다. 단, 제6도중의 셀(Pwell)로는 메모리셀이 형성되어 있는 p웰을 도시하고 있다.

소거동작 전에는, 모든 제어게이트(CG)와 부유게이트(SG) 및 셀(Pwell)은 0V, n형 기판은 Vcc로 고정되어 있다. 소거동작으로 들어가면, 먼저 비선택 블록내의 제어게이트(CG)와 선택게이트(SG) 및 셀(Pwell)이 0V→Vcc로 된다. 이어서, 제1도중의 소거전위 승압회로(1)의 출력전압(VppE(∼20V))으로 비선택 블록내의 제어게이트(CG)와 선택게이트(SG) 및 셀(Pwell)이 충전된 후, 이 상태가 잠시 유지되고, 메모리셀 데이터의 소거가 수행된다. 다음에, 비선택 블록내의 제어게이트(CG)와 선택게이트(SG) 및 셀(Pwell)이 VppE로부터 Vcc 정도의 전압까지 저하된 후 더욱이 0V까지 방전되어 소거동작이 종료한다. 또, 선택 블록내의 제어게이트(CG)는 소거동작중에는 0V로 고정된 채이다.

이와 같은 동작시에, n형 기판의 전압은 제6도중의 ☆의 기간만큼은 제1도중의 기판전위 제어회로(3)로부터 출력되지 않도록 한다. 즉, n형 기판을 ☆의 기간만큼 부유상태로 한다. 그러면, 셀(Pwell)이 Vcc→VppE로 될 때에 셀(Pwell)과 n형 기판의 접합면의 pn접합이 순바이어스상태로 되어 n형 기판은 셀(Pwell)로부터의 순방향전류에 의해 충전되고, Vcc→(VppE-Vj)로 된다. 단, Vj는 pn접합의 p형(웰)과 n형(기판) 사이의 전위차로, 일반적으로는 Vj0이다. 그리고 셀(Pwell)이 Vcc정도까지 저하한 후에 n형 기판 전압이 제1도중의 기판전위 제어회로(3)로부터 출력되도록 하여 Vcc로 고정한다.

제7도는 본 발명의 제2실시예에 따른 NAND셀형 EEPROM의 개략구성을 도시한 블록도이다. 여기서, 제1도와 동일부분에는 동일부호를 붙이고, 그 자세한 설명은 생략한다. 본 실시예가 앞에 설명한 제실시예와 다른 점은, 기판전위 제어회로(3)에 칩 외부로부터의 전압(소거동작시에는 VppE이상으로 되는 전압)이 입력되는 점이다.

본 실시예의 동작을 제8도를 참조하여 설명한다. 제8도중의 선택 블록내 제어게이트(CG), 비선택 블록내 제어게이트(CG), 부유게이트(SG) 및 셀(Pwell)의 전압은 제6도중의 동작과 완전히 같으므로 설명은 생략한다. n형 기판은, 소거동작전에는 Vcc로 고정되어 있다. 셀(Pwell)이 Vcc→VppE로 충전될 때에, n형 기판은 Vcc→Vext(단, Vext는 외부입력전압이고, Vext≥VppE)로 충전되고, 또 셀(Pwell)이 Vcc정도의 전압까지 저하한 후에 Vext→Vcc로 된다.

이상, 본 발명의 실시예를 도면을 이용해 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 여러 가지로 변경이 가능하다. 예컨대, 제6도중의 동작에 있어서, n형 기판을 부유로 하는 타이밍은, 셀(Pwell)이 Vcc→VppE로 되기 전이라면 언제라도 좋다. 즉 ①의 범위내라면 언제라도 좋고, 또 n형 기판을 부유상태로부터 Vcc로 되돌리는 타이밍도 ②의 범위내라면 언제라도 좋다. 또, 제8도중의 동작에 있어서, n형 기판을 Vcc→Vext, Vext→Vcc로 하는 타이밍은 각각 ③, ④의 범위내라면 언제라도 유효하다.

또, 제3실시예로서 제9도에 도시한 바와 같이, 소거동작으로 들어가기 전부터 n형 기판을 Vext로 고정한 경우도 유효한 것은 말할 필요도 없다. 또, 제8도와 제9도중의 Vext는 반드시 VppE≤Vext의 조건을 만족할 필요는 없고, 셀(Pwell)과 n형 기판의 pn접합이 순바이어스상태로 되어도, 순방향전류가 동작상 문제로 되지 않는 정도의 값이라면 VppEVext라도 관계없다.

제1도∼제9도를 이용해 설명한 실시예는, 이하와 같은 경우에 특히 유효하다. 공장 등에서의 제품출하전의 양품·불량품의 선별검사나 신뢰성 시험을 행할 때에는, 검사·시험시간의 효율향상(고속화)을 위해 동일 웨이퍼상의 복수의 칩을 동시에 검사·시험한다. 이 경우에는 복수의 칩에서 기판전압이 공통으로 된다. 이 상태를 제10도에 나타낸다.

제10도(a)로부터 알 수 있는 바와 같이 동일 웨이퍼상의 복수 칩은 기판전압이 공통으로 된다. 또, 제10도(b)에는 웨이퍼상에서 복수의 칩을 시험할 때의 일례를 나타내고 있는 바, ①∼⑤의 칩에서 동시에 시험을 행하는 경우의 예이다. 상기 복수의 칩 중에 불량품이 포함되어 있고, 이 불량품에서는 내부에서 VppE전위와 접지전위 혹은 VppE전위와 Vcc전위가 단락하고 있기 때문에, VppE의 누설전류가 커서 VppE전위가 본래의 20V정도로부터 10V정도까지 저하하는 경우를 생각할 수 있다.

제10도(a)중의 칩2만이 불량인 경우, 소거동작이 제24도, 제25도중과 같은 종래방식을 이용하면, n형 기판과 칩내부의 승압회로에서 발생한 전위(VppE)를 직접 접속하기 때문에, 칩1∼칩n의 VppE가 전부 접속되어 VppE가 칩1∼칩n에서 공통으로 된다. 그러면, VppE전압이 칩2의 단락부분에서 누설하여 칩1∼칩n의 전체에 있어서 VppE전위가 저하한다. 그러면, 불량품인 칩2뿐만 아니라 칩1, 칩3∼칩n에 있어서도 메모리셀 데이터의 소거가 수행되지 않게 되어 불량품의 판별이 불가능하게 된다.

이에 대해, 제1도∼제6도에 도시한 실시예를 이용하면, 각 칩의 VppE전위와 기판전위는 셀(Pwell)과 n형 기판의 pn접합만으로 연결되어 있기 때문에, 칩1∼칩n 사이의 가장 높은 VppE를 (VppE)max로 하면, 기판전압은 [(VppE)max-Vj]의 전압으로 충전된다. 칩2의 셀(Pwell)이 10V정도까지밖에 충전되지 않아도, 20V정도까지 충전되어 있는 n형 기판과는 pn접합의 역바이어스 상태로 될 뿐 악영향은 없고, 칩1∼칩n의 VppE가 전부 분리되기 때문에, 불량품의 판별이 가능하다.

또, 제7도∼제9도에 도시한 실시예를 이용하면, 기판전압으로서는 외부입력전압이 주어지기 때문에, 불량품 칩2의 VppE와 양품 칩1, 칩3∼칩n의 VppE가 전부 분리되어 불량품의 판별이 가능하게 된다.

이와 같이 본 발명에 의하면, 동일 웨이퍼상의 복수의 칩의 양품·불량품의 선별이나 신뢰성 시험을 동시에 행할 수 있다.

이상, 소거동작시의 n형 기판의 바이어스방식에 대해 설명했지만, 상기 각 방식을 동일 칩내에서 동작에 따라 나누어 사용하는 경우도 본 발명은 유효하다. 예컨대, 단일 칩을 동작시키는 경우에는 종래방식인 제24도와 제25도를 이용하고, 동일 웨이퍼상의 복수의 칩을 동작시키는 경우에 한해 제1도∼제6도의 실시예 혹은 제7도∼제9도의 실시예를 이용해도 관계없다.

제11도에 동일 웨이퍼상의 복수의 칩을 동작시키는 경우에 한해 제1도∼제6도의 실시예를 이용하고, 다른 경우(제11도중의 통상동작에 상당)에는 종래방식을 이용하는 경우의 기판전위 제어회로의 구성·동작의 일례를 도시하고 있다. 단, 제11도(a)중의 트랜지스터(QD1, QD2)는 모두 n채널 D형 트랜지스터이고, 임계치전압은 (-Vcc)보다 높으며, 또한 (-VppE)나 (-Vext)의 백바이어스(back bias) 인가시에도 임계치전압은 0V보다 작은 것으로 한다.

제11도(b)의 동작타이밍으로부터, 동일 웨이퍼내 복수 칩 동작시에 한해 셀(Pwell)이 VppE에 있을 때에 QD1, QD2가 모두 비활성 상태로 되어 기판전위 제어회로로부터의 전압출력이 없는 상태로 됨을 알 수 있다. 이에 따라, 복수 칩의 어느 하나에 누설전류가 큰 불량이 있어도, 다른 칩의 VppE가 저하하는 일은 없어 복수 칩의 검사·시험을 동시에 행할 수 있다.

또, 제12도 및 제13도에 동일 웨이퍼상의 복수 칩을 동작시키는 경우에 한해 제7도∼제9도의 실시예를 이용하고, 다른 경우(제12도 및 제13도중의 통상동작에 상당)에는 종래방식을 이용하는 경우의 기판전위 제어회로의 구성·동작의 일례를 도시하고 있다. 단, 제12도(a) 및 제13도(a)중의 트랜지스터(QD1, QD2, QD3)는 모두 n채널 D형 트랜지스터이고, 임계치전압은 (-Vcc)보다 높으며, 또한 (-VppE)나 (-Vext)의 백바이어스 인가시에도 임계치전압은 0V보다 작은 것으로 한다.

제12도(b)의 동작타이밍에 의해, 동일 웨이퍼내 복수 칩 동작시에 한해 셀(Pwell)이 VppE에 있을 때에 QD1, QD2가 모두 비활성 상태로 되고, QD3가 활성 상태로 되어 n형 기판에 외부전압(Vext)이 인가된다. 이에 따라 복수 칩의 어느 하나에 누설전류가 큰 불량이 있어도, 다른 칩의 VppE가 저하하는 일은 없어 복수 칩의 검사·시험을 동시에 행할 수 있다.

제13도(b)의 경우도 마찬가지로, 동일 웨이퍼내 복수 칩 동작시에 QD1, QD2가 모두 비활성 상태로 되고, 패드를 매개로 기판에 외부입력전압이 인가되기 때문에, 복수 칩의 검사·시험을 동시에 행할 수 있다. 한편, 제13도(b)의 통상동작시는 외부입력 전압패드를 부유로 해 두기 때문에, 이 패드는 n형 기판전위와 동전위로 된다.

제13도에는 기판에 인가하는 외부입력전압을 패드로부터 입력하는 경우의 실시예를 도시했지만, 본 발명은 이것에 한정되는 것은 아니다. 예컨대, 외부입력전압을, 웨이퍼를 싣는 대(臺 ; 스테이지)에 인가함으로써, 외부입력전압의 입력용 패드없이 n형 기판에 외부입력전압을 입력하는 경우에 있어서도 유효하다는 것은 말할 필요도 없다.

제14도, 제15도에 제12도에 관련한 회로구성 및 그 동작타이밍을, 제16도에 제13도에 관련한 회로구성 및 그 동작타이밍을 도시한다. 제14도는 본 발명의 제4실시예로서, 제12도의 QD2, QD3를 1개의 D형 트랜지스터(QD4)로 한데 모으고, 그 대신에 VppE·Vext선택회로(VppE와 Vext중 기판에 인가하는 전압을 출력하는 회로로, 통상은 VppE와 Vext중 높은 전압이 출력된다)를 설치한 경우의 실시예이다.

제15도는 본 발명의 제5실시예로서, 제12도에서의 QD2, QD3를 p채널 트랜지스터(Qp1, Qp2)로 바꾼 경우의 실시예이고, 이들 Qp1, Qp2)가 형성되는 n웰 전위는 VppE·Vext선택회로의 출력전압이 인가된다. 또, 제16도는 본 발명의 제6실시예로서, 제13도의 QD2를 p채널 트랜지스터(Qp1)로 바꾼 경우의 실시예이고, Qp1이 형성되는 n웰 전위는 VppE·Vext선택회로의 출력전압이 인가된다. 또, 제17도와 제18도에는 다른 회로구성의 실시예를 도시하고 있다. 단, 제17도와 제18도중의 Vcc·Vext선택회로와 Vcc·VppE·Vext선택회로는 모두 n형 기판에 인가하는 전압을 출력하는 회로이다. 제17도와 제18도중 동일 웨이퍼상의 복수 칩을 동시에 동작시키는 때에는,

·제11도와 같이 n형 기판을 부유(pn접합 순바이어스로 충전)로 하는 실시예…제17도(a)∼(c)

·제12도, 제14도 및 제15도와 같이 n형 기판을 트랜지스터를 매개로 충전하는 실시예…제17도(d)∼(f), 제18도(a), (b)

·제13도, 제16도와 같이 n형 기판 전압을 패드로부터 인가하는 실시예…제18도(c), (d)

로 분류할 수 있다. 또, 제16도와 제18도(c), (d)는 패드로부터 n형 기판 전압을 인가하는 경우를 나타내고 있지만, 제13도의 설명시에도 설명한 바와 같이 기판전압을 패드 대신에 웨이퍼에 싣는 대(스테이지)로부터 인가하는 경우의 동작에 있어서도 유효하다. 또, 제11도∼제16도, 제17도(a), (d) 및 제18도(a), (b)중의 QD1 대신에 p채널 트랜지스터를 이용한 경우 등, 상기 실시예는 여러 가지의 변경이 가능하다.

또, 상기 실시예중에 있어서는 n채널형 D형 트랜지스터를 많이 이용하고 있지만 D형 트랜지스터를 I형과 E형 트랜지스터로 한 경우라도, 오동작이 일어나지 않는 정도의 전압을 I형과 E형 트랜지스터에서 전송할 수 있는 경우, 마찬가지의 동작을 실현할 수 있기 때문에, 본 발명을 적용할 수 있다.

또, 동일 웨이퍼상의 복수 칩 동작시에서의 제12도중의 C, 제14도중의 D와 같이 n채널 트랜지스터의 드레인에 Vext가 인가되어 소오스까지 전송하는 경우에는, 상기 실시예중에서는 게이트전압이 Vext로 되고 있지만, 정상동작을 훼손하지 않는 정도의 전압을 n형 기판에 전송할 수 있다면, 예컨대 Vext 대신에 VppE를 게이트전압으로서 인가하는 것과 같이 변경하는 등의 변경을 행하는 것도 가능하다.

제19도에 VppE·Vext선택회로의 구체적 구성예를 도시한다. 제19도에서 (a)중의 아, (b)중의 이는 고전압 절환회로의 일례이고, 다른 구성의 회로를 적용할 수 있다. 제19도중의 신호(EXT)는 동일 웨이퍼상의 복수 칩 동작시에는 H레벨, 다른 동작시에는 L레벨로 되는 신호이고, 따라서 출력에는 웨이퍼상 복수 칩 동작시에는 Vext가, 다른 동작시에는 VppE가 출력된다. 제17도와 제18도중의 Vcc·Vext선택회로나 Vcc·VppE·Vext선택회로도 마찬가지로 하여 제작할 수 있다.

또, 제20도∼제22도에 외부입력신호(EXT)와 제11도∼제16도의 신호 A, A', B, C, D, F, G와의 관계를 도시한다. 제20도중의 (aa)은 신호 A를, (ab)는 신호 A'를, (ba)과 (bb)는 신호 B를 만드는 회로이다. 제21도중의 (ca)과 (cb)는 신호 C를, (da)은 신호 D를 만드는 회로이다. 제22도중의 (fa)과 (fb)는 신호 F를, (ga)과 (gb)는 신호 G를 만드는 회로이다. 제20도∼제22도중의 신호 우는 칩내부에서 발생한 신호로, 제20도의 (aa)이나 (ab)로부터 알 수 있는 바와 같이 통상동작시의 신호 A 또는 A'의 역상의 신호이다.

제20도∼제22도의 회로를 이용함으로써, 제11도∼제16도의 신호 A, A', B, C, D, F, G를 실현하여 외부입력신호에 의한 제어가 가능하게 된다. 제21도의 (da)만은 외부입력신호(EXT)가 포함되어 있지 않지만, 제19도로부터 알 수 있는 바와 같이 VppE·Vext선택회로 중에 외부입력신호(EXT)가 포함되기 때문에, EXT에 의한 동작제어가 가능하게 되어 제14도의 동작을 실현할 수 있다.

다음에 제11도∼제19도의 실시예와 종래예의 비교에 대해 설명한다. 본 발명은 동일 웨이퍼상의 복수의 칩을 동시에 동작·시험하는 것을 가능하게 할 목적으로 이루어진 것으로, 회로구성상의 특징은 각각의 실시예에 따라 다르다. 제26도는 종례예의 회로구성 및 동작타이밍을 도시한다.

먼저, 동일 웨이퍼상의 복수 칩을 동시에 동작시킬 때에 n형 기판 전압을 부유로 하여 셀(Pwell)로부터 pn접합 순바이어스로 충전하는 실시예, 제11도, 제17도(a)∼(c)중 제11도 및 제17도(a)에서는 종래예와 동일 구성으로 되어 있고, 제17도(b), (c)에서는 Vcc·VppE선택회로의 부분이 다르다. 또, 동일 웨이퍼상의 복수 칩을 동시에 동작시킬 때에 n형 기판 전압을 트랜지스터를 매개로 인가하는 실시예, 제12도, 제14도, 제15도, 제17도(d)∼(f) 및 제18도(a), (b)중 제12도에서는 QD3가, 제14도에서는 VppE·Vext선택회로 부분이, 제15도에서는 Qp2 및 VppE·Vext선택회로가, 제17도(d) 및 제18도(a), (b)에서는 각 선택회로 혹은 QD3나 Qp2가 다르다.

또, 동일 웨이퍼상의 복수의 칩을 동시에 동작시킬 때에 n형 기판 전압을 패드로부터 인가하는 실시예, 제13도, 제16도 및 제18도(c), (d)에서는 패드와 접속되어 있는 점이 다르고, 제16도, 제18도(c), (d)에 있어서는 각종 선택회로의 유무도 다르다. 또, 제13도, 제16도 및 제18도(c), (d)의 회로구성에서 패드 대신에 스테이지로부터 기판전압을 인가하는 경우에는, 제13도의 회로에 있어서는 종래와 동일구성으로 되어 있고, 제16도, 제18도(c), (d)에 있어서는 선택회로의 유무가 다르다.

이상 설명한 바와 같이, 종래예와 본 발명에서는 회로구성상은 다른 경우와 동일한 경우가 있지만, 크게 다른 것은 동일 웨이퍼내 복수 칩 동작시만 기판전압의 인가방법이 다르다는 점이다. 또, 동작이 동일 웨이퍼내 복수 칩 동작시에 있는가 다른 동작시에 있는가는 칩외부로부터 칩내부로 입력되는 신호에 의해 판단되기 때문에, 제11도∼제19도의 실시예에서는 칩외부로부터 칩내부로 입력되는 신호에 의해 데이터 소거시의 기판전압의 인가방법을 변경할 수 있는 점이 특징이다. 상세하게는, 데이터 소거 동작시의 n형 기판과 VppE를 접속하는 트랜지스터의 온·오프를 외부입력신호에 의해 설정할 수 있고, 또 이 트랜지스터가 p채널 트랜지스터의 경우에는 트랜지스터가 구성되어 있는 n웰의 전압을 VppE로 하든가 Vext로 하는 절환도 수행할 수 있다.

이상, 제11도∼제19도의 실시예에서는 동일 웨이퍼내 복수 칩 동작시에만 다른 동작과 다른 기판전압 인가방법을 이용했지만, 동일 웨이퍼내 복수 칩 동작시 이외에도 기판전압 인가방법을 변경하는 방법이나 3종류 이상의 기판전압 인가방법을 동작에 따라, 즉 칩 외부 입력신호에 따라 절환하는 등 본 발명은 여러 가지의 변경이 가능하다. 또, 상기 실시예중에서는 데이터 소거 동작시의 경우를 예로 들어 설명했지만, 다른 동작 예컨대 데이터 기록·독출동작시 제어할 때에 본 발명을 이용하는 경우에도 유효하다. 또, 상기 실시예중에서는 NAND형 EEPROM을 예로 들어 본 발명의 설명을 행했지만, 본 발명은 상기 실시예에 한정되는 것은 아니다.

또, 상기 실시예중에서는 기판의 극성이 n형인 경우를 예로 들어 설명했지만, p형 기판 및 n형 웰을 이용해 n형 웰상에 메모리셀이 구성되는 경우에 있어서도 유효하다는 것은 말할 필요도 없다. 또, 상기 실시예중에서는 기판에 Vcc보다 높은 전압을 인가하는 경우를 예로 들어 설명했지만, Vcc 이하의 전압 예컨대 내부전압을 인가하는 경우도 유효하다.

예컨대, 동작중에 n형 기판상의 p형 웰내에 메모리셀 및 주변회로가 구성된 경우에, p형 웰 전압을 칩내부의 부전압발생회로의 출력전압 VBB(VBB0V)을 인가하는 반도체 장치(DRAM, SRAM 등)에 있어서도, 동일 웨이퍼내 복수 칩을 동시에 동작시키는 경우에 n형 기판 전압을 외부 설정하는 방식도 이용할 수 있다. 예컨대, p형 웨이퍼를 VBB로 충전할 때에 n형 기판에도 동시에 부전압을 인가하는 것과 같은 동작을 포함하는 칩에 있어서는, 동시에 동작시키는 복수 칩중 1개의 칩내에서 VBB와 접지전위의 배선이 단락하고 있는 불량이 있으면, 불량칩내 뿐만 아니라 정상칩내의 VBB전위레벨까지 접지전위 근처까지 시프트하기 때문에, 정상칩까지 불량품으로 간주해 버린다.

이에 대해, 동일 웨이퍼내 복수 칩을 동시에 시험할 때에 본 발명을 이용하여 즉 외부입력신호에 의해 동일 웨이퍼내 복수 칩을 시험할 때에는, 부전압 발생회로의 출력전압을 기판에 인가시키지 않고, 패드, 스테이지 혹은 트랜지스터를 매개로 외부입력의 부전압을 기판에 인가함으로써, 상기 복수 칩의 시험을 정확하게 행할 수 있다.

또, 상기 실시예에서는 Vcc보다 높은 전압, 부전압 등의 전압을 기판에 인가하는 동작에서의 본 발명의 유효성을 설명했지만, 본 발명의 다른 전압 즉 0V∼Vcc의 전압을 기판에 인가하는 경우에 있어서도 유효하다. 이하에, 기판에 인가되는 전압이 Vcc나 0V인 경우의 이용예를 나타낸다.

칩은 칩 외부로부터의 외부입력신호를 받아 동작을 행하지만, 상기 외부입력신호는 통상 패드로부터 칩내로 취입된다. 통상, 접지전위(0V)와 전원전위(Vcc)도 칩내로 취입된다. 동일 웨이퍼상의 복수 칩을 동시에 시험할 때에, 각 칩에서의 전류소비량을 즉 Vcc나 0V 전원의 소비전류를 칩마다 조사하기 위해서는, 제23도(a)에 도시한 바와 같이 각 칩마다 Vcc전원, 0V전원(Vss전원)을 분할하지 않으면 안된다. 이 경우, 기판전압이 Vcc로 설정되어 있으면, 각 칩으로부터 동시에 기판이 Vcc로 설정되기 때문에, 각 칩에 입력되는 Vcc의 값의 사이에 차가 있으면, Vcc전원끼리에서 전류가 흘러 Vcc의 소비전류를 측정할 수 없게 된다.

예컨대, 제23도(a)의 Vcc전원 i(Ⅰ=1, 2∼n)중 Vcc전원(2)만이 다른 것과 비교해 0.1V 낮으면, Vcc전원(1, 3∼n)으로부터 Vcc전원(2)으로 큰 전류가 유입되고, 각 칩마다의 Vcc전원의 소비전류가 나타나지 않게 되어 버리기 때문에, 각 칩마다의 Vcc전원의 소비전류를 조사할 수 없게 된다. 기판전압이 0V로 설정되는 경우에도, 각 칩으로부터 동시에 기판전압이 0V로 설정되기 때문에, 각 칩에 입력되는 접지전위의 사이에 차가 있으면 Vss전원의 소비전류를 칩마다 측정할 수 없게 된다.

그런데, 적어도 소비전류측정의 경우에 있어서, 상기 실시예중과 같이 기판전압을 부유로 하는 방식(제6도나 제11도와 같은 방식)이나 기판전압을 정규의 Vcc전원이나 0V전원이 입력되는 패드와 다른 부분(예컨대 다른 패드나 스테이지 등으로부터 입력되는 외부입력전압으로 하는 방식(제8도, 제9도, 제12도, 제13도와 같은 방식)을 이용하면, 동일 웨이퍼상의 복수 칩의 칩마다 소비전류를 동시에 측정할 수 있게 된다.

이와 같이, 외부입력신호를 절환함으로써 기판전압으로의 전압의 인가방법을 변경할 수 있는 기능을 넣음으로써, 동일 웨이퍼상 복수 칩의 소비전류의 검사를 실현할 수 있다. 제23도에서 설명한 실시예도, 제1도∼제19도에서 설명한 실시예와 마찬가지로 여러 가지로 변경가능함은 말할 필요도 없다.

또한, 상기 실시예에서는 NAND형 EEPROM을 설명했지만, 각종 메모리에 대해서도 마찬가지로 적용할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 칩내에서 발생한 전압을 기판에 직접 인가하는 것이 아니라 pn접합 순방향전류에 의해 기판을 충전 또는 칩외부로부터의 전압을 기판에 인가함으로써, 복수 칩내에 누설전류가 큰 불량품이 있어도, 동일 웨이퍼상의 각 칩내에서 발생한 전압이 저하하는 것을 방지할 수 있다. 따라서, 동일 웨이퍼상의 복수 칩을 동시에 검사·시험할 수 있고, 검사·시험시간의 단축을 도모할 수 있는 반도체 기억장치를 실현하는 것이 가능하게 된다.

Claims

제2도전형 웰이 형성되어 있는 제1도전형 반도체기판과, 상기 제2도전형 웰에 매트릭스형상으로 배열된 복수의 메모리셀로 이루어진 메모리셀 어레이, 통상동작에 필요한 적어도 하나의 일정의 전원전압을 공급하기 위한 입력수단, 상기 일정의 전원전압으로부터 제1전압을 발생시키기 위한 전압발생수단 및, 상기 일정의 전원전압 및 상기 제1전압이 입력되고, 상기 기판에 출력전압을 선택적으로 출력하는 기판전압 제어회로를 구비하여 이루어지고, 상기 기판전압 제어회로는, 상기 웰에 상기 제1전압이 인가될 때에는 상기 제1전압을 상기 출력전압으로서 상기 기판에 출력하는 제1동작을 행하고, 상기 웰에 상기 제1전압이 인가되는 동안에는 상기 제1전압을 상기 기판으로부터 차단하는 제2동작을 행하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제2동작에서 부유상태의 상기 반도체기판이 상기 제2도전형 웰의 상기 제1전압으로 충전되는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 기판전압 제어회로는 트랜지스터를 포함하고, 이 트랜지스터가 외부입력신호에 따라 상기 반도체기판으로의 상기 제1전압의 인가를 도통·비도통으로 하는 동작을 갖는 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 트랜지스터는 상기 반도체기판에 설치된 웰상에 형성되고, 상기 트랜지스터의 비도통시에 그 트랜지스터가 형성되는 웰에 상기 기판에 인가되는 전압과 같은 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 메모리셀의 각각은 전하축적층 및 제어게이트를 포함하며 전기적으로 재기록가능한 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 메모리셀 어레이는 직렬로 접속된 복수의 메모리셀로 이루어진 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 반도체기판에 상기 일정의 전원전압과 다른 외부전원전압을 공급하기 위한 외부전원전압 입력수단을 더 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 기판전압 제어회로는 데이터 소거동작중에 활성화되는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제1전압은 상기 일정의 전원전압보다 낮지 않은 것을 특징으로 하는 반도체 기억장치.
제2도전형 웰이 형성되어 있는 제1도전형 반도체기판과, 상기 제2도전형 웰에 매트릭스형상으로 배열된 복수의 메모리셀로 이루어진 메모리셀 어레이, 통상동작에 필요한 적어도 하나의 일정의 전원전압을 공급하기 위한 입력 수단, 상기 일정의 전원전압으로부터 제1전압을 발생시키기 위한 전압발생수단, 상기 제1전압보다 낮지 않은 제2전압을 공급하기 위한 입력 수단 및, 상기 일정의 전원전압, 상기 제1전압 및 상기 제2전압이 입력되고, 상기 기판에 출력전압을 선택적으로 출력하는 기판전압 제어회로를 구비하여 이루어지고, 상기 기판전압 제어회로는, 상기 웰에 상기 제1전압이 인가될 때에는 상기 제1전압을 상기 출력전압으로서 상기 기판에 출력하는 제1동작을 행하고, 상기 웰에 상기 제1전압이 인가되는 동안에는 상기 제2전압을 상기 출력전압으로서 상기 기판에 출력하는 제2동작을 행하는 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 상기 기판전압 제어회로는 트랜지스터를 포함하고, 이 트랜지스터가 외부입력신호에 따라 상기 기판으로의 상기 제1전압의 인가를 도통·비도통으로 하는 동작을 갖는 것을 특징으로 하는 반도체 기억장치.
제11항에 있어서, 상기 트랜지스터는 상기 반도체기판에 설치된 웰상에 형성되고, 상기 트랜지스터의 비도통시에 그 트랜지스터가 형성되는 웰에 상기 기판에 인가되는 전압과 같은 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 상기 메모리셀의 각각은 전하축적층 및 제어게이트를 포함하며 전기적으로 재기록가능한 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 상기 메모리셀 어레이는 직렬로 접속된 복수의 메모리셀로 이루어진 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 상기 기판전압 제어회로는 데이터 소거동작중에 활성화되는 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 상기 제1전압은 상기 일정의 전원전압보다 낮지 않은 것을 특징으로 하는 반도체 기억장치.
제2도전형 웰이 형성되어 있는 제1도전형 반도체기판과, 상기 제2도전형 웰에 매트릭스형상으로 배열된 복수의 메모리셀로 이루어진 메모리셀 어레이, 통상동작에 필요한 적어도 하나의 일정의 전원전압을 공급하기 위한 입력 수단, 상기 일정의 전원전압으로부터 제1전압을 발생시키기 위한 전압발생수단 및, 상기 웰에 상기 제1전압을 인가하는 제1동작모드로 상기 반도체기판에 상기 제1전압을 인가하기 위한 수단과, 상기 웰에 상기 제1전압을 인가하는 제2동작모드로 상기 반도체기판으로부터 상기 제1전압을 차단하기 위한 수단을 갖춘 기판전압 제어회로를 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 제1전압이 상기 제2도전형 웰에 인가되고, 상기 기판전압 제어회로는 상기 기판이 상기 제2도전형 웰에 인가되는 상기 제1전압으로 충전되도록 상기 기판을 부유상태로 하는 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 제2동작모드에서 부유상태의 상기 반도체기판이 상기 제2도전형 웰의 상기 제1전압으로 충전되는 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 기판전압 제어회로는 트랜지스터를 포함하고, 이 트랜지스터가 외부입력신호에 따라 상기 반도체기판으로의 상기 제1전압의 인가를 도통·비도통으로 하는 동작을 갖는 것을 특징으로 하는 반도체 기억장치.
제20항에 있어서, 상기 트랜지스터는 상기 반도체기판에 설치된 웰상에 형성되고, 상기 트랜지스터의 비도통시에 그 트랜지스터가 형성되는 웰에 상기 기판에 인가되는 전압과 같은 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 메모리셀의 각각은 전하축적층 및 제어게이트를 포함하며 전기적으로 재기록가능한 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 메모리셀 어레이는 직렬로 접속된 복수의 메모리셀로 이루어진 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 반도체기판에 상기 일정의 전원전압과 다른 외부전원전압을 공급하기 위한 외부전원전압 입력수단을 더 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제17항에 있어서, 상기 제1전압은 상기 일정의 전원전압보다 낮지 않은 것을 특징으로 하는 반도체 기억장치.
제2도전형 웰이 형성되어 있는 제1도전형 반도체기판과, 상기 제2도전형 웰에 매트릭스형상으로 배열된 복수의 메모리셀로 이루어진 메모리셀 어레이, 통상동작에 필요한 적어도 하나의 일정의 전원전압을 공급하기 위한 입력 수단, 상기 일정의 전원전압으로부터 제1전압을 발생시키기 위한 전압발생수단, 상기 전원전압보다 낮지 않은 제2전압을 공급하기 위한 입력 수단 및, 상기 웰에 상기 제1전압을 인가하는 제1동작모드로 상기 반도체기판에 상기 제1전압을 인가하기 위한 수단과, 상기 웰에 상기 제1전압을 인가하는 제2동작모드로 상기 반도체기판에 상기 제2전압을 인가하기 위한 수단을 갖춘 기판전압 제어회로를 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
제26항에 있어서, 상기 기판전압 제어회로는 트랜지스터를 포함하고, 이 트랜지스터가 외부입력신호에 따라 상기 기판으로의 상기 제1전압의 인가를 도통·비도통으로 하는 동작을 갖는 것을 특징으로 하는 반도체 기억장치.
제27항에 있어서, 상기 트랜지스터는 상기 반도체기판에 설치된 웰상에 형성되고, 상기 트랜지스터의 비도통시에 그 트랜지스터가 형성되는 웰에 상기 기판에 인가되는 전압과 같은 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
제26항에 있어서, 상기 메모리셀의 각각은 전하축적층 및 제어게이트를 포함하며 전기적으로 재기록가능한 것을 특징으로 하는 반도체 기억장치.
제26항에 있어서, 상기 메모리셀 어레이는 직렬로 접속된 복수의 메모리셀로 이루어진 것을 특징으로 하는 반도체 기억장치.
제26항에 있어서, 상기 기판전압 제어회로는 데이터 소거동작중에 활성화되는 것을 특징으로 하는 반도체 기억장치.
제26항에 있어서, 상기 제1전압은 상기 일정의 전원전압보다 낮지 않은 것을 특징으로 하는 반도체 기억장치.