JP2015122027A

JP2015122027A - 半導体システム、半導体部品、及び電源チップ

Info

Publication number: JP2015122027A
Application number: JP2013266654A
Authority: JP
Inventors: 正康川瀬; Masayasu Kawase; 豊和江口; Toyokazu Eguchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-12-25
Filing date: 2013-12-25
Publication date: 2015-07-02
Also published as: US20150179234A1

Abstract

【課題】汎用性を高めることができる半導体部品を提供する。
【解決手段】一つの実施形態によれば、半導体部品は、複数の半導体チップに供給する電力の組み合わせを複数記憶する記憶部と、外部入力を受け付ける入力部と、前記入力部が受け付けた入力に応じて前記電力の複数の組み合わせのなかから一つの組み合わせを選択する選択部と、前記選択した電力の組み合わせを出力する出力部とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体システム、半導体部品、及び電源チップに関する。

半導体チップに電力を供給する電源チップが提供されている。

特表２００４−５２６２３９号公報

半導体システムの部品は、汎用性を高めることができると好ましい。

本発明の目的は、汎用性を高めることができる半導体部品及び電源チップ、並びに電源チップの汎用性を高めることができる半導体システムを提供することである。

実施形態によれば、半導体部品は、複数の半導体チップに供給する電力の組み合わせを複数記憶する記憶部と、外部入力を受け付ける入力部と、前記入力部が受け付けた入力に応じて前記電力の複数の組み合わせのなかから一つの組み合わせを選択する選択部と、前記選択した電力の組み合わせを出力する出力部とを備える。

第１実施形態に係る半導体システムを例示したブロック図。第１実施形態に係る電源チップの内部構成を例示したブロック図。第１実施形態に係る半導体システムの第１仕様を例示したブロック図。第１実施形態に係る半導体システムの第２仕様を例示したブロック図。第２実施形態に係る半導体システムを例示したブロック図。第３実施形態に係る半導体システムの第１仕様を例示したブロック図。第３実施形態に係る半導体システムを例示した断面図。第３実施形態に係る半導体システムの第２仕様を例示したブロック図。第４実施形態に係る半導体システムを例示したブロック図。

以下、実施の形態について、図面を参照して説明する。

本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

（第１実施形態）
図１は、第１実施形態に係る半導体システム１を示す。なお、半導体システム１は、「電子回路」、「システム」の其々一例である。半導体システム１は、電源チップ１０、第１半導体チップ１１（第１チップ）、及び第２半導体チップ１２（第２チップ）を有する。

電源チップ１０は、「半導体部品」、「半導体装置」、「パッケージ」の一例であり、複数の半導体チップ１１，１２に電力を供給する。詳しく述べると、電源チップ１０と第１半導体チップ１１との間には、第１電源ライン１３が設けられている。電源チップ１０は、第１電源ライン１３を介して第１半導体チップ１１に電力を供給する。同様に、電源チップ１０と第２半導体チップ１２との間には、第２電源ライン１４が設けられている。電源チップ１０は、第２電源ライン１４を介して第２半導体チップ１２に電力を供給する。

図１に示すように、第１半導体チップ１１は、第１指示端子２１（第１端子、第１設定端子、第１出力端子）と、第２指示端子２２（第２端子、第２設定端子、第２出力端子）とを有する。電源チップ１０は、第１入力端子２３（第１端子）と、第２入力端子２４（第２端子）とを有する。

第１半導体チップ１１の第１指示端子２１と電源チップ１０の第１入力端子２３との間には、第１信号ライン２５が設けられている。第１半導体チップ１１は、第１信号ライン２５を介して電源チップ１０に第１信号（第１指示）を入力可能である。

同様に、第１半導体チップ１１の第２指示端子２２と電源チップ１０の第２入力端子２４との間には、第２信号ライン２６が設けられている。第１半導体チップ１１は、第２信号ライン２６を介して電源チップ１０に第２信号（第２指示）を入力可能である。

本実施形態では、第１信号及び第２信号の入力は、例えば電源チップ１０の第１入力端子２３及び第２入力端子２４に印加される各電圧を任意の電圧（所定の電圧）に比べて低い値または高い値に固定することで行われる。例えば、第１信号及び第２信号の入力は、第１入力端子２３及び第２入力端子２４がＬｏｗ（０）またはＨｉｇｈ（１）の電圧に固定されることで行われる。ここで、Ｌｏｗ（０）及びＨｉｇｈ（１）の電圧は、任意の電圧（所定の電圧）に比べて低い値及び高い値の其々一例である。

より詳しく述べると、第１半導体チップ１１の第１指示端子２１は、例えば該第１半導体チップ１１または回路基板のグラウンドまたは電源ライン（電源層）に電気的に接続される。第１指示端子２１がグラウンドに電気的に接続された場合、電源チップ１０の第１入力端子２３には、第１信号としてＬｏｗ（０）の電圧が印加される。一方で、第１指示端子２１が電源ラインに電気的に接続された場合、電源チップ１０の第１入力端子２３には、第１信号としてＨｉｇｈ（１）の電圧が印加される。

同様に、第１半導体チップ１１の第２指示端子２２は、例えば該第１半導体チップ１１または回路基板のグラウンドまたは電源ライン（電源層）に電気的に接続される。第２指示端子２２がグラウンドに電気的に接続された場合、電源チップ１０の第２入力端子２４には、第２信号としてＬｏｗ（０）の電圧が印加される。一方で、第２指示端子２２が電源ラインに電気的に接続された場合、電源チップ１０の第２入力端子２４には、第２信号としてＨｉｇｈ（１）の電圧が印加される。

これにより、第１半導体チップ１１は、電源チップ１０に対して、第１入力端子２３に印加される電圧と、第２入力端子に印加される電圧との組み合わせによって、複数種類の入力を行うことができる。本実施形態では、（第１信号，第２信号）の組み合わせで表記すると、４種類の入力（０，０）、（０，１）、（１，０）、（１，１）を行うことができる。第１半導体チップ１１は、上記４種類のいずれかの入力を行うことで、該第１半導体チップ１１及び第２半導体チップ１２が必要とする電力の組み合わせの出力設定を電源チップ１０に指定する。

なお、第１半導体チップ１１と電源チップ１０との間の信号ラインは、１本でもよい。この場合、第１半導体チップ１１の指示端子をグラウンドまたは電源ラインに電気的に接続することで、電源チップ１０に対してＬｏｗ（０）またはＨｉｇｈ（１）の２種類の入力を行うことができる。また、第１半導体チップ１１の指示端子から送られる入力は、パルス信号やその他の信号でもよい。この場合、１本の信号ラインであっても複数種類の入力を行うことができる。

図２は、電源チップ１０の内部構成を示す。電源チップ１０は、入力部３１、記憶部３２、選択部３３（判断部、制御部）、及び出力部３４を有する。入力部３１は、上述の第１入力端子２３及び第２入力端子２４を有し、外部入力を受け付ける。なお、本明細書でいう「外部入力」とは、電源チップ１０の外部からの入力を意味し、半導体システム１を構成する他の部品（例えば第１半導体チップ１１）からの入力を含む。本実施形態では、入力部３１は、第１半導体チップ１１から上記４種類の入力（０，０）、（０，１）、（１，０）、（１，１）を受け付ける。

記憶部３２は、複数の半導体チップ１１，１２に供給する電力の複数の組み合わせ（つまり複数の出力の組み合わせ）、及び、これら電力の複数の組み合わせと該電源チップ１０に入力される複数種類の入力との対応関係を記憶する。本実施形態では、記憶部３２は、第１及び第２半導体チップ１１，１２に供給する電力の４種類の組み合わせ、及び、この電力の４種類の組み合わせと電源チップ１０に入力される４種類の入力との対応関係を記憶する。

記憶部３２は、例えば表１に示すテーブルの内容を格納する。表１中の「Ｉｎｐｕｔ」は、第１半導体チップ１１から電源チップ１０に送られる入力を示し、表１中の（００）、（０１）（１０）、（１１）は、上記４種類の入力（０，０）、（０，１）、（１，０）、（１，１）を簡略化して表記したものである。

表１中の「Ｖｏｌｔａｇｅ」は、電源チップ１０から第１半導体チップ１１に供給する電圧Ｖｘと、電源チップ１０から第２半導体チップ１２に供給する電圧Ｖｙとの組み合わせを示す。表１に示すように、記憶部３２には、第１半導体チップ１１から電源チップ１０に指示される４種類の入力と、第１及び第２の半導体チップ１１，１２に供給する電圧の４種類の組み合わせとの対応関係が予め記憶されている。

選択部３３は、入力部３１が受け付けた入力に応じて、記憶部３２に記憶された電力の複数の組み合わせのなかから一つの組み合わせを選択する。本実施形態では、選択部３３は、上記４種類の入力（０，０）、（０，１）、（１，０）、（１，１）に対応した第１及び第２半導体チップ１１，１２への電圧の一つの組み合わせを選択する。

なお、本実施形態では、第１及び第２半導体チップ１１，１２に供給する電力の組み合わせ（出力の組み合わせ）の一例として、第１及び第２半導体チップ１１，１２に供給する電圧の組み合わせを記憶する。ただし、第１及び第２半導体チップ１１，１２に供給する電力の組み合わせは、電圧の組み合わせに限らず、例えば電圧、電流、周波数のなかの一つまたは複数の組み合わせで適宜設定されてもよい。

この場合、電源チップ１０は、例えば第１及び第２半導体チップ１１，１２に対する電流リミッタの設定を切り替えることで電流出力を切り替え、供給する電力を変えることができる。また、電源チップ１０は、そのスイッチング周波数を切り替えることで、供給する電力を変えることができる。

出力部３４は、選択部３３が選択した電圧の組み合わせに基づいて、第１及び第２半導体チップ１１，１２に電力を供給する。これにより、電源チップ１０は、複数の半導体チップ１１，１２の少なくとも一つに可変的に電力を供給する。すなわち、本実施形態に係る電源チップ１０は、外部入力に応じて、複数チャネルの出力を同時に切り替え、異なる電力の組み合わせを出力することができる。

次に、本実施形態に係る半導体システム１の作用について説明する。
図３は、半導体システム１の第１仕様の一例を示す。この第１仕様では、第１半導体チップ１１の第１指示端子２１は、グラウンドに電気的に接続され、Ｌｏｗ（０）に固定される。一方で、第２指示端子２２は、電源ラインに電気的に接続され、Ｈｉｇｈ（１）に固定される。これにより、第１半導体チップ１１から電源チップ１０に（０，１）の入力が行われる。

電源チップ１０は、第１半導体チップ１１から入力を受け、記憶された４種類の電力の組み合わせのなかから入力（０，１）に対応した組み合わせを選択し、その選択に基づいて第１半導体チップ１１に対して１［Ｖ］、第２半導体チップ１２に２［Ｖ］の電圧を出力する。

ここで、半導体システム１は、要望される動作速度や製造コストに応じて、仕様の一部が変更される場合がある。図４は、半導体システム１の上記第１仕様から一部が変更された第２仕様の一例を示す。

この第２仕様の半導体システム１では、電源チップ１０が第１仕様と共通利用されるとともに、第１及び第２半導体チップ１１，１２は、使用電力（例えば使用電圧）が異なる第３及び第４の半導体チップ４１，４２に置き換えられる。

図４に示すように、第２仕様では、第１半導体チップ１１の第１指示端子２１は、電源ラインに電気的に接続され、Ｈｉｇｈ（１）に固定される。第２指示端子２２は、グラウンドに電気的に接続され、Ｌｏｗ（０）に固定される。これにより、第３半導体チップ４１から電源チップ１０に（１，０）の信号が入力される。

電源チップ１０は、第３半導体チップ４１から入力を受け、記憶された４種類の電力の組み合わせのなかから入力（１，０）に対応した組み合わせを選択し、第３半導体チップ４１に対して２［Ｖ］、第４半導体チップ４２に１［Ｖ］の電圧を供給する。なお、本実施形態では、第３及び第４半導体チップ４１，４２に供給される電流出力は、第１及び第２半導体チップ１１，１２に供給される電流出力と略同じである。これにより、半導体システム１は、電源チップ１０を置き換えることなく、要望される動作速度や製造コストに適した別仕様で提供することができる。

以上のような構成によれば、汎用性を高めた電源チップ１０、及びその電源チップ１０を含む半導体システム１を提供することができる。すなわち、複数の電力の組み合わせを記憶しない電源チップを用いる場合、回路構成に応じた電源チップを使用しなくてはならない。その場合、回路構成に含まれる一つまたは複数のチップを変更した場合、新しい回路構成に適した電源チップに置き換える必要が生じ、これは半導体システム１の製造コストの上昇を招く。

一方で、本実施形態に係る電源チップ１０は、複数の半導体チップ１１，１２に供給する電力の組み合わせを複数記憶する記憶部３２と、外部入力を受け付ける入力部３１と、入力部３１が受け付けた入力に応じて前記電力の複数の組み合わせのなかから一つの組み合わせを選択する選択部３３と、前記選択した電力の組み合わせを出力する出力部３４とを備える。

このような構成によれば、複数の半導体チップ１１，１２に供給する電力の複数の組み合わせを電源チップ１０が予め記憶し、半導体チップ１１，１２または半導体チップ４１，４２に応じた電力を出力することができるので、複数種類の回路構成に対して適した電力を供給することができる。

つまり、回路構成に含まれる一つまたは複数の半導体チップを変更した場合でも、電源チップ１０を変更せずに使用することができる。これにより、汎用性を高めた電源チップ１０を提供することができる。またこれにより、半導体システム１の製造コストを下げることができる。

さらに、上記構成によれば、外部入力に基づいて複数の半導体チップ１１，１２に供給する電力の組み合わせが一括して切り換えられるので、半導体チップ１１，１２毎に電源を調整する必要がなくなる。これにより、半導体チップ１１，１２毎に電源を調整する際に生じる調整ミスによって、半導体チップ１１，１２の一つまたは複数に過大な電力（電圧）が供給されてしまうような事態を避けることができる。

本実施形態では、電源チップ１０の入力部３１は、複数の半導体チップ１１，１２のなかの一つから前記入力を受け付ける。すなわち、一つの半導体チップ１１からの入力に基づいて複数の半導体チップ１１，１２に供給する電力の組み合わせが一括して切り替えられるので、半導体システム１の仕様の変更がさらに容易になる。

ここで比較のため、複数の半導体チップ１１，１２に供給する電力の設定を第１半導体チップ１１が制御する場合を考える。この場合、上記設定が行われるためには、第１半導体チップ１１が動作している必要がある。このため、前記入力を行うためには、第１半導体チップ１１を動作させる時間や電力が必要になる。

一方で、本実施形態では、電源チップ１０の入力部３１は、入力端子２３，２４を有する。前記入力は、入力端子２３，２４に印加される電圧を任意の電圧に比べて低い値または高い値に固定することで行われる。このような構成によれば、第１半導体チップ１１が動作していなくても、電源チップ１０に適切な入力を行うことができる。これにより、半導体システム１の立ち上がり時間の短縮や待機電力の低減などを図ることができる。

本実施形態では、電源チップ１０の入力部３１は、第１入力端子２３と、第２入力端子２４とを有する。前記入力は、第１入力端子２３に印加される電圧と、第２入力端子２４に印加される電圧との組み合わせによって行われる。このような構成によれば、制御部を用いることなく３種類以上の入力を行うことができる。これにより、電源チップ１０の汎用性をさらに高めることができる。

（第２実施形態）
次に、図５を参照して、第２実施形態に係る半導体システム１について説明する。なお、第１実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１実施形態と同じである。

図５は、第２実施形態に係る半導体システム１の構成図を示す。本実施形態に係る半導体システム１は、電源チップ１０、第１半導体チップ１１、第２半導体チップ１２、及び第３半導体チップ５１を有する。

第３半導体チップ５１は、第１指示端子２１と、第２指示端子２２とを有する。第３半導体チップ５１は、第１信号ライン２５を介して電源チップ１０に第１信号を入力可能である。同様に、第３半導体チップ５１は、第２信号ライン２６を介して電源チップ１０に第２信号を入力可能である。

本実施形態では、第１実施形態と同様に、第１信号及び第２信号の入力は、例えば電源チップ１０の第１入力端子２３及び第２入力端子２４に印加される電圧を任意の電圧（所定の電圧）に比べて低い値または高い値に固定することで行われる。

このような構成によれば、上記第１実施形態と同様に、汎用性を高めた電源チップ１０、及びその電源チップ１０を含む半導体システム１を提供することができる。

本実施形態では、電源チップ１０の入力部３１は、複数の半導体チップ１１，１２とは異なる外部（例えば別部品）から、複数の半導体チップ１１，１２に供給する電力を指定する入力を受け付ける。このような構成によっても、上記入力に基づいて複数の半導体チップ１１，１２に供給する電力の組み合わせを一括して切り替えることができるので、半導体システム１の仕様の変更が容易になる。

なお、第３半導体チップ５１は、電源チップ１０から電力を供給されてもよく、供給されなくてもよい。第３半導体チップ５１は、例えば０Ω抵抗で、グラウンドまたは電源ラインに接続されてもよい。第３半導体チップ５１は、電源チップ１０以外から電力が供給されてもよい。

（第３実施形態）
次に、図６乃至図８を参照して、第３実施形態に係る半導体システム１について説明する。なお、第１及び第２実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１実施形態と同じである。

図６は、第３実施形態に係る半導体システム１を示す。半導体システム１は、電源チップ１０、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３を有する。ＮＡＮＤメモリ６１は、いわゆるＮＡＮＤ型フラッシュメモリであり、「ＮＡＮＤメモリチップ」、「不揮発性メモリ」、「半導体メモリ」、「第１半導体チップ」、「第１チップ」の其々一例である。なお、図６中ではＮＡＮＤメモリ６１は、１つのみを示すが、複数設けられてもよい。

ＤＲＡＭ６２（Dynamic Random Access Memory）は、「ＤＲＡＭチップ」、「揮発性メモリ」、「第２半導体チップ」、「第２チップ」の其々一例である。コントローラ６３は、「コントローラチップ」、「第３半導体チップ」、「第３チップ」の其々一例である。コントローラ６３は、ＮＡＮＤメモリ６１及びＤＲＡＭ６２に電気的に接続され、ＮＡＮＤメモリ６１及びＤＲＡＭ６２を制御する。

図７に示すように、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３は、一つの半導体パッケージ６５として一体に構成されている。半導体パッケージ６５は、いわゆるＢＧＡ−ＳＳＤ（Ball Grid Array - Solid State Drive）であり、ＢＧＡタイプのパッケージである。

詳しく述べると、半導体パッケージ６５は、基板６８（パッケージ基板）を有する。ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３は、基板６８に電気的に接続されるとともに、封止部６９によって一体に覆われている。また、基板６８には、接続端子としての複数の半田ボール７０が設けられている。本実施形態に係るコントローラ６３は、半導体パッケージ６５の全体を統括制御する。

図７に示すように、半導体システム１は、半導体パッケージ６５が取り付けられる回路基板７２を含む。半導体パッケージ６５は、回路基板７２の表面に実装される。一方で、電源チップ１０を含む複数の部品７３は、回路基板７２に内蔵されている。なお、電源チップ１０及び部品７３は、回路基板７２の表面に設けられてもよい。また、図６に示すように、半導体システム１は、例えば半導体パッケージ６５及び電源チップ１０を制御するホストコントローラ６６を備える。

図６に示すように、電源チップ１０は、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に電力を供給する。詳しく述べると、電源チップ１０とＮＡＮＤメモリ６１との間には、第１電源ライン１３が設けられている。電源チップ１０は、第１電源ライン１３を介してＮＡＮＤメモリ６１に電力を供給する。

同様に、電源チップ１０とＤＲＡＭ６２との間には、第２電源ライン１４が設けられている。電源チップ１０は、第２電源ライン１４を介してＤＲＡＭ６２に電力を供給する。電源チップ１０とコントローラ６３との間には、第３電源ライン８１が設けられている。電源チップ１０は、第３電源ライン８１を介してコントローラ６３に電力を供給する。

図６に示すように、半導体パッケージ６５は、設定部８２（入力設定部）を有する。設定部８２は、第１指示端子２１及び第２指示端子２２に電気的に接続されている。設定部８２は、例えば該半導体パッケージ６５または回路基板７２のグラウンドまたは電源ラインに接続される接点を含む。半導体パッケージ６５は、例えば設定部８２の構成を変更することで、第１指示端子２１及び第２指示端子２２に印加される各電圧を設定することができる。

半導体パッケージ６５の第１指示端子２１と電源チップ１０の第１入力端子２３との間には、第１信号ライン２５が設けられている。半導体パッケージ６５は、第１信号ライン２５を介して電源チップ１０に第１信号を入力可能である。

同様に、半導体パッケージ６５の第２指示端子２２と電源チップ１０の第２入力端子２４との間には、第２信号ライン２６が設けられている。半導体パッケージ６５は、第２信号ライン２６を介して電源チップ１０に第２信号を入力可能である。

本実施形態では、第１信号及び第２信号の入力は、第１実施形態と同様に、例えば電源チップ１０の第１入力端子２３及び第２入力端子２４に印加される各電圧を任意の電圧（所定の電圧）に比べて低い値または高い値に固定することで行われる。すなわち、半導体パッケージ６５は、４種類の入力（０，０）、（０，１）、（１，０）、（１，１）を電源チップ１０に入力することができる。

本実施形態では、電源チップ１０の記憶部３２は、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電力の複数の組み合わせ、及び、この電力の複数の組み合わせと該電源チップ１０に入力される複数種類の入力との対応関係を記憶する。

本実施形態では、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電力の複数の組み合わせの一例として、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電圧の複数の組み合わせを記憶する。

記憶部３２は、例えば表２に示すテーブルの内容を格納する。表２中の「Ｉｎｐｕｔ」は、半導体パッケージ６５から電源チップ１０に送られる入力を示し、表２中の（００）、（０１）（１０）、（１１）は、上記４種類の入力（０，０）、（０，１）、（１，０）、（１，１）を簡略化して表記したものである。

表２中のＶ_ｏｕｔ１は、ＮＡＮＤメモリ６１に供給する電圧を示す。Ｖ_ｏｕｔ２は、ＤＲＡＭ６２に供給する電圧を示す。Ｖ_ｏｕｔ３は、コントローラ６３に供給する電圧を示す。なお表２に示すように、上記に加えて電源チップ１０は、Ｖ_ｏｕｔ４、Ｖ_ｏｕｔ５、Ｖ_ｏｕｔ６といった３種類の電圧を供給可能である。

表２に示すように、記憶部３２には、半導体パッケージ６５に供給する６つの電圧Ｖ_ｏｕｔ１〜Ｖ_ｏｕｔ６の４種類の組み合わせの内容、及び、この電圧の４種類の組み合わせと電源チップ１０に入力される４種類の入力との対応関係を記憶する。

選択部３３は、上記４種類の入力（０，０）、（０，１）、（１，０）、（１，１）に応じて、その入力に対応した半導体パッケージ６５に供給する電圧Ｖ_ｏｕｔ１〜Ｖ_ｏｕｔ６の一つの組み合わせを選択する。出力部３４は、選択部３３が選択した電圧の組み合わせに基づいて、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に電力を供給する。

次に、本実施形態に係る半導体システム１の作用について説明する。
半導体パッケージ６５は、例えば複数のインターフェイスが選択的に採用される場合がある。半導体パッケージ６５は、例えばＳＡＴＡ（ＳｅｒｉａｌＡＴＡ）規格のインターフェイスが採用されてもよく、ＰＣＩＥｘｐｒｅｓｓ（以下、ＰＣＩｅ）規格のインターフェイスが採用されてもよい。

ここで、例えばＳＡＴＡ規格のインターフェイスが採用される場合、そのインターフェイスに適した仕様のＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３が採用されることがある。この場合、例えばＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３が必要とする電圧の組み合わせ（すなわち、ＳＡＴＡ規格の半導体パッケージ６５に適した電圧の組み合わせ）の一例は、（３．３Ｖ、１．５Ｖ、１．０Ｖ）である。

一方で、例えばＰＣＩｅ規格のインターフェイスが採用される場合、そのインターフェイスに適した仕様のＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３が採用されることがある。この場合、例えばＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３が必要とする電圧の組み合わせ（すなわち、ＰＣＩｅ規格の半導体パッケージ６５に適した電圧の組み合わせ）の一例は、（２．５Ｖ、１．３５Ｖ、１．１Ｖ）である。

ここで、電源チップ１０は、上述のＳＡＴＡ規格の半導体パッケージ６５と、ＰＣＩｅ規格の半導体パッケージ６５との両方に対応可能であることが望ましい。そこで本実施形態に係る電源チップ１０は、ＳＡＴＡ規格の半導体パッケージ６５またはＰＣＩｅ規格の半導体パッケージ６５から入力を受け、その半導体パッケージ６５が必要とする電圧の組み合わせ、例えば（３．３Ｖ、１．５Ｖ、１．０Ｖ）または（２．５Ｖ、１．３５Ｖ、１．１Ｖ）を半導体パッケージ６５に供給する。

もう少し詳しく述べると、図６は、半導体システム１の第１仕様を示す。この第１仕様は、ＳＡＴＡ規格の半導体パッケージ６５の一例を示す。この第１仕様では、半導体パッケージ６５の第１指示端子２１は、電源ラインに電気的に接続され、Ｈｉｇｈ（１）に固定される。一方で、第２指示端子２２は、グラウンドに電気的に接続され、Ｌｏｗ（０）に固定される。これにより、半導体パッケージ６５から電源チップ１０に（１，０）の信号が入力される。

電源チップ１０は、（１，０）の入力を受けて、電圧（Ｖ_ｏｕｔ１、Ｖ_ｏｕｔ２、Ｖ_ｏｕｔ３）の組み合わせとして、（３．３Ｖ、１．５Ｖ、１．０）の電圧の組み合わせを半導体パッケージ６５に供給する。

一方で、図８は、半導体システム１の第２仕様を示す。この第２仕様は、ＰＣＩｅ規格の半導体パッケージ６５の一例を示す。この第２仕様では、半導体パッケージ６５の第１指示端子２１は、グラウンドに電気的に接続され、Ｌｏｗ（０）に固定される。一方で、第２指示端子２２は、電源ラインに電気的に接続され、Ｈｉｇｈ（１）に固定される。これにより、半導体パッケージ６５から電源チップ１０に（０，１）の信号が入力される。

電源チップ１０は、（０，１）の入力を受けて、電圧（Ｖ_ｏｕｔ１、Ｖ_ｏｕｔ２、Ｖ_ｏｕｔ３）の組み合わせとして、（２．５Ｖ、１．３５Ｖ、１．１Ｖ）の電圧の組み合わせを半導体パッケージ６５に供給する。これにより、電源チップ１０は、ＳＡＴＡ規格の半導体パッケージ６５と、ＰＣＩｅ規格の半導体パッケージ６５との両方に対応可能である。

以上のような構成によれば、汎用性を高めた電源チップ１０、及びその電源チップ１０を含む半導体システム１を提供することができる。すなわち、本実施形態に係る電源チップ１０は、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電力の組み合わせを予め複数記憶するとともに、受け付けた入力に基づいて前記電力の複数の組み合わせのなかから一つの組み合わせを選択し、その選択した組み合わせでＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に電力を供給する。

このような構成によれば、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の組み合わせ毎に適した電源を供給することができ、電源チップ１０の汎用性を高めることができる。

さらに上記構成によれば、外部入力に基づいてＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電力の組み合わせを一括して切り替えることができるので、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の個々に対して電源を調整する必要がなくなる。これにより、さらに汎用性を高めた電源チップ１０を提供することができる。

本実施形態では、半導体システム１は、電源チップ１０が設けられた回路基板７２と、回路基板７２に取り付けられた半導体パッケージ６５とをさらに備える。半導体パッケージ６５は、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３を含む。このような構成によれば、例えば異なる半導体パッケージ６５に対して同一の電源チップ１０を使用することが可能になる。

本実施形態では、半導体パッケージ６５は、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の電力の組み合わせを指定する入力を電源チップ１０に送る。このような構成によれば、半導体パッケージ６５からの入力に基づいて、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の其々に供給する電力の組み合わせが一括して決まる。そのため、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の個々に対して適した電源を確実に供給することができる。

すなわち、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３毎に電源を調整する必要がなくなる。このため、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３毎に電源を調整する際に生じた調整ミスによって、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の一つまたは複数に過大な電力が供給されてしまうような事態を避けることができる。

本実施形態では、電源チップ１０は、回路基板７２に内蔵されている。このような場合、基板表面のチップ実装を変更し、基板表面の半導体チップに供給する必要な電力が変化すると、一般的には回路基板を作り直す必要が生じる。

しかしながら、本実施形態に係る構成によれば、基板表面の半導体パッケージ６５が変更されても、同一の電源チップ１０を使用することが可能になる。すなわち、電源チップ１０を共通利用することができるので、基板表面に実装される半導体パッケージ６５に応じて回路基板７２を作り直す必要がなく、製造コストを下げることができる。また、電源チップ１０を回路基板７２に内蔵することができると、回路基板７２の外形を小さくすることができる。

ここで比較のため、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電力の設定をコントローラ６３が制御する場合を考える。この場合、上記入力が行われるためには、コントローラ６３が動作している必要がある。このため、前記入力を行うためには、コントローラ６３を動作させる時間や電力が必要になる。

本実施形態では、電源チップ１０の入力部３１は、入力端子２３，２４を有する。ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に供給する電力を指定する入力は、入力端子２３，２４に印加される電圧を任意の電圧に比べて低い値または高い値に固定することで行われる。このような構成によれば、半導体パッケージ６５が動作していなくても（つまりコントローラ６３が動作していなくても）、電源チップ１０に適切な入力を行うことができる。これは、半導体システム１の立ち上がり時間の短縮や待機電力の低減などに貢献する。

（第４実施形態）
次に、図９を参照して、第４実施形態に係る半導体システム１について説明する。なお、第１乃至第３実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第３実施形態と同じである。

図９は、第４実施形態に係る半導体システム１を示す。半導体システム１は、電源チップ１０、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３を有する。電源チップ１０は、ＮＡＮＤメモリ６１、ＤＲＡＭ６２及びコントローラ６３に電力を供給する。

図９に示すように、半導体パッケージ６５の設定部８２は、第１指示端子２１、第２指示端子２２、第３指示端子９１（第３端子、第３設定端子、第３出力端子）、及び第４指示端子９２（第４端子、第４設定端子、第４出力端子）に電気的に接続されている。設定部８２は、半導体パッケージ６５は、例えば設定部８２の構成を変更することで、第１乃至第４指示端子２１，２２，９１，９２に印加される各電圧を設定することができる。また、電源チップ１０の入力部３１は、第１入力端子２３、第２入力端子２４、第３入力端子９３（第３端子）、及び第４入力端子９４（第４端子）を有する。

半導体パッケージ６５の第１指示端子２１と電源チップ１０の第１入力端子２３との間には、第１信号ライン２５が設けられ、第１信号が送られる。半導体パッケージ６５の第２指示端子２２と電源チップ１０の第２入力端子２４との間には、第２信号ライン２６が設けられ、第２信号が送られる。半導体パッケージ６５の第３指示端子９１と電源チップ１０の第３入力端子９３との間には、第３信号ライン９５が設けられ、第３信号が送られる。半導体パッケージ６５の第４指示端子９２と電源チップ１０の第４入力端子９４との間には、第４信号ライン９６が設けられ、第４信号が送られる。

本実施形態では、第１乃至第４信号の入力は、例えば電源チップ１０の第１乃至第４入力端子２３，２４，９３，９４に印加される各電圧を任意の電圧（所定の電圧）に比べて低い値または高い値に固定することで行われる。

具体的には、半導体パッケージ６５の第１乃至第２指示端子２１，２２，９１，９２は、其々、例えば該半導体パッケージ６５または回路基板７２のグラウンドまたは電源ラインに電気的に接続される。これにより、半導体パッケージ６５は、電源チップ１０に対して、第１乃至第４入力端子２３，２４，９３，９４に印加される電圧の組み合わせによる複数種類の入力を行うことができる。

本実施形態では、電源チップ１０は、第１記憶部１０１と、第２記憶部１０２とを有する。第１記憶部１０１には、第１及び第２入力端子２３，２４に入力される４種類の入力（０，０）、（０，１）、（１，０）、（１，１）と、これら入力とＤＲＡＭ６２に供給する複数種類の電圧との対応関係が予め記憶される。第２記憶部１０２には、第３及び第４入力端子９３，９４に入力される４種類の入力（０，０）、（０，１）、（１，０）、（１，１）と、これら入力とコントローラ６３に供給する複数種類の電圧との対応関係が予め記憶される。

選択部３３は、第１及び第２入力端子２３，２４に入力された４種類の入力（０，０）、（０，１）、（１，０）、（１，１）に応じてＤＲＡＭ６２に供給する電力（電圧）を選択する。また選択部３３は、第３及び第４入力端子９３，９４に入力された４種類の入力（０，０）、（０，１）、（１，０）、（１，１）に応じてコントローラ６３に供給する電力（電圧）を選択する。出力部３４は、選択部３３が選択した電力の組み合わせに基づいて、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３に電力を供給する。

以上のような構成によれば、汎用性を高めた電源チップ１０、及び該電源チップ１０を含む半導体システム１を提供することができる。すなわち、上記構成によれば、ＮＡＮＤメモリ６１、ＤＲＡＭ６２、及びコントローラ６３の組み合わせ毎に適した電源を供給することができ、電源チップ１０の汎用性を高めることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

１…半導体システム、１０…電源チップ、１１…第１半導体チップ、１２…第２半導体チップ、２３…第１入力端子、２４…第２入力端子、３１…入力部、３２…記憶部、３３…選択部、３４…出力部、６１…ＮＡＮＤメモリ、６２…ＤＲＡＭ、６３…コントローラ、６５…半導体パッケージ、７２…回路基板

Claims

ＮＡＮＤメモリと、
ＤＲＡＭと、
前記ＮＡＮＤメモリ及び前記ＤＲＡＭを制御するコントローラと、
前記ＮＡＮＤメモリ、前記ＤＲＡＭ、及び前記コントローラに供給する電力の組み合わせを複数記憶するとともに、受け付けた入力に応じて前記電力の複数の組み合わせのなかから一つの組み合わせを選択し、その選択した組み合わせで前記ＮＡＮＤメモリ、前記ＤＲＡＭ、及び前記コントローラに電力を供給する電源チップと、
を備えた半導体システム。
請求項１の記載において、
前記電源チップは、前記ＮＡＮＤメモリ、前記ＤＲＡＭ、及び前記コントローラに供給する電力の組み合わせとして、前記ＮＡＮＤメモリ、前記ＤＲＡＭ、及び前記コントローラに供給する電圧の組み合わせを記憶する半導体システム。
請求項１または請求項２の記載において、
前記電源チップが設けられた回路基板と、
前記回路基板に取り付けられた半導体パッケージと、をさらに備え、
前記半導体パッケージは、前記ＮＡＮＤメモリ、前記ＤＲＡＭ、及び前記コントローラを含む半導体システム。
請求項３の記載において、
前記半導体パッケージは、前記電源チップに前記入力を送る半導体システム。
請求項３または請求項４の記載において、
前記電源チップは、前記回路基板に内蔵され、
前記半導体パッケージは、前記回路基板の表面に取り付けられた半導体システム。
請求項１乃至請求項５のいずれかの記載において、
前記電源チップは、入力端子を有し、
前記入力は、前記入力端子に印加される電圧を任意の電圧に比べて低い値または高い値に固定することで行われる半導体システム。
請求項１乃至請求項５のいずれかの記載において、
前記電源チップは、第１入力端子と、第２入力端子とを有し、
前記入力は、前記第１入力端子に印加される電圧と、前記第２入力端子に印加される電圧との組み合わせによって行われる半導体システム。
複数の半導体チップに供給する電力の組み合わせを複数記憶する記憶部と、
外部入力を受け付ける入力部と、
前記入力部が受け付けた入力に応じて前記電力の複数の組み合わせのなかから一つの組み合わせを選択する選択部と、
前記選択した電力の組み合わせを出力する出力部と、
を備えた半導体部品。
請求項８の記載において、
前記入力部は、前記複数の半導体チップの一つから前記入力を受け付ける半導体部品。
請求項８の記載において、
前記入力部は、前記複数の半導体チップとは異なる部品から前記入力を受け付ける半導体部品。
請求項８乃至請求項１０のいずれかの記載において、
前記入力部は、入力端子を有し、
前記入力は、前記入力端子に印加される電圧を任意の電圧に比べて低い値または高い値に固定することで行なわれる半導体部品。
請求項８乃至請求項１０のいずれかの記載において、
前記入力部は、第１入力端子と、第２入力端子とを有し、
前記入力は、前記第１入力端子に印加される電圧と、前記第２入力端子に印加される電圧との組み合わせによって行われる半導体部品。
複数の半導体チップに電力を供給するとともに、前記複数の半導体チップの少なくとも一つに対して可変的に電力を供給可能な電源チップ。