TWI529721B - 記憶體儲存裝置、記憶體控制電路單元及電源供應方法 - Google Patents

記憶體儲存裝置、記憶體控制電路單元及電源供應方法 Download PDF

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Description

記憶體儲存裝置、記憶體控制電路單元及電源供應方法
本發明是有關於一種記憶體儲存裝置，且特別是有關於一種記憶體儲存裝置、記憶體控制電路單元及電源供應方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
記憶體儲存裝置中的電源主要來自市電或者電池。來自市電或者的電源會先經過降壓/整流電路的降壓及/或整流等處理後，再提供給記憶體儲存裝置中的電子元件或電路。然而，當降壓/整流電路對於電壓的調整幅度較大時，可能會產生大量的熱，使記憶體儲存裝置的溫度上升。
本發明提供一種記憶體儲存裝置、記憶體控制電路及電源供應方法，可改善以往記憶體儲存裝置容易因電壓轉換而過熱的問題。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且包括主機介面電路、記憶體管理電路、記憶體介面電路及電源供應模組。主機介面電路用以耦接至主機系統。記憶體介面電路用以耦接至可複寫式非揮發性記憶體模組。電源供應模組耦接至主機介面電路、記憶體管理電路及記憶體介面電路。其中電源供應模組用以提供第一電源電壓至主機介面電路的電源輸入端。電源供應模組更用以提供第二電源電壓至記憶體管理電路的電源輸入端。電源供應模組更用以提供第三電源電壓至記憶體介面電路的電源輸入端。其中記憶體介面電路的參考電壓端耦接至記憶體管理電路的電源輸入端，並且第一電源電壓、第二電源電壓及第三電源電壓之電壓值彼此不相同。
在本發明的一範例實施例中，所述的電源供應模組更耦接至可複寫式非揮發性記憶體模組。電源供應模組更用以提供第三電源電壓至可複寫式非揮發性記憶體模組的電源輸入端，並且 可複寫式非揮發性記憶體模組的參考電壓端耦接至記憶體管理電路的電源輸入端。
在本發明的一範例實施例中，所述的電源供應模組包括第一電源輸出端、第二電源輸出端及第三電源輸出端。第一電源輸出端耦接至主機介面電路的電源輸入端，第二電源輸出端耦接至記憶體管理電路的電源輸入端，並且第三電源輸出端耦接至記憶體介面電路的電源輸入端。
在本發明的一範例實施例中，所述的第三電源輸出端更耦接至可複寫式非揮發性記憶體模組的電源輸入端。
在本發明的一範例實施例中，所述的電源供應模組更包括電源供應電路、第一電壓轉換電路、第二電壓轉換電路及第三電壓轉換電路。電源供應電路用以提供初始電源電壓。第一電壓轉換電路耦接於電源供應電路與第一電源輸出端之間，並且用以轉換初始電源電壓為第一電源電壓。第二電壓轉換電路耦接於電源供應電路與第二電源輸出端之間，並且用以轉換初始電源電壓為第二電源電壓。第三電壓轉換電路耦接於電源供應電路與第三電源輸出端之間，並且用以轉換初始電源電壓為第三電源電壓。
在本發明的一範例實施例中，所述的電源供應模組更包括電源供應電路、第一電壓轉換電路、第二電壓轉換電路、第三電壓轉換電路及第四電壓轉換電路。電源供應電路用以提供一初始電源電壓，其中初始電源電壓的電壓值與第三電源電壓的電壓值相同。第一電壓轉換電路耦接於電源供應電路與第一電源輸出 端之間，並且用以轉換初始電源電壓為第一電源電壓。第二電壓轉換電路耦接於電源供應電路與第二電源輸出端之間，並且用以轉換初始電源電壓為第二電源電壓。第三電壓轉換電路耦接至電源供應電路，並且用以轉換初始電源電壓為第四電源電壓。第四電壓轉換電路耦接於第三電壓轉換電路與記憶體管理電路的電源輸入端之間，並且用以將第四電源電壓轉換為第二電源電壓。其中記憶體介面電路的參考電壓端是經由第四電壓轉換電路耦接至記憶體管理電路的電源輸入端。
在本發明的一範例實施例中，所述的第四電壓轉換電路是一降壓電路。
在本發明的一範例實施例中，所述的電源供應模組更包括電源供應電路、第一電壓轉換電路、第二電壓轉換電路及降壓電路。電源供應電路用以提供初始電源電壓，其中初始電源電壓的電壓值與第三電源電壓的電壓值相同。第一電壓轉換電路耦接於電源供應電路與第一電源輸出端之間，並且用以轉換初始電源電壓為第一電源電壓。第二電壓轉換電路耦接於電源供應電路與第二電源輸出端之間，並且用以轉換初始電源電壓為第二電源電壓。降壓電路耦接於記憶體介面電路的參考電壓端與記憶體管理電路的電源輸入端之間。
在本發明的一範例實施例中，所述的記憶體管理電路的參考電壓端耦接至接地端。記憶體介面電路的電源輸入端與接地端之間具有第一電位差，記憶體介面電路的電源輸入端與記憶體 介面電路的參考電壓端之間具有第二電位差，並且第一電位差大於第二電位差。
本發明的一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元包括主機介面電路、記憶體管理電路、記憶體介面電路及電源供應模組。主機介面電路用以耦接至主機系統。記憶體介面電路用以耦接至可複寫式非揮發性記憶體模組。電源供應模組耦接至主機介面電路、記憶體管理電路及記憶體介面電路。其中電源供應模組用以提供第一電源電壓至主機介面電路的電源輸入端。電源供應模組更用以提供第二電源電壓至記憶體管理電路的電源輸入端。電源供應模組更用以提供第三電源電壓至記憶體介面電路的電源輸入端。其中記憶體介面電路的參考電壓端耦接至記憶體管理電路的電源輸入端，並且第一電源電壓、第二電源電壓及第三電源電壓之電壓值彼此不相同。
本發明的一範例實施例提供一種電源供應方法，其適用於記憶體儲存裝置，記憶體儲存裝置包括可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組包括多個實體抹除單元。電源供應方法包括：提供第一電源電壓至記憶體儲存裝置的主機介面電路的電源輸入端；提供第二電源電壓至記憶體儲存裝置的記憶體管理電路的電源輸入端；提供第三電源電壓至記憶體儲存裝置的記憶體介面電路的電源輸入端。其中記憶體介面電路的參 考電壓端耦接至記憶體管理電路的電源輸入端，並且第一電源電壓、第二電源電壓及第三電源電壓之電壓值彼此不相同。
在本發明的一範例實施例中，所述的電源供應方法更包括：提供第三電源電壓至可複寫式非揮發性記憶體模組的電源輸入端，並且可複寫式非揮發性記憶體模組的參考電壓端耦接至記憶體管理電路的電源輸入端。
基於上述，本發明提供的記憶體儲存裝置、記憶體控制電路及電源供應方法，透過將記憶體介面電路的輸出電流導入至記憶體管理電路，可維持記憶體介面電路與記憶體管理電路的正常運作，還可改善以往記憶體儲存裝置容易因電壓轉換而過熱的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧緩衝記憶體
210‧‧‧錯誤檢查與校正電路
212‧‧‧電源管理電路
214‧‧‧電源供應模組
60、80、90‧‧‧電源供應系統
61‧‧‧主機介面電路
62‧‧‧記憶體管理電路
63‧‧‧記憶體介面電路
602、604、606、802、804、806、854‧‧‧電源輸出端
612、622、632、652、852‧‧‧電源輸入端
614、624、634、654‧‧‧參考接地端
642、842‧‧‧電源供應電路
644、646、648、844、846、848、850‧‧‧電壓轉換電路
V0、V1、V2、V3、V1 ’、V2 ’、V3 ’、V4‧‧‧電源電壓
VG‧‧‧接地電壓
65‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
S1002、S1004、S1006‧‧‧本發明之一範例實施例的電源供應方法各步驟
圖1是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據本發明之一範例實施例所繪示的主機系統與輸入/輸出裝置的示意圖。
圖3是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明之一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖6是根據本發明之一範例實施例所繪示的電源供應系統的示意圖。
圖7是根據本發明之一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖8是根據本發明之另一範例實施例所繪示的電源供應系統的示意圖。
圖9是根據本發明之另一範例實施例所繪示的電源供應系統的示意圖。
圖10是根據本發明之一範例實施例所繪示的電源供應方法的流程圖。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至 少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖2是根據本發明之一範例實施例所繪示的主機系統與輸入/輸出裝置的示意圖。圖3是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫 式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在另一範例實施例中，主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、 通用序列匯流排(Universal Serial Bus,USB)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。在本範例實施例中，連接介面單元可與記憶體控制電路單元封裝在一個晶片中，或佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256 個實體程式化單元或其他任意個實體程式化單元所組成。
更具體來說，每一個實體抹除單元包括多條字元線與多條位元線，每一條字元線與每一條位元線交叉處配置有一個記憶胞。每一個記憶胞可儲存一或多個位元。在同一個實體抹除單元中，所有的記憶胞會一起被抹除。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。另一方面，同一個字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一個字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。
在本範例實施例中，可複寫式非揮發性記憶體模組106 為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存至少2個位元。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據本發明之一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路202的控制指令 亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中，記憶體管理單元用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入單元用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取單元用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除單元用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理單元用以處理欲寫入至 可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體208、錯誤檢查與校正電路210、電源管理電路212及電源供應模組214。
緩衝記憶體208是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
錯誤檢查與校正電路210是耦接至記憶體管理電路202 並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路210會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤更正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤更正碼，並且錯誤檢查與校正電路210會依據此錯誤更正碼對所讀取的資料執行錯誤檢查與校正程序。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。在本範例實施例中，電源管理電路212可用來控制電源供應電路211。在另一範例實施例中，電源管理電路212亦可以設置在電源供應模組214內。
電源供應模組214是耦接至記憶體管理電路202、主機介面204、記憶體介面206、緩衝記憶體208、錯誤檢查與校正電路210、電源管理電路212及可複寫式非揮發性記憶體模組106等記憶體儲存裝置100中任何需要供電才能運作的電子元件或電路。電源供應模組214負責供電至這些電子元件或電路。須特別說明的是，圖5只是用來概略的表示記憶體儲存裝置100中主要的電路/元件之間的耦接關係，各主要電路/元件間可依需求串接/並接其他電子元件，本發明不加以限制。
記憶體管理電路202是記憶體控制電路單元104的核心 (core)電路。在本範例實施例中，當記憶體儲存裝置100正常運作時，記憶體管理電路202的操作電壓是1.1伏特(Volt)，而主機介面204、記憶體介面206及可複寫式非揮發性記憶體模組106的操作電壓則是3.3伏特。也就是說，在本範例實施例中，當記憶體儲存裝置100正常運作時，記憶體管理電路202的電源輸入端與記憶體管理電路202的參考電壓端之間的電位差是1.1伏特，主機介面204的電源輸入端與主機介面204的參考電壓端之間的電位差是3.3伏特，記憶體介面206的電源輸入端與記憶體介面206的參考電壓端之間的電位差是3.3伏特，並且可複寫式非揮發性記憶體模組106的電源輸入端與可複寫式非揮發性記憶體模組106的參考電壓端之間的電位差是3.3伏特。然而，在另一範例實施例中，記憶體儲存裝置100中的每一個電子元件或電路的操作電壓都可以視實務上的需求而加以調整或規範，本發明不加以限制。
一般來說，記憶體儲存裝置或任意的電子系統中的每一個電子元件或電路的操作電壓都可能不同，因此來自市電或者電池的電源電壓會先經過電壓調整電路(例如是升壓/降壓/整流電路)的升壓/降壓及/或整流等處理後，再提供給這些電子元件或電路。其中，一個電壓調整電路會提供具有一種電壓值的電源電壓。操作電壓相同的多個電子元件或電路通常會透過並聯(parallel connection)的方式耦接於同一個電壓調整電路與一或多個接地元件之間。例如，以並聯的方式將操作電壓都是3.3伏特的主機介面、記憶體介面及可複寫式非揮發性記憶體模組耦接在同一個電 壓調整電路與一或多個接地元件之間，其中此電壓調整電路會負責將電源電壓降低至3.3伏特之後輸出至主機介面、記憶體介面及可複寫式非揮發性記憶體模組。另外，操作電壓是1.1伏特的記憶體管理電路則通常單獨或者與其他電子元件或電路並聯地耦接在另一個電壓調整電路與一或多個接地元件之間，其中此電壓調整電路負責將電源電壓降低至1.1伏特之後輸出至記憶體管理電路。藉此，可提升每一個電壓調整電路的使用效率，並且可減少電路面積。
然而，上述耦接方式卻可能會造成耦接至記憶體管理電路的電壓調整電路在將電源電壓降至記憶體管理電路的操作電壓(例如，1.1伏特)時產生大量的熱。特別是，對於將下降的電壓以熱的形式散發的線性(linear)電壓調整電路來說，上述耦接方式可能會讓記憶體控制電路單元104或記憶體儲存裝置100過熱、造成軟、硬體毀損或者導致電源有效利用率的降低。
本發明的範例實施例透過將記憶體介面電路的參考電壓端耦接至記憶體管理電路的電源輸入端，將可有效的改善上述問題。
圖6是根據本發明之一範例實施例所繪示的電源供應系統的示意圖。
請參照圖6，在本範例實施例中，電源供應系統60包括主機介面電路61、記憶體管理電路62、記憶體介面電路63及電源供應模組214。
主機介面電路61可以是主機介面204，或者是主機介面204中的部份電路。記憶體管理電路62可以是記憶體管理電路202，或者是記憶體管理電路202中的部份電路。記憶體介面電路63可以是記憶體介面206，或者是記憶體介面206中的部份電路。
在本範例實施例中，電源供應模組214包括電源輸出端602、電源輸出端604及電源輸出端606。在本範例實施例中，電源輸出端602亦稱為第一電源輸出端，電源輸出端604亦稱為第二電源輸出端，並且電源輸出端606亦稱為第三電源輸出端。電源輸出端602耦接至主機介面電路61的電源輸入端612，電源輸出端604耦接至記憶體管理電路62的電源輸入端622，並且電源輸出端606耦接至記憶體介面電路63的電源輸入端632。電源供應模組214透過電源輸入端612、電源輸入端622及電源輸入端632分別提供運作所需的電源至主機介面電路61、記憶體管理電路62及記憶體介面電路63。
主機介面電路61的參考電壓端614與記憶體管理電路62的參考電壓端624耦接至接地(grounding)端。在此，接地端用以提供接地電壓VG(例如，0伏特)，因此，接地端、參考電壓端614與參考電壓端624具有相同的接地電壓VG。特別是，在此範例實施例中，記憶體介面電路63的參考電壓端634不是耦接至接地端，而是耦接至記憶體管理電路62的電源輸入端622。因此，參考電壓端634不具有接地電壓VG，而是與記憶體管理電路62的電源輸入端622具有相同的電壓值。
在本範例實施例中，電源供應模組214還包括電源供應電路642、電壓轉換電路644、電壓轉換電路646及電壓轉換電路648。在本範例實施例中，電壓轉換電路644亦稱為第一電壓轉換電路，電壓轉換電路646亦稱為第二電壓轉換電路，並且電壓轉換電路648亦稱為第三電壓轉換電路。
電源供應電路642用以提供初始電源電壓V0。例如，初始電源電壓V0可以是電源供應電路642轉換來自市電或電池的電源而獲得。在本範例實施例中，初始電源電壓V0是5伏特，但不限於此。
電壓轉換電路644耦接於電源供應電路642與電源輸出端602之間，並且用以將初始電源電壓V0轉換為電源電壓V1。在本範例實施例中，電源電壓V1是3.3伏特，但不限於此。
電壓轉換電路646耦接於電源供應電路642與電源輸出端604之間，並且用以將初始電源電壓V0轉換為電源電壓V2。在本範例實施例中，電源電壓V2是1.1伏特，但不限於此。
電壓轉換電路648耦接於電源供應電路642與電源輸出端606之間，並且用以將初始電源電壓V0轉換為電源電壓V3。在本範例實施例中，電源電壓V3是4.4伏特，但不限於此。
在本範例實施例中，電源供應電路642、電壓轉換電路644、電壓轉換電路646及電壓轉換電路648可以各別包括一或多個整流電路、一或多個降壓電路及/或一或多個升壓電路，且不限於此。此外，在一範例實施例中，電壓轉換電路644、電壓轉換電 路646及電壓轉換電路648亦可以各別視為是一個線性穩壓器(linear regulator)。
初始電源電壓V0、電源電壓V1、電源電壓V2、電源電壓V3的電壓值彼此各不相同。例如，在本範例實施例中，初始電源電壓V0的電壓值大於電源電壓V3的電壓值，電源電壓V3的電壓值大於電源電壓V1的電壓值，並且電源電壓V1的電壓值大於電源電壓V2的電壓值。特別是，在一範例實施例中，電源電壓V3的電壓值會等於電源電壓V1的電壓值與電源電壓V2的電壓值的總和。然而，在另一範例實施例中，初始電源電壓V0、電源電壓V1、電源電壓V2及電源電壓V3的電壓值之間的大小關係也可以依需求而調整，而不限於上述。
在本範例實施例中，電源供應模組214用以提供電源電壓V1至主機介面電路61的電源輸入端612，提供電源電壓V2至記憶體管理電路62的電源輸入端622，並且提供電源電壓V3至記憶體介面電路63的電源輸入端632，以維持主機介面電路61、記憶體管理電路62及記憶體介面電路63的正常運作。也就是說，在電源供應模組214正常運作時，電源輸出端602與電源輸入端612的電壓值會是電源電壓V1的電壓值，電源輸出端604與電源輸入端622的電壓值會是電源電壓V2的電壓值，並且電源輸出端606與電源輸入端632的電壓值會是電源電壓V3的電壓值。另外，在本範例實施例中，電源電壓V1亦稱為第一電源電壓，電源電壓V2亦稱為第二電源電壓，並且電源電壓V3亦稱為第三電源電壓。
在本範例實施例中，電源輸入端612與參考電壓端614之間的電位差(例如，V1-VG)等於電源電壓V1的電壓值(例如，3.3伏特)，因此電源電壓V1是主機介面電路61的操作電壓；電源輸入端622與參考電壓端624之間的電位差(例如，V2-VG)等於電源電壓V2的電壓值(例如，1.1伏特)，因此電源電壓V2是記憶體管理電路62的操作電壓；而電源輸入端632與參考電壓端634之間的電位差(例如，V3-V2)不等於電源電壓V3的電壓值(例如，4.4伏特)，因此電源電壓V3不是記憶體介面電路63的操作電壓。換言之，記憶體介面電路63的操作電壓是電源輸入端632與參考電壓端634之間的電位差(例如，V3-V2=4.4-1.1=3.3伏特)。或者，從另一角度來看，電源輸入端632與接地端之間具有一第一電位差(例如，V3-VG)，電源輸入端632與參考電壓端634之間具有一第二電位差(例如，V3-V2)，並且第一電位差大於第二電位差。
特別是，在此範例實施例中，記憶體介面電路63的輸出電流可以經由參考電壓端634導入至記憶體管理電路62的電源輸入端622，以減少流經電壓轉換電路646的電流量，並且減少電壓轉換電路646或記憶體儲存裝置100發出的熱。
在一範例實施例中，電源供應系統60還包括可複寫式非揮發性記憶體模組65。可複寫式非揮發性記憶體模組65可以是可複寫式非揮發性記憶體模組106，或者可複寫式非揮發性記憶體模組106中的部份電路。
圖7是根據本發明之一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖7，可複寫式非揮發性記憶體模組65包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括圖4中的實體抹除單元410(0)~410(N)。記憶胞陣列2202中的記憶胞是以陣列的方式配置在多條字元線與多條位元線的交叉點上。當從記憶體控制電路單元104接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料。此外，字元線控制電路2204用以控制施予至字元線的電壓，位元線控制電路2206用以控制施予至位元線的電壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。此外，可複寫式非揮發性記憶體模組65還可以包括更多或更少的電子元件或電路，本發明不加以限制。
請再次參照圖6，在圖6的一範例實施例中，電源輸出端606更耦接至可複寫式非揮發性記憶體模組65的電源輸入端652，並且可複寫式非揮發性記憶體模組65的參考電壓端654是耦接至記憶體管理電路62的電源輸入端622。電源供應模組214 可提供電源電壓V3至可複寫式非揮發性記憶體模組65的電源輸入端652，以維持可複寫式非揮發性記憶體模組65中各個電子元件或電路的正常運作。類似於記憶體介面電路63，電源輸入端652與參考電壓端654之間的電位差(例如，V3-V2)不等於電源電壓V3的電壓值(例如，4.4伏特)，因此電源電壓V3不是可複寫式非揮發性記憶體模組65的操作電壓。換言之，可複寫式非揮發性記憶體模組65的操作電壓是電源輸入端652與參考電壓端654之間的電位差(例如，V3-V2=4.4-1.1=3.3伏特)。或者，從另一角度來看，電源輸入端652與接地端之間具有上述第一電位差(例如，V3-VG)，電源輸入端652與參考電壓端654之間具有上述第二電位差(例如，V3-V2)，並且第一電位差大於第二電位差。
特別是，在此範例實施例中，記憶體介面電路63與可複寫式非揮發性記憶體模組65的輸出電流可以分別透過參考電壓端634與參考電壓端654導入至記憶體管理電路62的電源輸入端622，以更進一步降低流經電壓轉換電路646的電流量，並且減少電壓轉換電路646或記憶體儲存裝置100發出的熱。
圖8是根據本發明之另一範例實施例所繪示的電源供應系統的示意圖。
請參照圖8，在本範例實施例中，電源供應系統80包括主機介面電路61、記憶體管理電路62、記憶體介面電路63及電源供應模組214。主機介面電路61、記憶體管理電路62、記憶體介面電路63分別相同或相似於圖6中的主機介面電路61、記憶體 管理電路62、記憶體介面電路63，故在此不加以贅述。
在本範例實施例中，電源供應模組214包括電源輸出端802、電源輸出端804及電源輸出端806。在本範例實施例中，電源輸出端802亦稱為第一電源輸出端，電源輸出端804亦稱為第二電源輸出端，並且電源輸出端806亦稱為第三電源輸出端。電源輸出端802耦接至主機介面電路61的電源輸入端612，電源輸出端804耦接至記憶體管理電路62的電源輸入端622，並且電源輸出端806耦接至記憶體介面電路63的電源輸入端632。電源供應模組214透過電源輸入端612、電源輸入端622及電源輸入端632分別提供運作所需的電源至主機介面電路61、記憶體管理電路62及記憶體介面電路63。
類似於圖6的範例實施例，主機介面電路61的參考電壓端614與記憶體管理電路62的參考電壓端624耦接至接地端。在此，接地端用以提供接地電壓VG(例如，0伏特)。此外，在本範例實施例中，記憶體介面電路63的參考電壓端634不是耦接至接地端，而是間接的耦接至記憶體管理電路62的電源輸入端622。因此，參考電壓端634不具有接地電壓VG，且參考電壓端634的電壓值與記憶體管理電路62的電源輸入端622的電壓值不相同。例如，在本範例實施例中，參考電壓端634的電壓值高於電源輸入端622的電壓值。
在本範例實施例中，電源供應模組214還包括電源供應電路842、電壓轉換電路844、電壓轉換電路846、電壓轉換電路 848及電壓轉換電路850。在本範例實施例中，電壓轉換電路844亦稱為第一電壓轉換電路，電壓轉換電路846亦稱為第二電壓轉換電路、電壓轉換電路848亦稱為第三電壓轉換電路，並且電壓轉換電路850亦稱為第四電壓轉換電路。
電源供應電路842用以提供初始電源電壓V0。例如，初始電源電壓V0可以是電源供應電路842轉換來自市電或電池的電源而獲得。在本範例實施例中，初始電源電壓V0是5伏特，但不限於此。
電壓轉換電路844耦接於電源供應電路842與電源輸出端802之間，並且用以將初始電源電壓V0轉換為電源電壓V1 ’。在本範例實施例中，電源電壓V1 ’是3.3伏特，但不限於此。
電壓轉換電路846耦接於電源供應電路842與電源輸出端804之間，並且用以將初始電源電壓V0轉換為電源電壓V2 ’。在本範例實施例中，電源電壓V2 ’是1.1伏特，但不限於此。
電壓轉換電路848耦接至電源供應電路842，並且用以將初始電源電壓V0轉換為電源電壓V4。在本範例實施例中，電源電壓V4是1.8伏特，但不限於此。
電壓轉換電路850耦接於電壓轉換電路848與記憶體管理電路62的電源輸入端622之間，並且用以將電源電壓V4轉換為電源電壓V2 ’。更詳細而言，電壓轉換電路850的電源輸入端852耦接至電壓轉換電路848與記憶體介面電路63的參考電壓端634，並且電壓轉換電路850的電源輸出端854耦接至記憶體管理 電路62的電源輸入端622。
在本範例實施例中，電源供應電路842、電壓轉換電路844、電壓轉換電路846、電壓轉換電路848及電壓轉換電路850可以各別包括一或多個整流電路、一或多個降壓電路及/或一或多個升壓電路，且不限於此。例如，在本範例實施例中，電壓轉換電路850是一個降壓電路。如圖8所示，此降壓電路可以包括一或多個二極體(diode)。此外，在一範例實施例中，電壓轉換電路844、電壓轉換電路846及電壓轉換電路848亦可以各別視為是一個線性穩壓器(linear regulator)。
初始電源電壓V0、電源電壓V1 ’、電源電壓V2 ’、電源電壓V4的電壓值彼此各不相同。例如，在本範例實施例中，初始電源電壓V0的電壓值大於電源電壓V1 ’的電壓值，電源電壓V1 ’的電壓值大於電源電壓V4的電壓值，並且電源電壓V4的電壓值大於電源電壓V2 ’的電壓值。然而，在另一範例實施例中，初始電源電壓V0、電源電壓V1 ’、電源電壓V2 ’、電源電壓V4的電壓值之間的大小關係也可以依需求而調整，而不限於上述。
在本範例實施例中，電源供應模組214用以提供電源電壓V1 ’至主機介面電路61的電源輸入端612，提供電源電壓V2 ’至記憶體管理電路62的電源輸入端622，並且提供電源電壓V3 ’至記憶體介面電路63的電源輸入端632，以維持主機介面電路61、記憶體管理電路62及記憶體介面電路63的正常運作。其中，電源電壓V3 ’的電壓值與電源電壓V0的電壓值相同或者幾乎相同。也 就是說，在電源供應模組214正常運作時，電源輸出端802與電源輸入端612的電壓值會是電源電壓V1 ’的電壓值，電源輸出端804與電源輸入端622的電壓值會是電源電壓V2 ’的電壓值，並且電源輸出端806與電源輸入端632的電壓值會是電源電壓V3 ’的電壓值。另外，在本範例實施例中，電源電壓V1 ’亦稱為第一電源電壓，電源電壓V2 ’亦稱為第二電源電壓，電源電壓V3 ’亦稱為第三電源電壓，並且電源電壓V4亦稱為第四電源電壓。
類似於圖6的範例實施例，在本範例實施例中，電源輸入端632與接地端之間具有一第一電位差(例如，V3 ’-VG)，電源輸入端632與參考電壓端634之間具有一第二電位差(例如，V3 ’-V4)，並且第一電位差大於第二電位差。特別是，在此範例實施例中，記憶體介面電路63的輸出電流可以經由電壓轉換電路850導入至記憶體管理電路62的電源輸入端622，以減少流經電壓轉換電路846與電壓轉換電路848的電流量，並且減少記憶體儲存裝置100發出的熱。
在圖8的另一範例實施例中，電源供應系統80還包括上述可複寫式非揮發性記憶體模組65。如圖8所示，電源輸出端806更耦接至可複寫式非揮發性記憶體模組65的電源輸入端652，並且可複寫式非揮發性記憶體模組65的參考電壓端654是經由電壓轉換電路850而間接的耦接至記憶體管理電路62的電源輸入端622。例如，參考電壓端654是耦接至電壓轉換電路850的電源輸入端652。藉此，電源供應模組214可提供電源電壓V3 ’至可複寫 式非揮發性記憶體模組65的電源輸入端652，以維持可複寫式非揮發性記憶體模組65中各個電子元件或電路的正常運作。
類似於記憶體介面電路63，在本範例實施例中，電源輸入端652與接地端之間具有上述第一電位差(例如，V3 ’-VG)，電源輸入端652與參考電壓端654之間具有上述第二電位差(例如，V3 ’-V4)，並且第一電位差大於第二電位差。特別是，在此範例實施例中，記憶體介面電路63與可複寫式非揮發性記憶體模組65的輸出電流可以經由電壓轉換電路850導入至記憶體管理電路62的電源輸入端622，以更進一步減少流經電壓轉換電路846與電壓轉換電路848的電流量，並且減少記憶體儲存裝置100發出的熱。
圖9是根據本發明之另一範例實施例所繪示的電源供應系統的示意圖。
請參照圖9，電源供應系統90與圖8的範例實施例的電源供應系統80之差別在於，電源供應系統90不具有電源供應系統80的電壓轉換電路848。如圖9所示，電壓轉換電路850耦接於記憶體介面電路63的參考電壓端634與記憶體管理電路62的電源輸入端622之間。更詳細而言，電壓轉換電路850的電源輸入端852會耦接至記憶體介面電路63的參考電壓端634及/或可複寫式非揮發性記憶體模組65的參考電壓端654，而電壓轉換電路850的電源輸出端854則是耦接至記憶體管理電路62的電源輸入端622。
值得一提的是，電源供應系統60、80及90主要描述的 是記憶體儲存裝置100中耗電量較大的各個電子元件或電路之間的電源傳導路徑，而部份的電容及/或電阻等與改善電氣特性有關的電子元件或電路則被省略。然而，在另一範例實施例中，任何電子元件或電路都可以被加入至電源供應系統60、80及90中，本發明不加以限制。
圖10是根據本發明之一範例實施例所繪示的電源供應方法的流程圖。
請參照圖10，在步驟S1002中，提供第一電源電壓至記憶體儲存裝置的主機介面電路的電源輸入端。
在步驟S1004中，提供第二電源電壓至記憶體儲存裝置的記憶體管理電路的電源輸入端。
在步驟S1006中，提供第三電源電壓至記憶體儲存裝置的記憶體介面電路的電源輸入端。其中記憶體介面電路的參考電壓端耦接至記憶體管理電路的電源輸入端，並且第一電源電壓、第二電源電壓及第三電源電壓之電壓值彼此不相同。
然而，圖10中各步驟已詳細說明如上，在此便不在贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。圖10的方法可以搭配以上各範例實施例使用，也可以單獨使用，本發明並不在此限。此外，圖10中各步驟可以同步執行或依序執行，且各步驟的執行順序亦可以被調整。
綜上所述，本發明的一範例實施例的記憶體儲存裝置、記憶體控制電路及電源供應方法，透過記憶體介面電路的參考電 壓端將記憶體介面電路的輸出電流導入至記憶體管理電路，可維持主機介面電路、記憶體管理電路及記憶體介面電路等耗電量較大的電子元件或電路的正常運作，還可改善以往記憶體儲存裝置容易因電壓轉換而過熱的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
60‧‧‧電源供應系統
61‧‧‧主機介面電路
62‧‧‧記憶體管理電路
63‧‧‧記憶體介面電路
602、604、606‧‧‧電源輸出端
612、622、632、652‧‧‧電源輸入端
614、624、634、654‧‧‧參考電壓端
214‧‧‧電源供應模組
642‧‧‧電源供應電路
644、646、648‧‧‧電壓轉換電路
V0、V1、V2、V3‧‧‧電源電壓
VG‧‧‧接地電壓
65‧‧‧可複寫式非揮發性記憶體模組

Claims (22)

  1. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，並且包括：一主機介面電路，用以耦接至該主機系統；一記憶體管理電路；一記憶體介面電路，用以耦接至該可複寫式非揮發性記憶體模組；以及一電源供應模組，耦接至該主機介面電路、該記憶體管理電路及該記憶體介面電路，其中該電源供應模組用以提供一第一電源電壓至該主機介面電路的一電源輸入端，該電源供應模組更用以提供一第二電源電壓至該記憶體管理電路的一電源輸入端，該電源供應模組更用以提供一第三電源電壓至該記憶體介面電路的一電源輸入端，其中該記憶體介面電路的一參考電壓端耦接至該記憶體管理電路的該電源輸入端，並且該第一電源電壓、該第二電源電壓及該第三電源電壓之電壓值彼此不相同。
  2. 如申請專利範圍第1項所述的記憶體儲存裝置，其中該電源供應模組更耦接至該可複寫式非揮發性記憶體模組，該電源供應模組更用以提供該第三電源電壓至該可複寫式非揮發性記憶體模組的一電源輸入端，並且該可複寫式非揮發性記憶體模組的一參考電壓端耦接至該記憶體管理電路的該電源輸入端。
  3. 如申請專利範圍第1項所述的記憶體儲存裝置，其中該電源供應模組包括一第一電源輸出端、一第二電源輸出端及一第三電源輸出端，該第一電源輸出端耦接至該主機介面電路的該電源輸入端，該第二電源輸出端耦接至該記憶體管理電路的該電源輸入端，並且該第三電源輸出端耦接至該記憶體介面電路的該電源輸入端。
  4. 如申請專利範圍第3項所述的記憶體儲存裝置，其中該第三電源輸出端更耦接至該可複寫式非揮發性記憶體模組的該電源輸入端。
  5. 如申請專利範圍第3項所述的記憶體儲存裝置，其中該電源供應模組更包括：一電源供應電路，用以提供一初始電源電壓；一第一電壓轉換電路，耦接於該電源供應電路與該第一電源輸出端之間，並且用以轉換該初始電源電壓為該第一電源電壓；一第二電壓轉換電路，耦接於該電源供應電路與該第二電源輸出端之間，並且用以轉換該初始電源電壓為該第二電源電壓； 以及一第三電壓轉換電路，耦接於該電源供應電路與該第三電源輸出端之間，並且用以轉換該初始電源電壓為該第三電源電壓。
  6. 如申請專利範圍第3項所述的記憶體儲存裝置，其中該電源供應模組更包括：一電源供應電路，用以提供一初始電源電壓，其中該初始電源電壓的電壓值與該第三電源電壓的電壓值相同；一第一電壓轉換電路，耦接於該電源供應電路與該第一電源輸出端之間，並且用以轉換該初始電源電壓為該第一電源電壓；一第二電壓轉換電路，耦接於該電源供應電路與該第二電源輸出端之間，並且用以轉換該初始電源電壓為該第二電源電壓；一第三電壓轉換電路，耦接至該電源供應電路，並且用以轉換該初始電源電壓為一第四電源電壓；以及一第四電壓轉換電路，耦接於該第三電壓轉換電路與該記憶體管理電路的該電源輸入端之間，並且用以將該第四電源電壓轉換為該第二電源電壓，其中該記憶體介面電路的該參考電壓端是經由該第四電壓轉換電路耦接至該記憶體管理電路的該電源輸入端。
  7. 如申請專利範圍第6項所述的記憶體儲存裝置，其中該第四電壓轉換電路是一降壓電路。
  8. 如申請專利範圍第3項所述的記憶體儲存裝置，其中該電源供應模組更包括： 一電源供應電路，用以提供一初始電源電壓，其中該初始電源電壓的電壓值與該第三電源電壓的電壓值相同；一第一電壓轉換電路，耦接於該電源供應電路與該第一電源輸出端之間，並且用以轉換該初始電源電壓為該第一電源電壓；一第二電壓轉換電路，耦接於該電源供應電路與該第二電源輸出端之間，並且用以轉換該初始電源電壓為該第二電源電壓；以及一降壓電路，耦接於該記憶體介面電路的該參考電壓端與該記憶體管理電路的該電源輸入端之間。
  9. 如申請專利範圍第1項所述的記憶體儲存裝置，其中該記憶體管理電路的一參考電壓端耦接至一接地端，該記憶體介面電路的該電源輸入端與該接地端之間具有一第一電位差，該記憶體介面電路的該電源輸入端與該記憶體介面電路的該參考電壓端之間具有一第二電位差，並且該第一電位差大於該第二電位差。
  10. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該記憶體控制電路單元包括：一主機介面電路，用以耦接至一主機系統；一記憶體管理電路；一記憶體介面電路，用以耦接至該可複寫式非揮發性記憶體模組；以及 一電源供應模組，耦接至該主機介面電路、該記憶體管理電路及該記憶體介面電路，其中該電源供應模組用以提供一第一電源電壓至該主機介面電路的一電源輸入端，該電源供應模組更用以提供一第二電源電壓至該記憶體管理電路的一電源輸入端，該電源供應模組更用以提供一第三電源電壓至該記憶體介面電路的一電源輸入端，其中該記憶體介面電路的一參考電壓端耦接至該記憶體管理電路的該電源輸入端，並且該第一電源電壓、該第二電源電壓及該第三電源電壓之電壓值彼此不相同。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該電源供應模組更耦接至該可複寫式非揮發性記憶體模組，該電源供應模組更用以提供該第三電源電壓至該可複寫式非揮發性記憶體模組的一電源輸入端，並且該可複寫式非揮發性記憶體模組的一參考電壓端耦接至該記憶體管理電路的該電源輸入端。
  12. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該電源供應模組包括一第一電源輸出端、一第二電源輸出端及一第三電源輸出端，該第一電源輸出端耦接至該主機介面電路的該電源輸入端，該第二電源輸出端耦接至該記憶體管理電路的該電源輸入端，並 且該第三電源輸出端耦接至該記憶體介面電路的該電源輸入端。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該第三電源輸出端更耦接至該可複寫式非揮發性記憶體模組的該電源輸入端。
  14. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該電源供應模組更包括：一電源供應電路，用以提供一初始電源電壓；一第一電壓轉換電路，耦接於該電源供應電路與該第一電源輸出端之間，並且用以轉換該初始電源電壓為該第一電源電壓；一第二電壓轉換電路，耦接於該電源供應電路與該第二電源輸出端之間，並且用以轉換該初始電源電壓為該第二電源電壓；以及一第三電壓轉換電路，耦接於該電源供應電路與該第三電源輸出端之間，並且用以轉換該初始電源電壓為該第三電源電壓。
  15. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該電源供應模組更包括：一電源供應電路，用以提供一初始電源電壓，其中該初始電源電壓的電壓值與該第三電源電壓的電壓值相同；一第一電壓轉換電路，耦接於該電源供應電路與該第一電源輸出端之間，並且用以轉換該初始電源電壓為該第一電源電壓；一第二電壓轉換電路，耦接於該電源供應電路與該第二電源輸出端之間，並且用以轉換該初始電源電壓為該第二電源電壓； 一第三電壓轉換電路，耦接至該電源供應電路，並且用以轉換該初始電源電壓為一第四電源電壓；以及一第四電壓轉換電路，耦接於該第三電壓轉換電路與該記憶體管理電路的該電源輸入端之間，並且用以將該第四電源電壓轉換為該第二電源電壓，其中該記憶體介面電路的該參考電壓端是經由該第四電壓轉換電路耦接至該記憶體管理電路的該電源輸入端。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該第四電壓轉換電路是一降壓電路。
  17. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該電源供應模組更包括：一電源供應電路，用以提供一初始電源電壓，其中該初始電源電壓的電壓值與該第三電源電壓的電壓值相同；一第一電壓轉換電路，耦接於該電源供應電路與該第一電源輸出端之間，並且用以轉換該初始電源電壓為該第一電源電壓；一第二電壓轉換電路，耦接於該電源供應電路與該第二電源輸出端之間，並且用以轉換該初始電源電壓為該第二電源電壓；以及一降壓電路，耦接於該記憶體介面電路的該參考電壓端與該記憶體管理電路的該電源輸入端之間。
  18. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體管理電路的一參考電壓端耦接至一接地端， 該記憶體介面電路的該電源輸入端與該接地端之間具有一第一電位差，該記憶體介面電路的該電源輸入端與該記憶體介面電路的該參考電壓端之間具有一第二電位差，並且該第一電位差大於該第二電位差。
  19. 一種電源供應方法，適用於一記憶體儲存裝置，該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該電源供應方法包括：提供一第一電源電壓至該記憶體儲存裝置的一主機介面電路的一電源輸入端；提供一第二電源電壓至該記憶體儲存裝置的一記憶體管理電路的一電源輸入端；提供一第三電源電壓至該記憶體儲存裝置的一記憶體介面電路的一電源輸入端，其中該記憶體介面電路的一參考電壓端耦接至該記憶體管理電路的該電源輸入端，並且該第一電源電壓、該第二電源電壓及該第三電源電壓之電壓值彼此不相同。
  20. 如申請專利範圍第19項所述的電源供應方法，更包括：提供該第三電源電壓至該可複寫式非揮發性記憶體模組的一電源輸入端，並且該可複寫式非揮發性記憶體模組的一參考電壓端耦接至該記憶體管理電路的該電源輸入端。
  21. 如申請專利範圍第19項所述的電源供應方法，其中該記憶體介面電路的該參考電壓端是經由一電壓轉換電路耦接至該記 憶體管理電路的該電源輸入端。
  22. 如申請專利範圍第19項所述的電源供應方法，其中該記憶體管理電路的一參考電壓端耦接至一接地端，該記憶體介面電路的該電源輸入端與該接地端之間具有一第一電位差，該記憶體介面電路的該電源輸入端與該記憶體介面電路的該參考電壓端之間具有一第二電位差，並且該第一電位差大於該第二電位差。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141065B1 (en) 2017-08-29 2018-11-27 Cypress Semiconductor Corporation Row redundancy with distributed sectors
CN109960393A (zh) * 2019-03-25 2019-07-02 苏州浪潮智能科技有限公司 一种基于cpld/fpga的电压转换方法、设备以及存储介质
TWI833381B (zh) * 2022-10-06 2024-02-21 群聯電子股份有限公司 穩壓電路模組、記憶體儲存裝置及電壓控制方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469399A (en) * 1993-03-16 1995-11-21 Kabushiki Kaisha Toshiba Semiconductor memory, memory card, and method of driving power supply for EEPROM
JP4653960B2 (ja) * 2003-08-07 2011-03-16 ルネサスエレクトロニクス株式会社 メモリカードおよび不揮発性メモリ混載マイコン
EP1892724B1 (en) * 2006-08-24 2009-12-09 STMicroelectronics S.r.l. A memory device with row selector comprising series connected medium voltage transistors
TWI301276B (en) * 2006-06-16 2008-09-21 A Data Technology Co Ltd Non-volatile storage apparatus and method for controlling the same
US7656735B2 (en) * 2006-09-29 2010-02-02 Sandisk Corporation Dual voltage flash memory methods
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
JP2015122027A (ja) * 2013-12-25 2015-07-02 株式会社東芝 半導体システム、半導体部品、及び電源チップ

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