JP6684745B2

JP6684745B2 - 半導体装置

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Publication number: JP6684745B2
Application number: JP2017065616A
Authority: JP
Inventors: 豊和江口; 肇松本
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-29
Filing date: 2017-03-29
Publication date: 2020-04-22
Anticipated expiration: 2037-03-29
Also published as: JP2018169731A; US10121519B2; US20180286465A1

Description

本発明の実施形態は、半導体装置およびその制御方法に関する。

ホストからの電力供給を受け、電源ＩＣを含んだ電源回路がコントローラ、ＮＡＮＤメ
モリ等に電力（電圧）を供給する半導体装置が提供されている。

特開２０１０−１１９２６２号公報

本発明の実施形態は、半導体装置に関してユーザの利便性を向上させる。

実施形態の半導体装置は、ホストと接続可能なコネクタと、前記コネクタを介して前記
ホストから第１電圧の供給を受ける入力部と、前記入力部と接続された出力部と、前記入
力部及び前記出力部と接続され、前記第１電圧を前記出力部に供給するか否かを制御可能
なスイッチと、を備え、前記第１電圧から、第２電圧及び第３電圧を生成する電源部と、
前記出力部からの前記第２電圧の供給を、第１チャネルを介して受ける半導体メモリと、
前記出力部からの前記第３電圧の供給を、第２チャネルを介して受けるとともに、前記半
導体メモリを制御可能なコントローラと、を備え、前記電源部は、前記第１電圧が第１閾
値を下回った場合、前記第１チャネルと前記第２チャネルとをオフする。

第１実施形態に係る半導体装置の外観の一例を示した図であり、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図。第１実施形態に係る半導体装置のシステム構成の一例を示した図。第１実施形態に係る電源ＩＣの構成を示したブロック図。第１実施形態に係る電源ＩＣの電源ＯＦＦ時のシーケンスを示した図。第１実施形態に係る電源ＩＣの電源ＯＦＦ時の動作を示したフローチャート図。第１実施形態に係る電源チャネルＣＨの出力側の内部を示した略式回路図第２実施形態に係る電源ＩＣとその周辺の構成を示したブロック図。

以下、実施の形態について、図面を参照して説明する。

本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。

（第１実施形態）
図１は、本実施形態に係る半導体装置１の外観の一例を示す。図１において、（ａ）は
平面図、（ｂ）は下面図、（ｃ）は側面図である。また、図２は、第１実施形態に係る半
導体装置１のシステム構成の一例を示す。尚、本実施形態に係る半導体装置は例えばＳＳ
Ｄ（Solid State Drive）等のメモリシステムであるが、これに限られない。

図２に示すように、半導体装置１は、ホスト２と接続される。尚、本実施形態において
ホスト２は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デ
タッチャブルノートＰＣ、携帯電話のような種々の電子機器である。また、ホスト２は、
データセンタ等に用いられるサーバ装置でも良い。半導体装置１は、例えばこれらホスト
２の外部メモリとして用いられ得る。

図１及び図２に示すように半導体装置１は、基板１１、不揮発性メモリ１２、コントロ
ーラ１３、不揮発性メモリ１２よりも高速で動作可能な揮発性メモリ１４、オシレータ（
ＯＳＣ）１５、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）１６、電
源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品を有する。尚
、図１においては説明の便宜上、オシレータ１５及びＥＥＰＲＯＭ１６を省略している。

不揮発性メモリ１２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略
す）である。以降の説明では、不揮発性メモリ１２を、「ＮＡＮＤメモリ１２」として説
明するが、不揮発性メモリ１２はこれに限らず、例えばＭＲＡＭ（Magnetoresistive Ran
dom Access Memory）等の、不揮発性の他のメモリでも良い。

また、揮発メモリ１４は例えばＤＲＡＭ（Dynamic Random Access Memory）である。以
降の説明では、揮発性メモリ１４を、「ＤＲＡＭ１４」として説明するが、揮発性メモリ
１４はこれに限らず、揮発性の他のメモリでも良い。

尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パ
ッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、複数の半
導体チップ（メモリチップ）がスタックされ、１つのパッケージ内に封止されている。

基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であ
り、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａ
とは反対側に位置した第２面１１ｂとを有する。尚、第１面１１ａ及び第２面１１ｂは、
例えば主面とも称され得る。また、本明細書において、基板１１を構成する面の内、第１
面１１ａ及び第２面１１ｂ以外の面を「側面」と定義する。半導体装置１において、第１
面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、ＤＲＡＭ１４、オシレータ１５、
ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の
電子部品等が実装される部品実装面である。また、第２面１１ｂは、ＮＡＮＤメモリ１２
等の部品が実装されない非実装面である。第２面に部品が実装されないことにより、半導
体装置１の薄型化が可能となり省スペース化に繋がり、ひいては半導体装置１が実装され
るホスト２の小型化、薄型化を図ることもできる。

尚、半導体装置１において、第２面１１ｂにもＮＡＮＤメモリ１２等の部品が実装され
ても良い。また、例えば製品の性能確認のためのテスト用のパッド等の他の機能が第２面
１１ｂに設けられても良い。

図１に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置し
た第２縁部１１ｄとを有する。第１縁部１１ｃは、コネクタ２１（インターフェース部、
基板インターフェース部、端子部、接続部）を有する。コネクタ２１は、例えば複数の接
続端子２１ａ（金属端子）を有する。コネクタ２１は、ホスト２と電気的に接続され、ホ
スト２との間で信号（制御信号及びデータ信号）をやり取りする。

半導体装置１は、インターフェース３を介してホスト２と電気的に接続される。ホスト
２は、半導体装置１に対してデータアクセス制御を実行し、例えば半導体装置１に書き込
み要求、読み出し要求、及び消去要求を送ることで、半導体装置１に対してデータの書き
込み、読み出し、及び消去を実行する。

また、半導体装置１は電源線５を介して、ホスト電源部４（電源回路）に電気的に接続さ
れる。ホスト電源部４は、半導体装置１で使用される各種電源を、電源線５及びコネクタ
２１を介して提供する。

本実施形態に係るインターフェース２は、例えばＰＣＩｅ（Peripheral Component Int
erconnect Express）である。すなわち、コネクタ２１とホスト２との間には、ＰＣＩｅ
の規格に則した高速信号（高速差動信号）が流れる。

尚、インターフェース２は、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial Adv
anced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Express）、ＵＳＢ（
Universal Serial Bus）等の他の規格が用いられてもよい。

コネクタ２１には、基板１１の短手方向に沿った中心位置からずれた位置にスリット２
１ｂが形成されており、ホスト２のコネクタ側に設けられた突起等と嵌まり合うようにな
っている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる
。

電源回路１７は、コネクタ２１及び電源線５を介してホスト電源部４に電気的に接続さ
れる。電源回路１７は、ホスト電源部５から半導体装置１に必要な電源が供給される。電
源回路１７は、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４に電力を供給
する。尚、電源回路１７は、ホスト２から供給される電源の損失を抑えるために、コネク
タ２１の近傍に設置されることが望ましい。

電源回路１７は、電源ＩＣ１７ａを含み、電源ＩＣ１７ａには、抵抗、コンデンサ、イ
ンダクタ、等の電子部品が接続されている。電源ＩＣ１７ａについては、後述する。尚、
電源ＩＣ１７ａは、電源部、電源チップ、複合電源制御ＩＣ、と称されても良く、電源Ｉ
Ｃ１７ａは例えばＰＭＩＣ（Power Management Integrated Circuit）である。

本実施形態に係る電源ＩＣ１７ａは、例えばＷＬＣＳＰ（Wafer Level Chip Size Pack
age）であり、少なくとも１つのチップがパッケージング（封止）される。尚、電源ＩＣ
１７ａはこれに限られない。

コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。さらに、コントローラ１３は、ＮＡＮＤメモリ１２におけるガーベージコレクション処
理や、ウェアレベリング処理を制御する。

ガーベージコレクション処理は、ＮＡＮＤメモリ１２の物理ブロック内の不要な（無効
な）データが書き込まれた領域を効率的に使用できるようにするため、不要なデータ以外
のデータを他の物理ブロックに移動させ、移動元の物理ブロックを解放する処理である。
換言すれば、物理ブロック内の有効なデータを他の物理ブロックに書き込み（コピーし）
、移動元の物理ブロックの全てのデータを消去する処理である。

ウェアレベリング処理は、書き換え回数がブロック間で均等に分散されるように制御す
る処理である。例えば、書き換え回数の多いブロックのデータを書き換え回数が少ない他
のブロックに移動させる処理である。また、書き換え頻度の多いデータを書き換え回数の
少ないブロックに移動させ、例えばコンピュータのＯＳファイル等の書き換え頻度の少な
いデータを書き換え回数の多いブロックに移動させることで、ブロック間の書き換え回数
を平準化しても良い。ウェアレベリング処理の具体的な処理はこれに限られない。

尚、本実施形態においてガーベージコレクション処理やウェアレベリング処理は、所定
の周期で行われるとするが、これに限らず、ホスト２からのコマンドに応じて処理が行わ
れても良いし、ホスト２からのコマンドに応じたＮＡＮＤメモリ１２に対するデータの書
き込み、読み出し、及び消去が終わる度に処理が行われても良い。

また、コントローラ１３は、リセット入力を備えており、入力される信号に応じてコン
トローラ１３自体の状態の初期化（リセット）や、リセット状態の解除を行い、半導体装
置１をシステムとして正常に起動させる。尚、リセット状態の解除に用いられる信号は、
例えばＰＯＷＥＲＯＮＲＥＳＥＴと称される。また、本明細書中の説明において、「
リセット状態にする」と述べた場合、もともとリセット状態であるものをリセット状態に
保つ場合も含むものとする。

ＤＲＡＭ１４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理
情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動
作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情
報として格納している。

温度センサ１８は、例えばコントローラ１３の温度を監視する。尚、温度センサ１８は
、例えば基板１１においてコントローラ１３の近傍に搭載されるが、温度センサ１８の位
置はこれに限らない。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は
無く、コントローラ１３の機能として設けられても良い。

また、温度センサ１８は、温度センサ１８が実装された位置の周辺の温度を計測するが
、温度センサ１８によって計測された温度を「半導体装置１の温度」と称しても良い。ま
た、温度センサ１８がコントローラ１３の近傍に実装された場合、温度センサ１８によっ
て計測された温度を「コントローラ１３の温度」と称しても良い。

前述のように基板１１に実装されるすべての部品が第１面１１ａのみに実装された場合
、第２面１１ｂは、部品が実装されない非部品実装面である。この場合、表面から突出し
た基板搭載部品が基板１１の両面に実装された場合と比較して、半導体装置１の薄型化を
図ることができ、ひいては半導体装置１が実装されるホスト２の小型化、薄型化を図るこ
ともできる。

図３は、本実施形態に係る電源ＩＣ１７ａの構成を示したブロック図である。本実施形
態において電源ＩＣ１７ａは、ロードスイッチ１７０、電源制御部１７１、及び複数の電
源チャネルＣＨ１乃至電源チャネルＣＨ４を備える。尚、各電源チャネルは、単に電源と
称されても良い。尚、電源チャネルの数はこれに限らない。

ロードスイッチ１７０の入力（入力部）Ｖｉｎ０は、基板１１に備えられた配線（配線
層、内部配線）、コネクタ２１、電源線５を介して、ホスト２（具体的には、ホスト電源
部４）と接続される。ロードスイッチ１７０の入力Ｖｉｎ０には、ホスト電源部４から電
力（第１電力）が供給される。

ロードスイッチ１７０の出力（出力部）Ｖｏｕｔ０は、例えば電源ＩＣ１７ａの外部を
経由して、各電源チャネルＣＨの入力Ｖｉｎ１乃至Ｖｉｎ４に電気的に接続される。換言
すれば、ロードスイッチ１７０の出力Ｖｏｕｔ０から、基板１１に備えられた配線（配線
層、内部配線）を経由して、再度電源ＩＣ１７ａ内の各電源チャネルＣＨに電力が供給さ
れる。

一方で、ロードスイッチ１７０がＯｆｆに切り替わった場合、各電源チャネルＣＨへの
電力の供給が停止（遮断、中断）される。

本実施形態において電源チャネルＣＨ１は、例えばＬＤＯ（Low Drop Out）である。ま
た、電源チャネルＣＨ２乃至電源チャネルＣＨ４は、例えばＤＣ／ＤＣコンバータである
。尚、電源チャネルＣＨ１乃至ＣＨ４は、それぞれレジスタＲ１乃至レジスタＲ４を備え
る。

ＬＤＯは、リニア・レギュレータであり、パワーＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor）やパワー・トランジスタといったパワー・デバイス（
パス・トランジスタ）のオン抵抗を利用して、入力電力を強制的に消費することで所望の
出力電圧に変換する回路方式である。ＬＤＯとは、入力と出力の電位差が小さい場合にお
いてもレギュレータとして動作するものを指す。

また、ＤＣ／ＤＣコンバータは、スイッチングレギュレータであり、入力電圧をスイッ
チングすることによってスイッチングパルスを出力し、その出力パルスをインダクタとコ
イルによるフィルタで平滑化することによってＤＣ電源として働く。

本実施形態において、電源チャネルＣＨ２の出力Ｖｏｕｔ２は、コントローラ１３と接
続され、コントローラ１３に所定の電圧（第３電力）を供給する。電源チャネルＣＨ３の
出力Ｖｏｕｔ３は、ＤＲＡＭ１４に接続され、ＤＲＡＭ１４に所定の電圧を供給する。電
源チャネルＣＨ４の出力Ｖｏｕｔ４は、ＮＡＮＤメモリ１２に接続され、ＮＡＮＤメモリ
１２に所定の電圧（第２電力）を供給する。尚、各電源チャネルＣＨの種類や接続関係は
、前述したものに限定されず適宜変更可能である。

電源チャネルＣＨ１乃至電源チャネルＣＨ４は、種々の保護機能を備える。尚、種々の
保護機能は、例えば、ＯＶＰ（Over Voltage Protection）機能、ＵＶＰ（Under Voltage
Protection）機能、ＯＣＰ（Over Current Protection）機能等である。以降、これらを
総称して、保護機能と述べる。また、本実施形態においては、主にＵＶＰ機能が働く場合
について説明する。

本実施形態においてＵＶＰ機能は、各電源チャネルＣＨの出力電圧が、所定の値（ＵＶ
Ｐ閾値、閾値、第２／第３閾値）よりも小さくなった場合に働く（起動される）。より具
体的には、例えば、電源チャネルＣＨ１の出力電圧Ｖｏｕｔが、所定の値Ｖｔｈよりも小
さくなると、電源チャネルＣＨ１に備えられたＵＶＰ機能が働く。ＵＶＰ機能は、例えば
、各電源チャネルＣＨの入力と出力とがショートして、出力側に過電圧が入力された場合
等に働く。

各電源チャネルＣＨに備えられた各レジスタＲには、各電源チャネルＣＨで前述のＵＶ
Ｐ機能が働いているかどうかを監視した結果が保存される。本実施形態では、ＵＶＰ機能
の働いていない状態（初期状態）においては、各レジスタＲには“１”が保持（記録、セ
ット）される。一方で、ＯＶＰ機能の働いた電源チャネルＣＨに備えられたレジスタＲに
は、“０”が保持（記録、セット）される。尚、このレジスタＲは、例えば“ＰＯＷＥＲ
ＧＯＯＤ（ＰＧ）レジスタ”と称されても良い。尚、各レジスタＲは、各電源チャネル
ＣＨを常に監視する構成としても良いし、周期的に（例えば、周期Ｔ１毎に）監視する構
成としても良いが、本実施形態においては、各レジスタＲは、各電源チャネルＣＨを常に
監視するとして説明する。

また、レジスタＲは、ＵＶＰ機能の働いていない状態においては、“１”が保持（記録
、セット）され、さらにＵＶＰ機能の働いた電源チャネルＣＨに備えられたレジスタＲに
は“０”が保持（記録、セット）される構成としても良い。その他、レジスタに記録され
る情報はこれに限られないが、少なくとも、各電源チャネルＣＨにおいてＵＶＰ機能が働
いている状態か否かを示した情報が記録される。

電源制御部１７１は、ロードスイッチ１７０のＯｎ／Ｏｆｆを制御する。また、電源制
御部１７１は、電源チャネルＣＨ１乃至電源チャネルＣＨ４の各レジスタＲを監視する。
電源制御部１７１は、監視対象のレジスタＲ１乃至レジスタＲ４の値が“１”から“０”
になった時、換言すれば、電源チャネルＣＨでＵＶＰ機能が働いた時、ロードスイッチ１
７０をＯｆｆに切り替える。電源制御部１７１は、ロードスイッチ１７０をＯｆｆするこ
とで、各電源チャネル（各電源）への電力の供給を停止する。

尚、電源制御部１７１は、各レジスタＲを常に監視する構成としても良いし、周期的に
（例えば、周期Ｔ２毎に）監視する構成としても良いが、本実施形態においては、電源制
御部１７１は、各レジスタＲを常に監視するとして説明する。

次に、本実施形態に係る半導体装置１の電源ＯＦＦ時における電源ＩＣ１７ａの動作に
ついて説明する。図４は、電源ＩＣ１７ａの電源ＯＦＦ時のシーケンスを示した図である
。また、図５は、電源ＩＣ１７ａの電源ＯＦＦ時の動作を示したフローチャート図である
。

前述のように、電源回路１７（電源ＩＣ１７ａ）には、ホスト２から電源が供給される
。ホスト２からの電源の供給が止まると（図４のＡ点）、ロードスイッチ１７０の入力Ｖ
ｉｎ０の値が下がる。さらに、ロードスイッチ１７０の入力Ｖｉｎ０が、電源のＵＶＬＯ
（Under Voltage LockOut）閾値（第１閾値）を下回った場合（図４のＢ点：図５のＳ１
０１）、電源制御部１７１は、各電源チャネルＣＨをＯＦＦする（図４のＣ点、図５のＳ
１０２）。

各電源チャネルＣＨをＯＦＦすると、図４に示すように各電源チャネルＣＨの出力Ｖｏ
ｕｔが下がる。各電源チャネルＣＨの出力Ｖｏｕｔが所定の値（ＵＶＰ閾値、閾値）を下
回った場合（図４のＤ点、図５のＳ１０３がＹＥＳ）、電源制御部１７１は、ロードスイ
ッチ１７０をＯＦＦする（図４のＥ点）。換言すれば、各チャネルＣＨのレジスタＲが０
となった時、電源制御部１７１は、ロードスイッチ１７０をＯＦＦする。尚、この場合の
ＵＶＰ閾値は、例えば０．３［Ｖ］や０．５［Ｖ］であるが、これに限られない。

以上、本実施形態によると、ロードスイッチ１７０の入力Ｖｉｎ０がＵＶＬＯ閾値を下
回った場合、電源制御部１７１は、ロードスイッチ１７０をＯＦＦせず、各チャネルＣＨ
のみをＯＦＦする。さらに、各チャネルＣＨの出力がＵＶＰ閾値を下回り、各チャネルＣ
ＨのレジスタＲが“０”にセットされた後に、電源制御部１７１はロードスイッチ１７０
をＯＦＦする構成である。

ここで、ロードスイッチ１７０の入力Ｖｉｎ０がＵＶＬＯ閾値を下回った場合に、ロー
ドスイッチ１７０と、各チャネルＣＨと、を共にＯＦＦする構成について、図６を参照し
て説明する。図６は、例えば電源チャネルＣＨ２乃至ＣＨ４の出力側の内部を示した略式
回路図である。前述の通り、電源チャネルＣＨ２乃至ＣＨ４は、例えばＤＣ−ＤＣコンバ
ータである。

ロードスイッチ１７０の入力Ｖｉｎ０がＵＶＬＯ閾値を下回った場合に、ロードスイッ
チ１７０と、各電源チャネルＣＨと、を共にＯＦＦする場合、電源チャネルＣＨの放電抵
抗Ｚが、放電抵抗制御素子ＣｏｎｔＺによりＯＮされ、各電源チャネルＣＨが立ち下がる
。一方で、ロードスイッチ１７０の出力も立ち下がるため、電源チャネルＣＨの入力が放
電抵抗制御素子ＣｏｎｔＺの動作電圧以下になり、放電抵抗Ｚは電源チャネルＣＨの出力
から切り離される。このため、電源チャネルＣＨの立下りが緩やかになり、電源ＩＣ１７
ａの電源ＯＦＦ処理にかかる時間が延びてしまう。

そこで本実施形態では、ロードスイッチ１７０の入力Ｖｉｎ０がＵＶＬＯ閾値を下回っ
た場合、電源制御部１７１は、ロードスイッチ１７０をＯＦＦせず、各チャネルＣＨのみ
をＯＦＦし、さらに、各チャネルＣＨの出力がＵＶＰ閾値を下回り、各チャネルＣＨのレ
ジスタＲが“０”にセットされた後に、電源制御部１７１はロードスイッチ１７０をＯＦ
Ｆする構成である。各電源チャネルＣＨがＯＦＦされてから、ロードスイッチ１７０がＯ
ＦＦされる構成とすることで、電源ＯＦＦ時間を短縮可能である。

（第２実施形態）
次に、第２実施形態について説明する。尚、第１実施形態と同様の構成については、同
様の符号を付してその詳細な説明を省略する。図７は、本実施形態に係る電源ＩＣ１７ｂ
とその周辺の構成を示したブロック図である。本実施形態においてロードスイッチ１７５
は、電源ＩＣ１７ｂとは別個に（電源ＩＣ１７ｂのパッケージの外側に／電源ＩＣ１７ｂ
とは独立して）設けられ、ロードスイッチ１７５の出力Ｖｏｕｔ０は、電源ＩＣ１７ｂの
各電源チャネルＣＨの入力に接続される。

本実施形態において電源ＩＣ１７ｂは、ＰＯＷＥＲＧＯＯＤ出力を備える。ＰＯＷＥ
ＲＧＯＯＤ出力とは、電源ＩＣ内部で保護機能が働いているかどうかを示す信号であり
、保護機能が動作しているか否かを、例えば其々“Ｌｏｗ”と“Ｈｉｇｈ”、もしくは“
Ｌｏｗ”と“Ｈｉ−Ｚ”として区別し、出力する。

尚、電源ＩＣ１７ｂのＰＯＷＥＲＧＯＯＤ出力は、例えばオープンドレイン出力であ
る。より具体的に述べると、電源ＩＣ１７ｂの内部の出力回路には電界効果型トランジス
タ（ＦＥＴ：Field Effect Transistor）が設けられており、このドレインが、電源ＩＣ
１７ｂ内で接続されることなく、電源ＩＣ１７ｂ外まで引き回されている。

また、ＰＯＷＥＲＧＯＯＤ出力は、ロードスイッチ１７５の入力側にプルアップ（Pu
ll-Up）されている。より具体的には、ＰＯＷＥＲＧＯＯＤ出力は、プルアップ抵抗を
介してロードスイッチ１７５の入力側に接続される。

ロードスイッチ１７５には、イネーブル（ＥＮ：Enable）端子が設けられている。ロー
ドスイッチ１７５は、例えばＥＮにＨｉｇｈ（Ｈ）が入力された場合にＯｎされ、ＥＮに
Ｌｏｗ（Ｌ）が入力された場合にＯｆｆされる。

本実施形態において電源チャネルＣＨ１乃至ＣＨ４においてＵＶＰ機能が働いた時、Ｐ
ＯＷＥＲＧＯＯＤ信号がＬｏｗ出力し、ロードスイッチ１７５がＯＦＦされる。このた
め、図６に示すような放電抵抗制御素子ＣｏｎｔＺの動作電圧を下回るタイミングを遅ら
せ、電源ＯＦＦ時間を短縮可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる
。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の
発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除
してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

１：半導体装置、２：ホスト、３：インターフェース、４：ホスト電源部、５：電源線、
１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシ
レータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路、１７ａ，１７ｂ：電源ＩＣ、
１８：温度センサ、２１：コネクタ、１７０，１７５：ロードスイッチ、１７１，１７６
：電源制御部。

Claims

ホストと接続可能なコネクタと、
前記コネクタを介して前記ホストから第１電圧の供給を受ける入力部と、前記入力部と接続された出力部と、前記入力部及び前記出力部と接続され、前記第１電圧を前記出力部に供給するか否かを制御可能なスイッチと、を備え、前記第１電圧から、第２電圧及び第３電圧を生成する電源部と、
前記出力部からの前記第２電圧の供給を、第１チャネルを介して受ける半導体メモリと、
前記出力部からの前記第３電圧の供給を、第２チャネルを介して受けるとともに、前記半導体メモリを制御可能なコントローラと、を備え、
前記電源部は、
前記第１電圧が第１閾値を下回った場合、前記第１チャネルと前記第２チャネルとをオフし、
前記第１チャネルの第１出力が第２閾値を下回り、且つ、前記第２チャネルの第２出力が第３閾値を下回った場合、前記スイッチをオフする、
半導体装置。
前記電源部は、
前記第１出力が前記第２閾値を下回った場合、前記第１出力が前記第２閾値を下回ったことを示す第１レジスタと、前記第２出力が前記第３閾値を下回った場合、前記第２出力が前記第３閾値を下回ったことを示す第２レジスタと、をさらに備える請求項１に記載の半導体装置。
前記電源部は、前記第１チャネルと前記第２チャネルとを制御する制御部を備え、前記制御部は、前記第１レジスタ及び前記第２レジスタを常に監視する請求項２に記載の半導体装置。
前記電源部は、前記第１チャネルと前記第２チャネルとを制御する制御部を備え、前記制御部は、前記第１レジスタ及び前記第２レジスタを、所定の周期で監視する請求項２に記載の半導体装置。
前記第１チャネル及び前記第２チャネルは、ＤＣ−ＤＣコンバータである請求項１乃至請求項４に記載の半導体装置。