JP2017174232A - 半導体装置 - Google Patents

Abstract

【課題】本発明の実施形態は、半導体装置に関してユーザの利便性を向上させる。【解決手段】実施形態の半導体装置は、ホストと接続可能なインターフェースを備えた基板と、前記基板に実装され、複数のダイオードを備えるとともに、第１動作モードと、当該第１動作モードよりも消費電力が小さい第２動作モードと、を切り替え可能なコントローラと、前記ダイオードの順方向電圧値を測定可能な検出部と、前記ホストから供給される電源から第１電圧を生成し、前記コントローラに供給する電源部と、を有し、前記電源部は、前記第１動作モードから前記第２動作モードに切り替えられる場合において、前記順方向電圧値が第１値以下の場合、前記第１電圧よりも小さい第２電圧を生成し、前記コントローラに供給する。【選択図】図６

Description

本発明の実施形態は、半導体装置に関する。

コントローラと複数のメモリとを有した半導体装置が提供されている。半導体装置は、
複数の動作モードで動作可能であり、例えば、通常のモードと、通常のモードよりも消費
電力が小さいモードで動作可能である。

特開２０１５−１２２９２４号公報

本発明の実施形態は、半導体装置に関してユーザの利便性を向上させる。

実施形態の半導体装置は、ホストと接続可能なインターフェースを備えた基板と、前記
基板に実装され、複数のダイオードを備えるとともに、第１動作モードと、当該第１動作
モードよりも消費電力が小さい第２動作モードと、を切り替え可能なコントローラと、前
記ダイオードの順方向電圧値を測定可能な検出部と、前記ホストから供給される電源から
第１電圧を生成し、前記コントローラに供給する電源部と、を有し、前記電源部は、前記
第１動作モードから前記第２動作モードに切り替えられる場合において、前記順方向電圧
値が第１値以下の場合、前記第１電圧よりも小さい第２電圧を生成し、前記コントローラ
に供給する。

第１実施形態に係る半導体装置の外観を示した図。（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図。 第１実施形態に係る半導体装置のシステム構成の一例を示した図。 第１実施形態に係る半導体パッケージを開示した断面を示した図。 第１実施形態に係るコントローラの回路構成を示した図である。 第１実施形態に係るコントローラのシステム構成の一例を示した図。 第１実施形態に係る半導体装置の動作のフローチャートを示した図。

以下、実施の形態について、図面を参照して説明する。

本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。

（第１実施形態）
図１は、本実施形態に係る半導体装置１の外観を示す。図１において、（ａ）は平面図
、（ｂ）は下面図、（ｃ）は側面図である。また、図２は、第１実施形態に係る半導体装
置１のシステム構成の一例を示す。図２に示すように、半導体装置１は、ホスト２と接続
される。

図１に示すように半導体装置１は、基板１１、不揮発性メモリ１２、コントローラ１３
、不揮発性メモリ１２よりも高速で動作可能な揮発性メモリ１４、オシレータ（ＯＳＣ）
１５、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）１６、電源ＩＣ（
ＰＭＩＣ：Power Management Integrated Circuit）１７、温度センサ１８、検出回路１
９、及び抵抗、コンデンサ等のその他の電子部品を有する。

尚、不揮発性メモリ１２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリ
と略す）である。以降の説明では、不揮発性メモリ１２を、「ＮＡＮＤメモリ１２」とし
て説明するが、不揮発性メモリ１２はこれに限らず、例えばＭＲＡＭ（Magnetoresistive
Random Access Memory）等の、不揮発性の他のメモリでも良い。

また、揮発性メモリ１４は例えばＤＲＡＭ（Dynamic Random Access Memory）である。
以降の説明では、揮発性メモリ１４を、「ＤＲＡＭ１４」として説明するが、揮発性メモ
リ１４はこれに限らず、揮発性の他のメモリでも良い。

尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パ
ッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、ＳｉＰ(S
ystem in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ
内に封止されている。

基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であ
り、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａ
とは反対側に位置した第２面１１ｂとを有する。尚、本明細書において、基板１１を構成
する面の内、第１面１１ａ及び第２面１１ｂ以外の面を「側面」と定義する。半導体装置
１において、第１面１１ａ及び第２面１１ｂは、ＮＡＮＤメモリ１２、コントローラ１３
、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、ＰＭＩＣ１７、温度センサ１８、
及び抵抗、コンデンサ等のその他の電子部品等が実装される部品実装面である。

図１に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置し
た第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板インタ
ーフェース部、端子部、接続部）を有する。インターフェース部２１は、例えば複数の接
続端子２１ａ（金属端子）を有する。インターフェース部２１は、ホスト２と電気的に接
続される。インターフェース部２１は、該インターフェース部２１とホスト２との間で信
号（制御信号及びデータ信号）をやり取りする。

本実施形態に係るインターフェース部２１は、例えばＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ
）の規格に則したインターフェースである。すなわち、インターフェース部２１とホスト
２との間には、ＳＡＴＡの規格に則した高速信号（高速差動信号）が流れる。半導体装置
１は、インターフェース部２１を介してホスト２から電源の供給を受ける。

尚、インターフェース部２１は、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ
）やＰＣＩｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）、ＮＶＭｅ（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅ
ｍｏｒｙ ｅｘｐｒｅｓｓ）、等の他の規格に則したものでもよい。

尚インターフェース部２１には、基板１１の短手方向に沿った中心位置からずれた位置
にスリット２１ｂが形成されており、ホスト２のコネクタ側に設けられた突起等と嵌まり
合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐ
ことができる。

ＰＭＩＣ１７は、ホスト２から供給される電源から、ＮＡＮＤメモリ１２、コントロー
ラ１３等に必要な所定電圧を生成する。尚、ＰＭＩＣ１７は、ホスト２から供給される電
源の損失を抑えるために、インターフェース部２１の近傍に設置されることが望ましい。
また、本実施形態においてＰＭＩＣ１７は、Ｉ２Ｃ（Inter-Integrated Circuit）やＳＰ
Ｉ（Serial Peripheral Interface）、ＧＰＩＯ（General Purpose Input/Output）等で
電圧値を制御可能である。

コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。さらに、コントローラ１３は、ＮＡＮＤメモリ１２におけるガーベージコレクション処
理や、ウェアレベリング処理を制御する。

ガーベージコレクション処理は、ＮＡＮＤメモリ１２の物理ブロック内の不要な（無効
な）データが書き込まれた領域を効率的に使用できるようにするため、不要なデータ以外
のデータを他の物理ブロックに移動させ、移動元の物理ブロックを解放する処理である。
換言すれば、物理ブロック内の有効なデータを他の物理ブロックに書き込み（コピーし）
、移動元の物理ブロックの全てのデータを消去する処理である。

ウェアレベリング処理は、書き換え回数がブロック間で均等に分散されるように制御す
る処理である。例えば、書き換え回数の多いブロックのデータを書き換え回数が少ない他
のブロックに移動させる処理である。また、書き換え頻度の多いデータを書き換え回数の
少ないブロックに移動させ、例えばコンピュータのＯＳファイル等の書き換え頻度の少な
いデータを書き換え回数の多いブロックに移動させることで、ブロック間の書き換え回数
を平準化しても良い。ウェアレベリング処理の具体的な処理はこれに限られない。

尚、本実施形態においてガーベージコレクション処理やウェアレベリング処理は、所定
の周期で行われるとするが、これに限らず、ホスト２からのコマンドに応じて処理が行わ
れても良いし、ホスト２からのコマンドに応じたＮＡＮＤメモリ１２に対するデータの書
き込み、読み出し、及び消去が終わる度に処理が行われても良い。

ＤＲＡＭ１４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理
情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動
作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情
報として格納している。

温度センサ１８は、例えばコントローラ１３の温度を監視する。尚、温度センサ１８は
、例えば基板１１においてコントローラ１３の近傍に搭載されるが、温度センサ１８の位
置はこれに限らない。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は
無く、コントローラ１３の機能として設けられても良い。

また、温度センサ１８は、温度センサ１８が実装された位置の周辺の温度を計測するが
、温度センサ１８によって計測された温度を「半導体装置１の温度」と称しても良い。ま
た、温度センサ１８がコントローラ１３の近傍に実装された場合、温度センサ１８によっ
て計測された温度を「コントローラ１３の温度」と称しても良い。

検出回路１９は、コントローラ１３及びＰＭＩＣ１７と接続される。尚、検出回路１９
については後述する。

本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。
本実施形態ではＮＡＮＤメモリ１２を基板１１の第１面１１ａに２つ（１２ａ及び１２ｂ
）、第２面１１ｂに２つ（１２ｃ及び１２ｄ）が実装された例を示すが、例えばＮＡＮＤ
メモリ１２の個数はこれに限定されず、またその場合にＮＡＮＤメモリ１２を含む、基板
１１に実装されるすべての部品が第１面１１ａのみに実装されても良い。

前述のように基板１１に実装されるすべての部品が第１面１１ａのみに実装された場合
、第２面１１ｂは、部品が実装されない非部品実装面である。この場合、表面から突出し
た基板搭載部品が基板１１の両面に実装された場合と比較して、半導体装置１の薄型化を
図ることができ、ひいては半導体装置１が実装されるホスト２の小型化、薄型化を図るこ
ともできる。

図３は、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ、及びコン
トローラ１３としての半導体パッケージを開示した断面を示す。コントローラ１３は、パ
ッケージ基板４１、コントローラチップ４２、ボンディングワイヤ４３、封止部（モール
ド材）４４、及び複数の半田ボール４５を有する。ＮＡＮＤメモリ１２は、パッケージ基
板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封止部（モールド材）３４
、及び複数の半田ボール３５を有する。

基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グランド
層、及び内部配線を含み、ボンディングワイヤ３３，４３及び複数の半田ボール３５，４
５等を介してコントローラチップ４２と複数のメモリチップ３２とを電気的に接続する。

図３に示すように、パッケージ基板３１，４１には、複数の半田ボール３５，４５が設
けられている。複数の半田ボール３５，４５は、例えばパッケージ基板３１の第２面３１
ｂに格子状に配置されている。なお、複数の半田ボール３５は、パッケージ基板３１の第
２面３１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。

また、パッケージ基板３１、４１とコントローラチップ４２、及びメモリチップ３２と
の固定や、複数のメモリチップ３２同士の固定は、マウントフィルム３８、４８によって
行われる。

また、図１に示すように、本実施形態におけるコントローラ１３は略矩形状であり、短
手方向の第１縁部１３ａと、該第１縁部１３ａの反対側に位置する第２縁部１３ｂと、長
手方向の第３縁部１３ｃと、該第３縁部１３ｃの反対側に位置する第４縁部１３ｄとを有
する。なお、前記第２縁部１３ｂは、コントローラ１３と隣り合って基板１１上に搭載さ
れたＮＡＮＤメモリ１２側に位置し、前記第１縁部１３ａは、基板１１が有するインター
フェース部２１側に位置する。

尚、前述した半田ボール４５は、コントローラ１３の第１縁部１３ａ側に存在する半田
ボール４５ａと、第２縁部１３ｂ側に存在する半田ボール４５ｂを含む。また、半田ボー
ル３５は、コントローラ１３側に位置する半田ボール３５ａと、該半田ボール３５ａの反
対側に位置する半田ボール３５ｂと、を含む。

図４は、本実施形態に係るコントローラ１３内の回路構成を示した図である。尚、説明
の便宜上、一部構成（ロジック回路ＬＣ）は詳細な回路図を省略し、ブロックで示す。

図４に示すように、コントローラ１３は、ロジック回路ＬＣ、及びＴＶＳダイオード（
Transient Voltage Suppressor Diode）７（７ａ及び７ｂ）を備える。ＴＶＳダイオード
７は、外部から侵入する静電気（ＥＳＤ：Electro-Static Discharge）を吸収し、各回路
の誤動作を抑制する。

また、図４に示すようにコントローラ１３は、検出回路１９と接続されている。本実施
形態において検出回路１９は、ＴＳＶダイオード７の順方向電圧Ｖｆを取得（検出）する
。

図５は、コントローラ１３のシステム構成の一例を示す。図５に示すように、コントロ
ーラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインタ
ーフェース１３３、及びメモリインターフェース１３４を有する。尚、コントローラ１３
には前述のように、例えば温度センサ１８の機能が設けられても良いし、ＰＭＩＣ１７や
検出回路１９の機能が設けられても良く、コントローラ１３のシステム構成はこれに限定
されない。

バッファ１３１は、ホスト２から送られてくるデータをＮＡＮＤメモリ１２に書き込む
際に、一定量のデータを一時的に記憶したり、ＮＡＮＤメモリ１２から読み出されるデー
タをホスト２へ送り出す際に、一定量のデータを一時的に記憶したりする。尚、バッファ
１３１の機能の少なくとも一部を、例えばＤＲＡＭ１４が担っても良い。

ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト２
から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当領域
に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御したりす
る。

また、ＣＰＵ１３２は、タイマ２３１を備える。タイマ２３１は、コントローラ１３に
電源が供給されている間、常に起動されていても良いし、必要に応じて（例えば、ホスト
からコマンドを受けた時、所定の処理を開始する時、等）適宜起動されても良い。尚、タ
イマ２３１は必ずしもＣＰＵ１３２（コントローラ１３）に設けられる必要は無く、コン
トローラ１３とは独立した電子部品として基板１１に実装されても良い。さらに、タイマ
２３１は省略されても良い。

尚、本実施形態においては単一のＣＰＵ１３２をコントローラ１３が備える場合を示す
が、必ずしもこれに限らず、複数（例えば、４つ）のＣＰＵ１３２をコントローラ１３が
備えても良い。

ホストインターフェース部１３３は、例えば基板１１のインターフェース部２１とＣＰ
Ｕ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コ
ントローラ１３とホスト２との間のインターフェース処理を行う。ホストインターフェー
ス部１３３とホスト２との間には例えばＰＣＩｅに則した高速信号が流れる。

尚、ホストインターフェース部１３３は、コントローラ１３内において、基板１１のイ
ンターフェース部２１の方向、すなわち第１縁部１３ａ側に寄せて配置される。この場合
、ホストインターフェース部１３３と基板１１のインターフェース部２１との配線を、短
くすることが可能になる。

例えば前記ホストインターフェース部１３３が、コントローラ１３内において、インタ
ーフェース部２１の反対方向、すなわち第２縁部１３ｂ側に寄せて配置されると、図１か
らも分かるように、コントローラチップの長手方向の長さ分だけ、インターフェース部２
１とホストインターフェース部１３３とを接続する配線距離も伸びてしまう。配線が長く
なることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性イ
ンピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。

以上の観点から、本実施形態において、ホストインターフェース部１３３は、コントロ
ーラ１３内において第１縁部３１ａに寄せて配置されることが望ましく、例えばホスト２
から命令が送られた場合、インターフェース部２１はホスト２から信号を受け取り、基板
１１の配線パターンから半田ボール４５ａを介してホストインターフェース部１３３と信
号のやり取りを行う。これによって半導体装置１の動作安定性の向上が図られる。ただし
、ホストインターフェース部１３３の位置は、必ずしもこれに限られない。

また、ホストインターフェース部１３３と、基板１１のインターフェース部２１との間
には、電子部品が実装されないことが望ましい。

前述の通り、ホストインターフェース部１３３とインターフェース部２１との間の配線
距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因に
なる、などの問題が生じる。よって、ホストインターフェース部１３３とインターフェー
ス部２１とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインター
フェース部１３３とインターフェース部２１との間に電子部品が実装されることは望まし
くない。

また、電源回路１７やＤＲＡＭ１４等の電子部品は、動作時にノイズを伴う可能性があ
る。これらの電子部品がホストインターフェース部１３３とインターフェース部２１との
間に実装されないことで、ホストインターフェース部１３３とインターフェース部２１と
の間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上
を図ることができる。

メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッフ
ァ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮ
ＡＮＤメモリ１２との間のインターフェース処理を行う。

本実施形態では、メモリインターフェース部１３４はコントローラ１３内において、基
板１１のインターフェース部２１とは反対側の方向、すなわち第２縁部１３ｂ側に寄せて
配置されている。この場合、メモリインターフェース部１３４とＮＡＮＤメモリ１２との
配線距離を短くすることが可能になる。

コントローラ１３から送られる信号は、半田ボール４５ｂを介して基板１１の配線パタ
ーンへと伝わり、半田ボール３５ａからメモリチップ３２へと伝えられる。これにより、
配線距離が短くなり、半導体装置１の動作安定性の向上が図られる。

尚、本実施形態においては基板１１の第２面１１ｂに実装された２つのＮＡＮＤメモリ
１２に関しても基板１１の第２縁部寄りに配置されている。このため基板１１の第１面１
１ａに実装されたコントローラ１３から第２面１１ｂ側に配線を引き回す上でも、メモリ
インターフェース部１３４はコントローラ１３の第２縁部１３ｂ側に位置することが望ま
しい。

さらに、コントローラ１３のメモリインターフェース部１３４と、基板１１上のＮＡＮ
Ｄメモリ１２との間にも、電源回路１７やＤＲＡＭ１４等が実装されないことが望ましい
。これは、メモリインターフェース部１３４とインターフェース部２１との間で交換され
る信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図るためであ
る。

尚、ＳＳＤのような半導体装置１では、省電力化のために複数の電力モードが存在する
。例えば、前述したＳＡＴＡの規格に則したインターフェースが半導体装置１に用いられ
る場合、Ａｃｔｉｖｅ，Ｐａｒｔｉａｌ，Ｓｌｕｍｂｅｒ，Ｄｅｖｉｃｅ Ｓｌｅｅｐ，
といった複数の動作モードが存在する。Ａｃｔｉｖｅモードは通常の動作モードであり、
Ｐａｒｔｉａｌ，Ｓｌｕｍｂｅｒ，Ｄｅｖｉｃｅ Ｓｌｅｅｐ，にかけて、消費電力が小
さい動作モードである。

本実施形態では、半導体装置１は、「通常モード」と、通常モードよりも消費電力が小
さい「低消費電力モード」と、を切り替えて動作可能であるとする。尚、本実施形態にお
いて「低消費電力モード」には、例えばＳＡＴＡ規格の半導体装置１においては前述のＳ
ｌｕｍｂｅｒモード、及びＤｅｖｉｃｅ Ｓｌｅｅｐモードが対応し、データのリード／
ライト時を除いた通常状態の約１０％以下の消費電力となる。ただし、本実施形態に用い
られるインターフェースの規格はＳＡＴＡに限らない。他の規格においても、通常状態の
約１０％以下の消費電力となる場合を、「低消費電力モード」とする。ただし、電源遮断
時（消費電力が０の場合）は除く。

次に、本実施形態に係る動作モード切り替え時における半導体装置１の動作を説明する
。図６は、本実施形態に係る半導体装置１の動作のフローチャートを示した図である。尚
、図６は、半導体装置１の動作モードが、通常モードから低消費電力モードに切り替えら
れる場合を説明する。

また、本実施形態において、例えばホスト２からコマンドを受領することで低消費電力
モードへの切り替えが行われても良いし、半導体装置１が所定の期間、動作（例えば、デ
ータの書き込み、読み出し、及び消去、や、ガーベージコレクション処理及びウェアレベ
リング処理、等）が行われていない場合に低消費電力モードへ切り替えられても良い。尚
、ここでの「所定の期間」は、事前に半導体装置１で設定されていても良いし、ユーザに
よって設定／変更可能な構成でも良い。コントローラ１３は、タイマ２３１を用いて、半
導体装置１の非動作期間を計測／取得する。

はじめに、半導体装置１（コントローラ１３）は、検出回路１９で検出されたＶｆ（Ｔ
ＶＳダイオード７の順方向電圧）を取得する（Ｓ１０１）。尚、検出回路１９は、コント
ローラ１３からの制御信号よって、必要に応じてＶｆを取得しても良いし、所定の周期で
Ｖｆを取得していても良い。

次に、半導体装置１（コントローラ１３）は、Ｓ１０１で取得されたＶｆが、所定の値
（閾値、閾値電圧、第一値）Ｖｔｈよりも大きいか否かを確認する（Ｓ１０２）。Ｖｆが
Ｖｔｈよりも大きい（Ｖｆ＞Ｖｔｈ）場合（Ｓ１０２：Ｙｅｓ）、半導体装置１は低消費
電力モードに切り替えられる（Ｓ１０５）。

より具体的には、Ｓｌｕｍｂｅｒモードの場合は、コントローラ１３のＣＰＵ１３２の
電源の少なくとも一部をオフに切り替えるコマンドを、コントローラ１３から半導体装置
１のＰＭＩＣ１７へ送信（発行）し、ＰＭＩＣ１７の出力をオフにすることで動作モード
（電力モード）を切り替える。また、Ｄｅｖｉｃｅ Ｓｌｅｅｐモードの場合は、ＣＰＵ
１３２の電源の少なくとも一部、及びメモリ（ＮＡＮＤメモリ１２、ＤＲＡＭ１４）の電
源をオフにするコマンドを、コントローラ１３からＰＭＩＣ１７に送信（発行）し、ＰＭ
ＩＣ１７の出力をオフにすることで動作モード（電力モード）を切り替える。ここで、Ｐ
ＭＩＣ１７は、前述のように、ＧＰＩＯやＩ２Ｃ等で出力のオンオフの切り替えが可能な
ものとする。

尚、既述のように、コントローラ１３は複数のＣＰＵ１３２を備えていても良い。よっ
て、コントローラ１３が複数のＣＰＵ１３２を備える場合における低消費電力モードでの
動作時には、すべてのＣＰＵ１３２の電源がオフにされる必要は無く、一部のＣＰＵ１３
２がオンされた状態であっても良い。

一方で、ＶｆがＶｔｈ以下（Ｖｆ≦Ｖｔｈ）の場合、コントローラ１３はＰＭＩＣ１７
に対して電圧変更コマンドを送信（発行）する（Ｓ１０３）。電圧変更コマンドを受領し
たＰＭＩＣ１７は、コントローラ１３に供給する電圧（コア電圧、供給電圧）の値を下げ
る（Ｓ１０４）。尚、このときＰＭＩＣ１７は、Ｖｆの値に応じて、例えば設定されたコ
ア電圧に対して１〜１０％程度下げる。尚、コア電圧の下げ値はこれに限らない。

コントローラ１３に供給されるコア電圧が下げられた後で、半導体装置１は低消費電力
モードに移行する（Ｓ１０５）。尚、低消費電力モードから通常モードに移行（復帰）す
る場合、Ｓ１０４で変更されたコア電圧は、初期値に戻しても良い。

半導体装置１において、低消費電力モードように消費電力が小さい場合、コントローラ
１３の電力が支配的になる。一方で、コントローラ１３は、製作時のシリコンプロセスの
不均一性により、リーク電流が製品毎に異なる場合がある。本発明者らによる試験結果に
よれば、ＴＶＳダイオード７の順方向電圧Ｖｆが小さくなるにつれて、消費電力が大きく
なることが分かっている。このため、Ｖｆが所定の値よりも小さい場合、消費電力を所望
の値まで下げることができない虞がある。例えば、ＳＡＴＡの規格に則したインターフェ
ースでは、Ｄｅｖｉｃｅ Ｓｌｅｅｐモードに移行するためには、消費電力を５ｍＷ以下
に下げる必要があるが、Ｖｆが所定の値よりも小さい場合には、この規格を満たせない虞
が有る。

そこで本実施形態では、半導体装置１が低消費電力モードに移行する場合において、Ｖ
ｆの値が所定の値（Ｖｔｈ）以下の場合（すなわち、消費電力が所定の値より高めの場合
）、ＰＭＩＣ１７からコントローラ１３への供給電圧を下げる構成である。このため、コ
ントローラ１３での消費電力を必要に応じて下げることが可能となり、安定した低消費電
力モードへの移行が可能になる。

また、本実施形態では、半導体装置１は検出回路１７を備える。このため、ホスト２や
ユーザからの制御無しに、前述した電圧制御が可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる
。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の
発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除
してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

１：半導体装置、２：ホスト、７：ＴＶＳダイオード、１１：基板、１２：ＮＡＮＤメモ
リ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシレータ（ＯＳＣ）、１６：ＥＥＰ
ＲＯＭ、１７：ＰＭＩＣ、１８：温度センサ、１９：検出回路、２１：インターフェース
部、３１：パッケージ基板、３２：メモリチップ、３３：ボンディングワイヤ、３４：封
止部、３５：半田ボール、３８：マウントフィルム、４１：パッケージ基板、４２：コン
トローラチップ、４３：ボンディングワイヤ、４４：封止部、４５：半田ボール、４８：
マウントフィルム、１３１：バッファ、１３２：ＣＰＵ、１３３：ホストインターフェー
ス、１３４：メモリインターフェース、２３１：タイマ。

Claims (8)

1. ホストと接続可能なインターフェースを備えた基板と、
   前記基板に実装され、複数のダイオードを備えるとともに、第１動作モードと、当該第
   １動作モードよりも消費電力が小さい第２動作モードと、を切り替え可能なコントローラ
   と、
   前記ダイオードの順方向電圧値を測定可能な検出部と、
   前記ホストから供給される電源から第１電圧を生成し、前記コントローラに供給する電
   源部と、
   を有し、
   前記電源部は、前記第１動作モードから前記第２動作モードに切り替えられる場合にお
   いて、前記順方向電圧値が第１値以下の場合、前記第１電圧よりも小さい第２電圧を生成
   し、前記コントローラに供給する半導体装置。
2. 前記コントローラは、前記順方向電圧値が第１値以下の場合、前記電源部に対して、前
   記第２電圧を供給させるコマンドを送信する請求項１に記載の半導体装置。
3. 前記電源部は、前記順方向電圧値に応じて前記第２電圧の値を決定する請求項２に記載
   の半導体装置。
4. 前記検出部は、前記第１動作モードから前記第２動作モードに切り替えられる都度、前
   記順方向電圧値を測定する請求項３に記載の半導体装置。
5. 前記検出部は、所定の周期で前記順方向電圧値を測定する請求項３に記載の半導体装置
   。
6. 前記第２電圧の値は、前記第１電圧の値よりも最大で１０％小さい請求項４又は請求項
   ５に記載の半導体装置。
7. 前記第２動作モードで動作する場合の消費電力が、前記第１動作モードで動作する場合
   の消費電力の１０％以下である請求項１乃至請求項６のいずれか一項に記載の半導体装置
   。
8. 複数のダイオードを備えるとともに、動作モードの切り替えを制御可能なコントローラ
   と、
   ホストから供給される電源から第１電圧を生成し、前記ダイオードの順方向電圧値が第
   １値以下の場合、前記第１電圧よりも小さい第２電圧を前記コントローラに供給する電源
   部と、
   を有した半導体装置。

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