TWI575713B - 半導體封裝 - Google Patents

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TWI575713B
TWI575713B TW103116149A TW103116149A TWI575713B TW I575713 B TWI575713 B TW I575713B TW 103116149 A TW103116149 A TW 103116149A TW 103116149 A TW103116149 A TW 103116149A TW I575713 B TWI575713 B TW I575713B
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Description

半導體封裝 [相關申請案]
本申請案享有以美國臨時專利申請案61/874,540號(申請日：2013年9月6日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體封裝。
近年來，將複數個半導體晶片密封於1個封裝內之多晶片封裝(MCP，Multi-chip package)係以行動設備等電子設備為中心被廣泛使用。例如，於基板上配置有NAND(Not AND，反及)快閃記憶體及其控制器且該等經塑模材密封之塑模類型之半導體封裝被製品化。
本發明提供一種外形尺寸較小之半導體封裝。
實施形態之半導體封裝包括：基板、第1半導體晶片、第1導線、第1塑模材、第2半導體晶片、第3半導體晶片、第2導線、及第2塑模材。上述基板包含第1、第2焊墊。上述第1半導體晶片係設置於上述基板上。上述第1導線電性連接上述第1焊墊與上述第1半導體晶片。上述第1塑模材將上述基板上之上述第1半導體晶片及上述第1導線密封。上述第2半導體晶片係設置於上述第1塑模材上。上述第3半導體晶片係設置於上述第2半導體晶片上。上述第2導線電性連接上述 第2焊墊與上述第2半導體晶片。上述第2塑模材將上述基板上之上述第1塑模材、上述第2、第3半導體晶片、及上述第2導線密封。
10‧‧‧半導體封裝
11‧‧‧基板
12‧‧‧控制器晶片
13A‧‧‧NAND晶片
13B‧‧‧NAND晶片
13C‧‧‧NAND晶片
13D‧‧‧NAND晶片
13E‧‧‧NAND晶片
13F‧‧‧NAND晶片
13G‧‧‧NAND晶片
13H‧‧‧NAND晶片
14‧‧‧導線
14S‧‧‧導線
15A‧‧‧導線
15B‧‧‧導線
15C‧‧‧導線
15D‧‧‧導線
15E‧‧‧導線
15F‧‧‧導線
15G‧‧‧導線
15H‧‧‧導線
16‧‧‧塑模材
17‧‧‧塑模材
18‧‧‧安裝膜
19A‧‧‧安裝膜
19B‧‧‧安裝膜
19C‧‧‧安裝膜
19D‧‧‧安裝膜
19E‧‧‧安裝膜
19F‧‧‧安裝膜
19G‧‧‧安裝膜
19H‧‧‧安裝膜
20‧‧‧半導體封裝
21‧‧‧焊球
22A‧‧‧NAND晶片
22B‧‧‧NAND晶片
22C‧‧‧NAND晶片
22D‧‧‧NAND晶片
23A‧‧‧安裝膜
23B‧‧‧安裝膜
23C‧‧‧安裝膜
23D‧‧‧安裝膜
24‧‧‧電子零件
24A‧‧‧振盪器(OSC)
24B‧‧‧EEPROM
24C‧‧‧溫度感測器
25‧‧‧DRAM晶片
26‧‧‧安裝膜
27‧‧‧導線
28‧‧‧塑模材
30‧‧‧半導體封裝
31‧‧‧區域
32‧‧‧區域
33‧‧‧區域
34‧‧‧區域
35‧‧‧區域
36‧‧‧區域
40‧‧‧半導體封裝
41‧‧‧配線
42‧‧‧接觸材
43‧‧‧配線
44‧‧‧接觸材
45‧‧‧配線
50‧‧‧半導體封裝
51‧‧‧主機控制器
52‧‧‧電源電路
60‧‧‧半導體封裝
70‧‧‧半導體封裝
80‧‧‧半導體封裝
90‧‧‧半導體封裝
100‧‧‧半導體封裝
110‧‧‧半導體封裝
200‧‧‧電子設備
L1‧‧‧第1配線層
L3‧‧‧第3配線層
L6‧‧‧第6配線層
圖1係第1實施形態之半導體封裝之俯視圖。
圖2係沿圖1中之上述半導體封裝之2-2線的剖面圖。
圖3係上述第1實施形態之第1變化例之半導體封裝的剖面圖。
圖4係上述第1實施形態之第2變化例之半導體封裝的剖面圖。
圖5係第2實施形態之半導體封裝之剖面圖。
圖6係上述第2實施形態之第1變化例之半導體封裝的剖面圖。
圖7係上述第2實施形態之第2變化例之半導體封裝的剖面圖。
圖8係上述第2實施形態之第3變化例之半導體封裝的剖面圖。
圖9係第3實施形態之半導體封裝之剖面圖。
圖10係上述第3實施形態之第1變化例之半導體封裝的剖面圖。
圖11係上述第3實施形態之第2變化例之半導體封裝的剖面圖。
圖12係上述第3實施形態之第3變化例之半導體封裝的剖面圖。
圖13係第4實施形態之控制器晶片與NAND晶片之頂視圖。
圖14係比較例之控制器晶片與NAND晶片之頂視圖。
圖15係概略性地表示上述實施形態中之基板之SATA信號之配線層的剖面圖。
圖16A係表示上述實施形態之半導體封裝中之焊球之排列的仰視圖。
圖16B係上述實施形態之半導體封裝之側視圖。
圖16C係圖2所示之上述半導體封裝之頂視圖。
圖17係上述實施形態之半導體封裝中之焊球之排列的概略圖。
圖18係具有上述實施形態之半導體封裝之電子設備的方塊圖。
圖19係表示上述半導體封裝10之構成之方塊圖。
以下，參照圖式對實施形態進行說明。於以下之說明中，對具有相同功能及構成之構成要素標註相同符號，且僅於必要之情形時進行重複說明。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，並非將構成零件之材質、形狀、構造、及配置等特定為下文所敍述者。
[第1實施形態]
圖1係第1實施形態之半導體封裝的俯視圖。圖2係沿圖1中之上述半導體封裝之2-2線的剖面圖。
半導體封裝10包括：基板11、控制器晶片12、NAND晶片13A、13B、13C、13D、導線14、15A、15B、15C、15D、塑模材16、17、安裝膜18、19A、19B、19C、19D、及焊球21。再者，於圖1中省略導線。上述NAND晶片13A-13D係形成有NAND快閃記憶體之半導體晶片。控制器晶片12係形成有控制上述NAND快閃記憶體之動作之控制器之半導體晶片。
NAND快閃記憶體可為採用於1個單元記錄1位元之單位階記憶體單元(SLC，Single-Level Cell)方式者，亦可為採用於1個單元記錄大於等於2位元之多位階記憶體單元(MLC，Multi-Level Cell)方式者。各個NAND晶片13A、13B、13C、13D之外形尺寸例如為12×10mm。控制器晶片12之外形尺寸例如為6×6mm。NAND晶片13A、13B、13C、13D及控制器晶片12之大小並不限定於此。各NAND晶片13A、13B、13C、13D之厚度可相同，亦可不同。
於上述基板11上配置有控制器晶片12。控制器晶片12係藉由安裝膜18而固定於基板11上。於控制器晶片12之焊墊與基板11之焊墊之間接合有導線14。導線14電性連接控制器晶片12之焊墊與基板11之焊墊之間。控制器晶片12之焊墊例如係分別沿著控制器晶片12之4邊而配 置。例如，配置有沿著第1邊之第1焊墊群、沿著第2邊之第2焊墊群、沿著第3邊之第3焊墊群、及沿著第4邊之第4焊墊群。
於上述基板11上，形成有將控制器晶片12及導線14密封之塑模材16。利用塑模材16將基板11上之控制器晶片12及導線14密封，藉此保護控制器晶片12及導線14免受來自外部之應力、濕氣、污染物質等的傷害。可使用厚膜安裝膜以代替塑模材16。藉由以上方法，形成將控制器晶片12密封之塑模類型之半導體封裝(第1塑模封裝)。
於上述塑模材16上，NAND晶片13A、13B、13C、13D分別向一端方向錯開焊墊區域地積層。即，NAND晶片13A係藉由安裝膜19A而固定於塑模材16上。NAND晶片13B係藉由安裝膜19B而固定於NAND晶片13A上。NAND晶片13C係藉由安裝膜19C而固定於NAND晶片13B上。進而，NAND晶片13D係藉由安裝膜19D而固定於NAND晶片13C上。
於NAND晶片13A之焊墊與基板11之焊墊之間接合有導線15A。NAND晶片13A之焊墊例如係僅沿著NAND晶片13A之1邊而配置。導線15A電性連接NAND晶片13A之焊墊與基板11之焊墊之間。於NAND晶片13B之焊墊與NAND晶片13A之焊墊之間接合有導線15B。NAND晶片13B之焊墊例如係僅沿著與NAND晶片13A之焊墊相同側之1邊而配置。導線15B電性連接NAND晶片13B之焊墊與NAND晶片13A之焊墊之間。
於NAND晶片13C之焊墊與NAND晶片13B之焊墊之間接合有導線15C。NAND晶片13C之焊墊例如係僅沿著與NAND晶片13B之焊墊相同側之1邊而配置。導線15C電性連接NAND晶片13C之焊墊與NAND晶片13B之焊墊之間。進而，於NAND晶片13D之焊墊與NAND晶片13C之焊墊之間接合有導線15D。NAND晶片13D之焊墊例如係僅沿著與NAND晶片13C之焊墊相同側之1邊而配置。導線15D電性連接 NAND晶片13D之焊墊與NAND晶片13C之焊墊之間。
於上述基板11上，形成有將塑模材16、NAND晶片13A-13D、及導線15A-15D密封之塑模材17。利用塑模材17將基板11上之上述NAND晶片13A-13D及導線15A-15D密封，藉此保護該等NAND晶片及導線免受來自外部之應力、濕氣、污染物質等的傷害。進而，於基板11之與形成有塑模材17之面對向之背面形成有外部連接用之焊球21。藉由以上方法，形成將NAND晶片13A-13D密封之塑模類型之半導體封裝(第2塑模封裝)。
上述基板11視需要使用多層之配線基板。上述塑模材16、17可為包含相同材料之樹脂，亦可為包含不同材料之樹脂。於塑模材16中使用灌注用之樹脂。於塑模材17中使用轉注成形用之樹脂。於使用灌注用之樹脂之情形時，以設置包圍應成形之塑膜材之外形之框並且向框內噴出樹脂為宜。若如此般設置框並噴出樹脂，則樹脂不會蔓延流動至端部，可保持塑模材之中央部之平坦性。又，塑模材16、17亦可使用金屬模具成形。若使用金屬模具，則可確保塑模材之上表面之平坦性，因此較為理想。又，塑模材17亦可藉由壓縮成形而成形。
上述第1實施形態之半導體封裝10具有如下構造：基板11上之控制器晶片12由塑模材16密封，進而，塑模材16上之經積層之NAND晶片13A-13D由塑模材17密封。如此，藉由於控制器晶片12上配置經積層之NAND晶片13A-13D，與將控制器晶片12和NAND晶片13A-13D平鋪配置之情形相比，可減小半導體封裝之外形尺寸。再者，於控制器晶片12之焊墊沿著4邊而配置之情形時，由於難以於控制器晶片12上直接積層NAND晶片，故而更理想為採用本實施形態之半導體封裝之構造。
圖3係表示上述第1實施形態之第1變化例之半導體封裝之構造的剖面圖。
半導體封裝20進而包括外形尺寸大於上述NAND晶片13A、13B、13C、13D之NAND晶片22A、22B、22C、22D、及安裝膜23A、23B、23C、23D。於上述塑模材16上積層有NAND晶片22A、22B、22C、22D。再者，可為控制器晶片12之外形尺寸與NAND晶片22A-22D之外形尺寸大致相同，亦可為NAND晶片22A-22D之外形尺寸大於控制器晶片12之外形尺寸。
NAND晶片22A係藉由安裝膜23A而固定於塑模材16上。NAND晶片22B係藉由安裝膜23B而固定於NAND晶片22A上。NAND晶片22C係藉由安裝膜23C而固定於NAND晶片22B上。進而，NAND晶片22D係藉由安裝膜23D而固定於NAND晶片22C上。如圖3所示，NAND晶片22A-22D自塑模材16之側面突出。換言之，於切斷基板11、控制器晶片12、NAND晶片22A-22D、及塑模材16、17之剖面中，NAND晶片22A-22D自塑模材16突出。其他構成及效果與圖2所示之半導體封裝相同。
再者，可如第1實施形態般僅一部分NAND晶片(上側2個NAND晶片13C、13D)自塑模材16之側面突出，亦可如第1變化例般全部NAND晶片22A-22D自塑模材16之側面突出，或者任意一個NAND晶片13A-13D、22A-22D均不自塑模材16之側面突出。該等係根據NAND晶片13A-13D、22A-22D之外形尺寸、控制器晶片12之外形尺寸等而決定。
圖4係表示上述第1實施形態之第2變化例之半導體封裝之構造的剖面圖。
半導體封裝30進而包括配置於基板11上之電子零件24。基板11上之電子零件24由塑模材17密封。電子零件24包含振盪器、溫度感測器、EEPROM(Electrically-Erasable Programmable Read-Only Memory，電子可擦可程式化唯讀記憶體)、晶片電阻、晶片電容器 等。電子零件24例如係藉由構成於基板11之表層或者內層之配線而連接於控制器晶片12、NAND晶片13A-13D等。其他構成及效果與圖2所示之半導體封裝相同。
[第2實施形態]
於第2實施形態中，對基板11上之控制器晶片與DRAM(dynamic random access memory，動態隨機存取記憶體)晶片由塑模材密封且上述塑模材上之NAND晶片進而由塑模材密封之例進行說明。
圖5係表示第2實施形態之半導體封裝之構造的剖面圖。
半導體封裝40進而包括DRAM晶片25、安裝膜26、導線27、及塑模材28。DRAM晶片25係形成有動態隨機存取記憶體(DRAM，dynamic random access memory)之半導體晶片。再者，並不限於DRAM，亦可形成靜態隨機存取記憶體(SRAM，static random access memory)、磁阻式隨機存取記憶體(MRAM，magnetoresistive random access memory)等。DRAM晶片25之外形尺寸例如小於NAND晶片13A-13D或控制器晶片12。然而，根據所需之DRAM之容量，亦可大於NAND晶片13A-13D或控制器晶片12。
於上述基板11上配置有控制器晶片12及DRAM晶片25。控制器晶片12係藉由安裝膜18而固定於基板11上。於控制器晶片12之焊墊與基板11之焊墊之間接合有導線14。DRAM晶片25係藉由安裝膜26而固定於基板11上。於DRAM晶片25之焊墊與基板11之焊墊之間接合有導線27。DRAM晶片25之焊墊例如係沿著晶片之中心線而配置(中心焊墊)。導線27電性連接DRAM晶片25之焊墊與基板11之焊墊之間。
於上述基板11上形成有將控制器晶片12、DRAM晶片25、及導線14、27密封之塑模材28。利用塑模材28將基板11上之控制器晶片12、DRAM晶片25、及導線14、27密封，藉此保護控制器晶片12、DRAM晶片25、及導線14、27免受來自外部之應力、濕氣、污染物質等的傷 害。藉由以上方法，形成將控制器晶片12及DRAM晶片25密封之塑模類型之半導體封裝(第1塑模封裝)。
於上述塑模材28上積層有NAND晶片13A、13B、13C、13D。NAND晶片13A係藉由安裝膜19A而固定於塑模材28上。NAND晶片13B係藉由安裝膜19B而固定於NAND晶片13A上。NAND晶片13C係藉由安裝膜19C而固定於NAND晶片13B上。進而，NAND晶片13D係藉由安裝膜19D而固定於NAND晶片13C上。
於NAND晶片13A之焊墊與基板11之焊墊之間接合有導線15A。於NAND晶片13B之焊墊與NAND晶片13A之焊墊之間接合有導線15B。於NAND晶片13C之焊墊與NAND晶片13B之焊墊之間接合有導線15C。進而，於NAND晶片13D之焊墊與NAND晶片13C之焊墊之間接合有導線15D。
於上述基板11上，形成有將塑模材28、NAND晶片13A-13D、及導線15A-15D密封之塑模材17。利用塑模材17將基板11上之NAND晶片13A-13D及導線15A-15D密封，藉此保護該等NAND晶片及導線免受來自外部之應力、濕氣、污染物質等的傷害。進而，於基板11之與形成有塑模材17之面對向之背面形成有外部連接用之焊球21。藉由以上方法，形成將NAND晶片13A-13D密封之塑模類型之半導體封裝(第2塑模封裝)。
上述第2實施形態之半導體封裝40具有如下構造：基板11上之控制器晶片12與DRAM晶片25由塑模材28密封，進而，塑模材28上之經積層之NAND晶片13A-13D由塑模材17密封。如此，即便於在基板11上配置有DRAM晶片25之情形時，亦可藉由於控制器晶片12上配置經積層之NAND晶片13A-13D，而減小半導體封裝之外形尺寸。其他構成及效果與圖2所示之第1實施形態相同。再者，於DRAM晶片25之焊墊沿著中心線而配置(中心焊墊)之情形時，由於難以於DRAM晶片25 上直接積層NAND晶片13A-13D，故而更理想為採用本實施形態之半導體封裝之構造。
圖6係表示上述第2實施形態之第1變化例之半導體封裝之構造的剖面圖。
半導體封裝50進而包括外形尺寸大於上述NAND晶片13A-13D之NAND晶片22A-22D、及安裝膜23A-23D。於上述塑模材28上積層有NAND晶片22A-22D。如圖6所示，NAND晶片22A-22D重疊至DRAM晶片25之上方。其他構成及效果與圖5所示之第2實施形態相同。
圖7係表示上述第2實施形態之第2變化例之半導體封裝之構造的剖面圖。
半導體封裝60進而包括配置於基板11上之電子零件24。基板11上之電子零件24由塑模材17密封。電子零件24包含振盪器、溫度感測器、EEPROM、電阻、電容器等。其他構成及效果與圖5所示之第2實施形態相同。
圖8係表示上述第2實施形態之第3變化例之半導體封裝之構造的剖面圖。於圖5所示之第2實施形態中係利用相同之塑模材28將控制器晶片12與DRAM晶片25密封，但於該第3變化例中未利用塑模材28將DRAM晶片25密封，而利用塑模材17進行密封。
於上述基板11上配置有控制器晶片12及DRAM晶片25。控制器晶片12係藉由安裝膜18而固定於基板11上。DRAM晶片25係藉由安裝膜26而固定於基板11上。進而，於上述基板11上形成有將控制器晶片12及導線14密封之塑模材16。
於上述塑模材16上積層有NAND晶片13A-13D。於上述基板11上形成有將塑模材16、NAND晶片13A-13D、DRAM晶片25、及導線15A-15D、27密封之塑模材17。利用塑模材17將基板11上之NAND晶片13A-13D、DRAM晶片25、及導線15A-15D、27密封，藉此保護該 等NAND晶片、DRAM晶片、及導線免受來自外部之應力、濕氣、污染物質等之傷害。
上述第3變化例之半導體封裝70具有如下構造：由塑模材16密封基板11上之控制器晶片12，進而，由塑模材17密封塑模材16上之經積層之NAND晶片13A-13D、及DRAM晶片25。
如此，即便於在基板11上配置有DRAM晶片25之情形時，亦可藉由於控制器晶片12上配置經積層之NAND晶片13A-13D，而減小半導體封裝之外形尺寸。其他構成及效果與圖5所示之第2實施形態相同。
[第3實施形態]
於第3實施形態中，對在塑模材上積層有更多NAND晶片且該等由塑模材密封之例進行說明。
圖9係表示第3實施形態之半導體封裝之構造的剖面圖。
半導體封裝80進而包括：NAND晶片13E、13F、13G、13H、安裝膜19E、19F、19G、19H、及導線15E、15F、15G、15H。
於上述塑模材16上，分別向第1方向錯開焊墊區域而積層有NAND晶片13A-13D。進而，於NAND晶片13D上，分別向與上述第1方向相反之第2方向錯開焊墊區域而積層有NAND晶片13E-13H。換言之，於切斷基板11、NAND晶片13A-13H、塑模材16、17之剖面中，NAND晶片13A-13D係向上述剖面之上述第1方向錯開焊墊區域而配置，NAND晶片13E-13H係分別向上述第2方向錯開焊墊區域而配置。
NAND晶片13E係藉由安裝膜19E而固定於NAND晶片13D上。NAND晶片13F係藉由安裝膜19F而固定於NAND晶片13E上。NAND晶片13G係藉由安裝膜19G而固定於NAND晶片13F上。NAND晶片13H係藉由安裝膜19H而固定於NAND晶片13G上。進而，於基板11上配置有電子零件24。
於NAND晶片13E之焊墊與基板11之焊墊之間接合有導線15E。導 線15E電性連接NAND晶片13E之焊墊與基板11之焊墊之間。於NAND晶片13F之焊墊與NAND晶片13E之焊墊之間接合有導線15F。導線15F電性連接NAND晶片13F之焊墊與NAND晶片13E之焊墊之間。
於NAND晶片13G之焊墊與NAND晶片13F之焊墊之間接合有導線15G。導線15G電性連接NAND晶片13G之焊墊與NAND晶片13F之焊墊之間。進而，於NAND晶片13H之焊墊與NAND晶片13G之焊墊之間接合有導線15H。導線15H電性連接NAND晶片13H之焊墊與NAND晶片13G之焊墊之間。
於上述基板11上，形成有將塑模材16、NAND晶片13A-13H、導線15A-15H、及電子零件24密封之塑模材17。利用塑模材17將基板11上之NAND晶片13A-13H、導線15A-15H、及電子零件24密封，藉此保護該等NAND晶片、導線、及電子零件免受來自外部之應力、濕氣、污染物質等的傷害。進而，於基板11之背面形成有外部連接用之焊球21。藉由以上方法，形成塑模類型之半導體封裝(塑模封裝)。其他構成及效果與圖2所示之第1實施形態相同。再者，為了將上述半導體封裝之厚度保持為較薄，宜將NAND晶片13A-13H之各者之半導體基板之厚度設為較薄。
圖10係表示上述第3實施形態之第1變化例之半導體封裝之構造的剖面圖。該第1變化例之半導體封裝90係於塑模材上積層有更多NAND晶片且該等由塑模材密封之另一例，NAND晶片之積層形態與圖9之構造不同。
於上述塑模材16上，分別向第1方向、及與上述第1方向相反之第2方向交替地錯開焊墊區域而積層有NAND晶片13A-13H。換言之，於切斷基板11、NAND晶片13A-13H、塑模材28、17之剖面中，NAND晶片13A-13H係分別向上述剖面之上述第1方向與上述第2方向交替地錯開焊墊區域而配置。
於NAND晶片13A之焊墊與基板11之焊墊之間接合有導線15A。導線15A電性連接NAND晶片13A之焊墊與基板11之焊墊之間。於NAND晶片13B之焊墊與基板11之焊墊之間接合有導線15B。導線15B電性連接NAND晶片13B之焊墊與基板11之焊墊之間。
於NAND晶片13C之焊墊與基板11之焊墊之間接合有導線15C。導線15C電性連接NAND晶片13C之焊墊與基板11之焊墊之間。於NAND晶片13D之焊墊與基板11之焊墊之間接合有導線15D。導線15D電性連接NAND晶片13D之焊墊與基板11之焊墊之間。
於NAND晶片13E之焊墊與基板11之焊墊之間接合有導線15E。導線15E電性連接NAND晶片13E之焊墊與基板11之焊墊之間。於NAND晶片13F之焊墊與基板11之焊墊之間接合有導線15F。導線15F電性連接NAND晶片13F之焊墊與基板11之焊墊之間。
於NAND晶片13G之焊墊與基板11之焊墊之間接合有導線15G。導線15G電性連接NAND晶片13G之焊墊與基板11之焊墊之間。進而，於NAND晶片13H之焊墊與基板11之焊墊之間接合有導線15H。導線15H電性連接NAND晶片13H之焊墊與基板11之焊墊之間。
於上述基板11上，形成有將塑模材16、NAND晶片13A-13H、導線15A-15H、及電子零件24密封之塑模材17。利用塑模材17將基板11上之NAND晶片13A-13H、導線15A-15H、及電子零件24密封，藉此保護該等NAND晶片、導線、及電子零件免受來自外部之應力、濕氣、污染物質等的傷害。藉由以上方法，形成塑模類型之半導體封裝(塑模封裝)。其他構成及效果與圖2所示之第1實施形態相同。
圖11係表示上述第3實施形態之第2變化例之半導體封裝之構造的剖面圖。該第2變化例之半導體封裝100係基板11上之控制器晶片與DRAM晶片由塑模材28密封且於上述塑模材28上積層有更多NAND晶片之例。
於上述基板11上配置有控制器晶片12及DRAM晶片25。控制器晶片12係藉由安裝膜18而固定於基板11上。DRAM晶片25係藉由安裝膜26而固定於基板11上。
進而，於上述基板11上形成有將控制器晶片12、DRAM晶片25、及導線14、27密封之塑模材28。利用塑模材28將基板11上之控制器晶片12、DRAM晶片25、及導線14、27密封，藉此保護控制器晶片12、DRAM晶片25、及導線14、27免受來自外部之應力、濕氣、污染物質等的傷害。
於上述塑模材28上，分別向上述第1方向錯開焊墊區域而積層有NAND晶片13A-13D。進而，於NAND晶片13D上，分別向上述第2方向錯開焊墊區域而積層有NAND晶片13E-13H。
於上述基板11上，形成有將塑模材28、NAND晶片13A-13H、導線15A-15H、及電子零件24密封之塑模材17。利用塑模材17將基板11上之NAND晶片13A-13H、導線15A-15H、及電子零件24密封，藉此保護該等NAND晶片、導線、及電子零件免受來自外部之應力、濕氣、污染物質等的傷害。進而，於基板11之背面形成有外部連接用之焊球21。其他構成及效果與圖9所示之第3實施形態相同。
圖12係表示上述第3實施形態之第3變化例之半導體封裝之構造的剖面圖。該第3變化例之半導體封裝110係基板11上之控制器晶片與DRAM晶片由塑模材28密封且於上述塑模材28上積層有更多NAND晶片之另一例，NAND晶片之積層形態不同。
於上述基板11上配置有控制器晶片12及DRAM晶片25。控制器晶片12係藉由安裝膜18而固定於基板11上。DRAM晶片25係藉由安裝膜26而固定於基板11上。
進而，於上述基板11上形成有將控制器晶片12、DRAM晶片25、及導線14、27密封之塑模材28。
於上述塑模材28上，分別向上述第1方向與上述第2方向交替地錯開焊墊區域而積層有NAND晶片13A-13H。
於上述基板11上，形成有將塑模材28、NAND晶片13A-13H、導線15A-15H、及電子零件24密封之塑模材17。利用塑模材17將基板11上之NAND晶片13A-13H、導線15A-15H、及電子零件24密封，藉此保護該等NAND晶片、導線、及電子零件免受來自外部之應力、濕氣、污染物質等的傷害。藉由以上方法，形成塑模類型之半導體封裝(塑模封裝)。其他構成及效果與圖10所示之第1變化例相同。
[第4實施形態]
於第4實施形態中，對如下例進行說明，即，於在上述第1-第3實施形態中之控制器晶片12與基板11之間，經由導線傳輸串列進階附接技術(SATA，serial advanced technology attachment)標準之信號(以下，記為SATA信號)之情形時，減少雜訊對SATA信號之影響。進而，敍述上述實施形態之半導體封裝之端子排列。再者，若為依據高速介面標準之信號，則可應用與本實施形態之半導體封裝之端子排列相同之構成，未必限定於SATA標準。例如，亦可應用於依據串列連接小電腦系統介面(SAS，serial attached small computer system interface)標準、周邊組件互連高速(PCIe，peripheral component interconnect express)標準等之信號被傳輸之情形。
圖13係自上方觀察第4實施形態之控制器晶片與NAND晶片的圖。又，圖14係自上方觀察比較例之控制器晶片與NAND晶片的圖。
如圖14所示，於控制器晶片12之一端配置有傳輸SATA信號之導線14S。又，於密封有控制器晶片12之塑模材上積層有NAND晶片13A、13B。於NAND晶片13B之一端配置有傳輸信號之導線15B。
如此，於導線14S與導線15B配置於相同之一端側之情形時，導線14S與導線15B重合，因流經導線15B之信號而使雜訊附加至流經導 線14S之SATA信號。
因此，於第4實施形態中，如圖13所示，使NAND晶片13B之導線15B之位置旋轉90度，而使至少導線14S與導線15B不會重合。即，NAND晶片13A、13B之導線15A、15B係以不與控制器晶片12之導線14S重合之方式配置。藉此，可減少對流經導線14S之SATA信號造成之雜訊之影響。
再者，該例係於NAND晶片之導線接合於對向之兩端或者一端之情形時有效。
又，於第1-第3實施形態之半導體封裝之基板11中，亦以其他信號不對SATA信號之傳輸路徑帶來雜訊之方式採取對策。以下就其對策進行敍述。
圖15係概略性地表示上述基板11中之SATA信號之配線層的剖面圖。此處，將基板11製成具有6層之配線層之多層基板。
包含上述基板11之焊墊之配線41係藉由導線而與控制器晶片之焊墊連接。配線41係形成於第1配線層L1。上述配線41係藉由接觸材42而連接於第3配線層L3之配線43。配線43係藉由接觸材44而連接於第6配線層L6之配線45。進而，配線45連接於焊球21。
於該等配線41、接觸材42、配線43、接觸材44、及配線45之傳輸路徑傳輸SATA信號。因此，將配線41、43、45之上層或者下層之配線層作為接地電位層。藉此，利用接地電位層遮蔽配線41、43、45。又，於配線41、43、45之上層或者下層之配線層，不形成圖案。藉由此種對策，減少對上述傳輸路徑之SATA信號造成之雜訊之影響。
又，圖16A係表示第1-第3實施形態之半導體封裝中之焊球之排列的仰視圖。圖16B係上述半導體封裝之側視圖，圖16C係圖2所示之上述半導體封裝之頂視圖。
如圖16A所示，焊球21係配置於基板11之背面。圖17係模式性地表示該等焊球21之分配。再者，圖17所示之球形排列依據JEDEC標準。
圖17所示之由區域31所表示之分配係被輸入輸出SATA信號之焊球。由區域32所表示之分配係用以將上述半導體封裝所產生之熱進行散熱之散熱球(thermal ball)。由區域33所表示之分配係被輸入輸出信號之焊球，由區域34所表示之分配係被供給各種電源電壓之焊球。進而，由區域35所表示之分配係被供給基準電壓、例如接地電位之焊球，由區域36所表示之分配係未連接或者虛設、不可外部連接之焊球。
於圖17所示之球形排列中，例如於半導體封裝中需要散熱，因此配置多個散熱球。又，根據供給至半導體封裝之電流量，以流經1個球之電流不超過容許值之方式增加電源電壓用之球。
[第5實施形態]
上述第1-第4實施形態之半導體封裝例如係將固態驅動器(SSD，solid state drive)作為球狀柵格陣列(BGA，ball grid array)者。上述半導體封裝係搭載於個人電腦、伺服器、及行動電話等電子設備。於第5實施形態中，表示搭載有上述半導體封裝之電子設備之一例。
圖18係表示具有上述半導體封裝之電子設備之構成的方塊圖。
電子設備200包括半導體封裝(此處為SSD)10、主機控制器51、及電源電路52。上述半導體封裝10包含SSD，且作為電子設備200中之儲存裝置發揮功能。電源電路52將用以使電子設備200動作之各種電源供給至主機控制器51及半導體封裝10。主機控制器51控制包含半導體封裝10、電源電路52之電子設備200之動作。主機控制器51例如包含南橋，且於與半導體封裝10之間收發SATA信號等。
圖19係表示上述半導體封裝10之構成之方塊圖。此處表示SSD之 構成。
上述半導體封裝10包括控制器晶片12、NAND晶片13A-13D、DRAM晶片25、振盪器(OSC)24A、電子可擦可程式化唯讀記憶體(EEPROM，electrically erasable and programmable ROM)24B、及溫度感測器24C。
NAND晶片(NAND快閃記憶體)13A-13D係非揮發性記憶體，即便於未供給電源之狀態下亦保持資料。DRAM晶片25用於NAND晶片13A-13D之管理資訊之保管或資料之快取等。振盪器(OSC)24A將特定頻率之動作信號供給至控制器。EEPROM24B將控制程式等作為固定資訊而儲存。溫度感測器24C檢測半導體封裝10內之溫度，並通知至控制器。控制器12控制半導體封裝10內之各部之動作。例如，使用自溫度感測器24C接收之溫度資訊而控制上述各部之動作。
再者，於上述實施形態及變化例中，作為半導體封裝，以由塑模材密封之塑模類型之封裝為例進行了敍述，但亦可應用於由陶瓷材料密封之陶瓷封裝等其他封裝。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍。
10‧‧‧半導體封裝
11‧‧‧基板
12‧‧‧控制器晶片
13A、13B、13C、13D‧‧‧NAND晶片
14、15A、15B、15C、15D‧‧‧導線
16、17‧‧‧塑模材
18、19A、19B、19C、19D‧‧‧安裝膜
21‧‧‧焊球

Claims (10)

  1. 一種半導體封裝，其包括：基板，其包含第1、第2焊墊；第1半導體晶片，其係設置於上述基板上；第1導線，其電性連接上述第1焊墊與上述第1半導體晶片之一端；第1塑模材，其將上述基板上之上述第1半導體晶片及上述第1導線密封；第2半導體晶片，其係設置於上述第1塑模材上；第2導線，其電性連接上述第2焊墊與上述第2半導體晶片之一端，上述第2半導體晶片之上述一端延伸於與上述第1半導體晶片之上述一端交差的方向；及第2塑模材，其將上述基板上之上述第1塑模材、上述第2半導體晶片、及上述第2導線密封；其中上述第2半導體晶片包含NAND快閃記憶體；上述第1半導體晶片包含上述NAND快閃記憶體之控制器；上述基板係包括複數配線層之多層基板，上述複數配線層之中，上層之配線層之配線係藉由接觸材而連接於下層之配線層之配線，上述配線係連接於上述第1焊墊；上述配線之上層之配線層係接地電位層；且經由上述第1導線及上述配線而將信號傳輸至主機。
  2. 一種半導體封裝，其包括第1塑模封裝及第2塑模封裝；該第1塑模封裝包括：基板上之第1半導體晶片；第1導線，其電性連接上述基板上之第1焊墊與上述第1半導體晶片之一端；及第1塑模材，其將上述基板上之上述第1半導體晶片及上述第1 導線密封；且該第1塑模封裝設置於上述基板上；該第2塑模封裝包括：第2半導體晶片，其積層於上述第1塑模封裝上；第2導線，其電性連接上述基板上之第2焊墊與上述第2半導體晶片之一端，上述第2半導體晶片之上述一端延伸於與上述第1半導體晶片之上述一端交差的方向；及第2塑模材，其將上述基板上之上述第1塑模封裝、上述第2半導體晶片及上述第2導線密封；且該第2塑模封裝設置於上述基板上及上述第1塑模封裝上；其中上述第2半導體晶片包含NAND快閃記憶體；上述第1半導體晶片包含上述NAND快閃記憶體之控制器；上述基板係包括複數配線層之多層基板，上述複數配線層之中，上層之配線層之配線係藉由接觸材而連接於下層之配線層之配線，上述配線係連接於上述第1焊墊；上述配線之上層之配線層係接地電位層；且經由上述第1導線及上述配線而將信號傳輸至主機。
  3. 如請求項1或2之半導體封裝，其進而包括：第4半導體晶片，其係設置於上述基板上，且被密封於上述第1塑模材中；及第3導線，其電性連接上述基板上之第3焊墊與上述第4半導體晶片；且上述第3導線係被密封於上述第1塑模材中。
  4. 如請求項1或2之半導體封裝，其進而包括電子零件，該電子零件係設置於上述基板上，且被密封於上述第2塑模材中。
  5. 如請求項1或2之半導體封裝，其進而包括：第4半導體晶片，其係設置於上述基板上，且被密封於上述第2塑模材中；及第3導線，其電性連接上述基板上之第3焊墊與上述第4半導體晶片；且上述第3導線係被密封於上述第2塑模材中。
  6. 如請求項1或2之半導體封裝，其中上述信號係SATA信號，且上 述第1導線與上述第2導線由俯視觀察未重合。
  7. 如請求項1或2之半導體封裝，其進而包括：第3半導體晶片，其係設置於上述第2半導體晶片上，且被密封於上述第2塑模材中；且於切斷上述基板、上述第1、第2、第3半導體晶片、上述第1、第2塑模材之剖面中，上述第2、第3半導體晶片自上述第1塑模材突出。
  8. 如請求項1或2之半導體封裝，其進而包括：第3半導體晶片，其係設置於上述第2半導體晶片上，且被密封於上述第2塑模材中；及複數個第4半導體晶片，其等係設置於上述第3半導體晶片上，且被密封於上述第2塑模材中；且於切斷上述基板、上述第1、第2、第3、第4半導體晶片、上述第1、第2塑模材之剖面中，上述第2、第3半導體晶片係於上述剖面之第1方向錯開焊墊區域而配置，上述第4半導體晶片係於與上述第1方向相反之第2方向錯開焊墊區域而分別配置。
  9. 如請求項1或2之半導體封裝，其進而包括：第3半導體晶片，其係設置於上述第2半導體晶片上，且被密封於上述第2塑模材中；及複數個第4半導體晶片，其等係設置於上述第3半導體晶片上，且被密封於上述第2塑模材中；且於切斷上述基板、上述第1、第2、第3、第4半導體晶片、上述第1、第2塑模材之剖面中，上述第2、第3、第4半導體晶片係於上述剖面之第1方向、及與上述第1方向相反之第2方向交替地錯開焊墊區域而分別配置。
  10. 如請求項3之半導體封裝，其中上述第4半導體晶片包含動態隨機存取記憶體(DRAM，dynamic random access memory)。
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