JP2019153619A - 半導体装置 - Google Patents
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Abstract
【課題】第1の電子部品を埋めるために十分な量の接着層を設けることができる半導体装置を提供する。【解決手段】一つの実施形態に係る半導体装置は、基板と、第1の部材と、接着層と、第1の電子部品と、第2の電子部品と、樹脂とを備える。前記基板は、第1の面を有する。前記第1の部材は、前記第1の面に向く第2の面と、前記第2の面の反対側に位置するとともに第1の有機材料を含む材料によって作られた第3の面と、を有する。前記接着層は、前記第1の面と前記第2の面との間にあって、前記第1の面と前記第2の面とに付着する。前記第1の電子部品は、前記第1の面と前記第2の面との間にあって、前記第1の面に取り付けられ、前記接着層に埋まる。前記第2の電子部品は、前記第3の面に取り付けられる。前記樹脂は、前記第1の部材と、前記接着層と、前記第2の電子部品とが埋められ、前記第1の面及び前記第3の面に付着する。【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
半導体装置として、積層された電子部品を備える装置が知られる。例えば、フィルムオンダイ(Film On Die:FOD)と呼ばれる構造は、積層されたメモリと、ダイアタッチフィルム(Die Attach Film:DAF)のような接着層に埋められたコントローラと、を備える。
上記のFODでは、メモリを配線基板に取り付けるためのDAFに、コントローラが埋まっている。しかし、メモリがコントローラに対して比較的小さい場合、DAFも小さくなるため、コントローラがDAFに十分に埋まらない可能性がある。
一つの実施形態に係る半導体装置は、基板と、第1の部材と、接着層と、第1の電子部品と、第2の電子部品と、樹脂とを備える。前記基板は、第1の面を有する。前記第1の部材は、前記第1の面に向く第2の面と、前記第2の面の反対側に位置するとともに第1の有機材料を含む材料によって作られた第3の面と、を有する。前記接着層は、前記第1の面と前記第2の面との間にあって、前記第1の面と前記第2の面とに付着する。前記第1の電子部品は、前記第1の面と前記第2の面との間にあって、前記第1の面に取り付けられ、前記接着層に埋まる。前記第2の電子部品は、前記第3の面に取り付けられる。前記樹脂は、前記第1の部材と、前記接着層と、前記第2の電子部品とが埋められ、前記第1の面及び前記第3の面に付着する。
(第1の実施形態)
以下に、第1の実施形態について、図1乃至図3を参照して説明する。なお、本明細書において、実施形態に係る構成要素及び当該要素の説明について、複数の表現が記載されることがある。複数の表現がされた構成要素及び説明は、記載されていない他の表現がされても良い。さらに、複数の表現がされない構成要素及び説明も、記載されていない他の表現がされても良い。
以下に、第1の実施形態について、図1乃至図3を参照して説明する。なお、本明細書において、実施形態に係る構成要素及び当該要素の説明について、複数の表現が記載されることがある。複数の表現がされた構成要素及び説明は、記載されていない他の表現がされても良い。さらに、複数の表現がされない構成要素及び説明も、記載されていない他の表現がされても良い。
図1は、第1の実施形態に係る電子機器1の一部を概略的に示す断面図である。本実施形態における一例としての電子機器1は、スマートフォンである。電子機器1は、例えば、パーソナルコンピュータ、ポータブルコンピュータ、タブレット、携帯電話、テレビジョン受像器、ハードディスクドライブ(Hard Disk Drive:HDD)、ソリッドステートドライブ(Solid State Drive:SSD)、USBフラッシュドライブ、SDカード、eMMC(登録商標)、ユニバーサルフラッシュストレージ(Universal Flash Storage:UFS)、メモリーカード、他の記憶装置、ウェアラブルデバイス、スマートスピーカー、家庭用電気機器、及び他の装置であっても良い。
図1に示すように、電子機器1は、回路基板5と、半導体装置10とを有する。回路基板5は、例えば、プリント回路板(PCB)である。回路基板5に、半導体装置10が搭載される。さらに、回路基板5に、電子機器1を制御する中央処理装置(CPU)のような他の装置が搭載されても良い。
本実施形態における一例としての半導体装置10は、フィルムオンダイ(FOD)構造を有するランドグリッドアレイ(Land Grid Array:LGA)の半導体パッケージである。なお、半導体装置10は、他の構造を有しても良いし、ボールグリッドアレイ(Ball Grid Array:BGA)のような他の規格の半導体パッケージであっても良い。
図面に示されるように、本明細書において、X軸、Y軸及びZ軸が定義される。X軸とY軸とZ軸とは、互いに直交する。X軸は、半導体装置10の幅に沿う。Y軸は、半導体装置10の長さ(奥行き)に沿う。Z軸は、半導体装置10の高さ(厚さ)に沿う。
半導体装置10は、基板11と、板材12と、第1の接着層13と、コントローラ14と、複数のフラッシュメモリ15と、複数の第2の接着層17と、スペーサ16と、封止樹脂18と、を有する。半導体装置10は、温度センサのような他の部品をさらに有しても良い。
板材12は、第1の部材の一例である。コントローラ14は、第1の電子部品の一例である。フラッシュメモリ15は、第2の電子部品の一例である。コントローラ14及びフラッシュメモリ15はそれぞれ、例えば、半導体チップとも称され得る。スペーサ16は、第2の部材の一例である。封止樹脂18は、樹脂の一例である。
基板11は、例えば、プリント配線板(PWB)である。基板11は、上面11aと、下面11bとを有する。上面11aは、第1の面の一例である。上面11aは、Z軸の正方向(Z軸の矢印が示す方向)に向く略平坦な面である。下面11bは、上面11aの反対側に位置し、Z軸の負方向(Z軸の矢印の反対方向)に向く略平坦な面である。
基板11の上面11aに、複数のパッド21が設けられる。パッド21は、例えば、ランドとも称され得る。上面11aのパッド21を除く部分は、例えば、ソルダーレジストによって作られる。一方、基板11の下面11bに、複数のランド22が設けられる。下面11bのランド22を除く部分は、例えば、ソルダーレジストによって作られる。
複数のパッド21と、複数のランド22は、例えば、基板11に設けられたバイアや配線を介して、互いに電気的に接続される。なお、少なくとも一つのパッド21が、他のパッド21と電気的に接続され、ランド22から電気的に隔てられても良い。ランド22は、回路基板5に設けられたランドに、例えば半田を介して電気的に接続される。これにより、半導体装置10が回路基板5に搭載される。
板材12は、下面12aと、上面12bと、側面12cとを有する。下面12aは、第2の面の一例である。上面12bは、第3の面の一例である。側面12cは、第4の面の一例である。なお、本明細書における上方、下方、及び側方の呼称は、図1に基づき説明のために付されるものであり、半導体装置10や板材12の向き及び形状を限定するものではない。
下面12aは、Z軸の負方向に向く略平坦な面である。下面12aは、基板11からZ軸の正方向に離間した位置で、基板11の上面11aに向く。上面12bは、下面12aの反対側に位置し、Z軸の正方向に向く略平坦な面である。側面12cは、下面12aと上面12bとの間に位置し、Z軸と交差する方向に向く。
図2は、第1の実施形態の半導体装置10の一部を示す断面図である。なお、図2において、封止樹脂18は省略されている。図2に示すように、板材12は、基材31と、有機層32とを有する。
基材31は、板状に形成される。なお、基材31は、この例に限られない。基材31は、板材12の下面12aと、側面12cの一部とを有する。さらに、基材31は、塗布面31aを有する。塗布面31aは、下面12aの反対側に位置し、Z軸の正方向に向く略平坦な面である。
基材31は、無機層35と、中間層36とを有する。無機層35は、無機部材の一例である。無機層35と中間層36とは、一体に形成される。なお、無機層35と中間層36とは、別々に形成されても良い。
無機層35は、例えば、半導体の製造に用いられるシリコン(Si)を含む材料によって作られる。シリコンは、無機材料の一例である。なお、無機層35は、他の材料によって作られても良い。また、無機層35に有機物が混入されても良い。無機層35は、板材12の下面12aと、側面12cの一部とを有する。
中間層36は、例えば、窒化ケイ素(シリコンナイトライド、Si3N4)を含む材料によって作られる。中間層36は、例えば、無機層35の一部が窒化されることにより生成される。すなわち、中間層36は、無機層35の材料であるシリコンの窒化物を含む材料によって作られる。なお、中間層36は、この例に限らず、シリコンの酸化物である二酸化ケイ素(シリカ、SiO2)、又は他の材料によって作られても良い。中間層36は、基材31の塗布面31aと、板材12の側面12cの一部とを有する。
有機層32は、例えば、ポリイミド(PI)樹脂を含む材料によって作られる。ポリイミド樹脂は、第1の有機材料の一例である。なお、有機層32は、例えば、フェノール樹脂、エポキシ樹脂、又は他の有機材料を含む材料によって作られても良い。また、有機層32に無機物が混入されても良い。
有機層32は、基材31の塗布面31aに塗布される。言い換えると、有機層32は、塗布面31aを有する中間層36に付着する。このため、中間層36は、無機層35と有機層32との間に位置する。有機層32は、板材12の上面12bと、側面12cの一部とを有する。すなわち、板材12の上面12bは、ポリイミド樹脂を含む材料によって作られる。
有機層32は、無機層35に直接付着する場合に比べて強固に、中間層36に付着する。例えば、有機層32と中間層36とが接続(付着)した部分の引張強さは、有機層32が無機層35に付着した場合における有機層32と無機層35とが接続(付着)した部分の引張強さよりも大きい。このように、中間層36に付着した有機層32は、無機層35に付着した場合よりも、剥がれが生じにくい。
第1の接着層13は、ダイアタッチフィルム(DAF)であり、例えば、アクリルポリマーとエポキシ樹脂とを含む材料により作られる。ダイアタッチフィルムは、ダイボンディングフィルム(Die Bonding Film)とも称され得る。
図1に示すように、第1の接着層13は、基板11の上面11aと板材12の下面12aとの間に配置される。第1の接着層13は、上面11aと下面12aとに付着し、基板11と板材12とを互いに固定する。
コントローラ14は、例えば、複数のフラッシュメモリ15の記憶及び読出しを制御する。なお、コントローラ14は、フラッシュメモリ15に限らず、半導体装置10に含まれる他の電子部品を制御しても良い。
コントローラ14は、基板11の上面11aと板材12の下面12aとの間に位置する。このように、板材12は、第1の接着層13を介して、Z軸の方向にコントローラ14に重ねられる。
コントローラ14は、上面11aに取り付けられ、複数の第1のボンディングワイヤ41によって上面11aの複数のパッド21に電気的に接続される。このように、コントローラ14は、ワイヤボンディングによって基板11に設けられる配線と電気的に接続される。なお、コントローラ14はこの例に限らず、例えば、フリップチップ実装のような他の方法によって上面11aに搭載されても良い。
第1のボンディングワイヤ41を含むコントローラ14は、第1の接着層13に埋まっている。すなわち、コントローラ14は、上面11aに搭載された状態で、第1の接着層13に囲まれ、第1の接着層13に覆われる。別の表現によれば、コントローラ14は、第1の接着層13に収容され、第1の接着層13の中にある。
Z軸の方向において、第1の接着層13の長さ(厚さ)は、コントローラ14の長さ(厚さ)を上回る。さらに、Z軸と交差する方向(例えば、X軸の方向)において、第1の接着層13の長さ(幅)は、コントローラ14の長さ(幅)を上回る。
フラッシュメモリ15は、NAND型フラッシュメモリである。なお、フラッシュメモリ15はこの例に限られない。フラッシュメモリ15は、シリコンを含む材料によって作られた層であるシリコン基板(シリコンウェハ)43を含む。すなわち、フラッシュメモリ15の材料と、無機層35の材料とは、ともにシリコンを含む。
図2に示すように、複数のフラッシュメモリ15はそれぞれ、下面15aと、上面15bと、側面15cとを有する。上面15bは、表面の一例である。下面15aは、Z軸の負方向に向く略平坦な面である。上面15bは、下面15aの反対側に位置し、Z軸の正方向に向く略平坦な面である。側面15cは、下面15aと上面15bとの間に位置し、Z軸と交差する方向に向く。
フラッシュメモリ15の上面15bは、例えば、ポリイミド樹脂を含む材料によって作られる。すなわち、フラッシュメモリ15の上面15bの材料と、板材12の有機層32の材料とは、ともにポリイミド樹脂を含む。
図1に示すように、フラッシュメモリ15の上面15bに設けられた端子と、他のフラッシュメモリ15の上面15bに設けられた端子、又は上面11aのパッド21とが、第2のボンディングワイヤ45により電気的に接続される。すなわち、複数のフラッシュメモリ15はそれぞれ、複数の第2のボンディングワイヤ45によって、他のフラッシュメモリ15、又は上面11aの複数のパッド21に電気的に接続される。
複数のフラッシュメモリ15は、第2のボンディングワイヤ45、基板11の配線、及び第1のボンディングワイヤ41を介して、コントローラ14に電気的に接続される。このため、コントローラ14がフラッシュメモリ15を制御できる。
複数のフラッシュメモリ15は、Z軸の方向に積層されて、板材12の上面12bに取り付けられる。上面12bに取り付けられることで、複数のフラッシュメモリ15は、板材12及び第1の接着層13を介して、Z軸の方向にコントローラ14に重ねられる。
複数のフラッシュメモリ15は、第1のフラッシュメモリ51と、第2のフラッシュメモリ52と、第3のフラッシュメモリ53と、第4のフラッシュメモリ54と、を含む。第1乃至第4のフラッシュメモリ51〜54はそれぞれ、下面15a及び上面15bを有する。第1乃至第4のフラッシュメモリ51〜54は、本実施形態においては同一の電子部品であるが、例えば形状や容量が互いに異なっても良い。
第1のフラッシュメモリ51は、板材12の上面12bに取り付けられる。第2のフラッシュメモリ52は、第1のフラッシュメモリ51の上面15bに取り付けられる。第3のフラッシュメモリ53は、第2のフラッシュメモリ52の上面15bに、スペーサ16を介して取り付けられる。第4のフラッシュメモリ54は、第3のフラッシュメモリ53の上面15bに取り付けられる。このように、第2乃至第4のフラッシュメモリ52〜54は、第1のフラッシュメモリ51を介して板材12の上面12bに取り付けられる。
スペーサ16は、例えば、ポリイミド樹脂を含む材料によって作られる。ポリイミド樹脂は、第2の有機材料の一例である。なお、スペーサ16は、例えば、フェノール樹脂、エポキシ樹脂、又は他の材料によって作られても良い。
スペーサ16は、板状に形成される。なお、スペーサ16は、この例に限られない。スペーサ16は、下面16aと、上面16bと、側面16cとを有する。下面16aは、第5の面の一例である。上面16bは、第6の面の一例である。側面16cは、第7の面の一例である。
下面16aは、Z軸の負方向に向く略平坦な面である。上面16bは、下面16aの反対側に位置し、Z軸の正方向に向く略平坦な面である。側面16cは、下面16aと上面16bとの間に位置し、Z軸と交差する方向に向く。スペーサ16がポリイミド樹脂を含む材料によって作られるため、下面16a、上面16b、及び側面16cは、ポリイミド樹脂を含む材料によって作られる。
スペーサ16は、第2のフラッシュメモリ52と第3のフラッシュメモリ53との間に位置する。下面16aは、第2のフラッシュメモリ52の上面15bに向く。上面16bは、第3のフラッシュメモリ53の下面15aに向く。
第2の接着層17は、DAFである。なお、第2の接着層17は、この例に限られない。複数の第2の接着層17は、フラッシュメモリ15の下面15aと、スペーサ16の下面16aとに付着する。
第1のフラッシュメモリ51に付着した第2の接着層17は、板材12の上面12bに付着する。これにより、第2の接着層17は、第1のフラッシュメモリ51を上面12bに取り付ける。
第2のフラッシュメモリ52に付着した第2の接着層17は、第1のフラッシュメモリ51の上面15bに付着する。これにより、第2の接着層17は、第2のフラッシュメモリ52を第1のフラッシュメモリ51に取り付ける。
スペーサ16に付着した第2の接着層17は、第2のフラッシュメモリ52の上面15bに付着する。これにより、第2の接着層17は、スペーサ16の下面16aを第2のフラッシュメモリ52に取り付ける。
第3のフラッシュメモリ53に付着した第2の接着層17は、スペーサ16の上面16bに付着する。これにより、第2の接着層17は、第3のフラッシュメモリ53をスペーサ16の上面16bに取り付ける。
第4のフラッシュメモリ54に付着した第2の接着層17は、第3のフラッシュメモリ53の上面15bに付着する。これにより、第2の接着層17は、第4のフラッシュメモリ54を第3のフラッシュメモリ53に取り付ける。
スペーサ16は、第2のフラッシュメモリ52と第3のフラッシュメモリ53との間に限らず、第1のフラッシュメモリ51と第2のフラッシュメモリ52との間、又は第3のフラッシュメモリ53と第4のフラッシュメモリ54との間にあっても良い。スペーサ16により、例えば、フラッシュメモリ15と他の部品との干渉が抑制されたり、第2のボンディングワイヤ45を配置可能な空間が形成されたりすることができる。
図1における第2の接着層17は、第1の接着層13より薄い。しかし、第2の接着層17の厚さは、第1の接着層13の厚さと同じでも良いし、第1の接着層13より厚くても良い。
図3は、第1の実施形態の半導体装置10を概略的に示す平面図である。図3において、封止樹脂18と、第1のボンディングワイヤ41と、第2のボンディングワイヤ45とは省略される。
図3のようにZ軸の負方向へ向かって見た平面視において、コントローラ14は、板材12よりも小さく、且つ板材12の側面12cの内側にある。側面12cは、第1の部材の縁の一例である。別の表現によれば、Z軸の負方向へ向かって見た平面視において、コントローラ14は、板材12の側面12cの内側にあって、側面12cから離間する。さらに別の表現によれば、コントローラ14のX−Y平面における領域は、板材12のX−Y平面における領域内に収まる。
さらに、Z軸の負方向へ向かって見た平面視において、複数のフラッシュメモリ15は、板材12よりも小さく、且つ板材12の側面12cの内側にある。なお、フラッシュメモリ15は、Z軸の負方向へ向かって見た平面視において、板材12より大きくても良いし、側面12cの外側にあっても良い。
上述のように、板材12の上面12bに、第1のフラッシュメモリ51が取り付けられる。上面12bは、第1の部分12baと、第2の部分12bbとを有する。第1の部分12baは、上面12bのうち、第1のフラッシュメモリ51が取り付けられ、第1のフラッシュメモリ51により覆われた部分である。第2の部分12bbは、上面12bのうち、第1の部分12baを除いた部分である。第2の部分12bbの面積は、板材12の側面12cの面積よりも大きい。
図1の封止樹脂18は、例えば、二酸化ケイ素のような無機物を混合されたエポキシ樹脂を含む材料によって作られる。なお、封止樹脂18は、他の合成樹脂を含む材料によって作られても良い。封止樹脂18は、基板11に搭載された板材12、第1の接着層13、コントローラ14、複数のフラッシュメモリ15、スペーサ16、及び複数の第2の接着層17を封止する。
板材12、コントローラ14が埋められた第1の接着層13、複数のフラッシュメモリ15、スペーサ16、及び複数の第2の接着層17が、封止樹脂18に埋まる。すなわち、板材12、第1の接着層13、複数のフラッシュメモリ15、スペーサ16、及び複数の第2の接着層17は、封止樹脂18に囲まれ、封止樹脂18に覆われる。別の表現によれば、板材12、第1の接着層13、複数のフラッシュメモリ15、スペーサ16、及び複数の第2の接着層17は、封止樹脂18に収容され、封止樹脂18の中にある。
封止樹脂18は、基板11の上面11aと、板材12の上面12b及び側面12cと、第1の接着層13と、フラッシュメモリ15の上面15b及び側面15cと、スペーサ16の側面16cと、第2の接着層17とに付着する。封止樹脂18は、板材12の上面12bのうち、第2の部分12bbに付着する。このため、上面12bの封止樹脂18が付着した部分(第2の部分12bb)の面積は、側面12cの封止樹脂18が付着した部分の面積よりも大きい。
基板11の上面11aと、板材12の上面12bと、第1の接着層13と、フラッシュメモリ15の上面15bと、スペーサ16の側面16cと、第2の接着層17と、封止樹脂18とは、有機材料を含む材料によって作られる。有機樹脂同士の付着となることで、封止樹脂18は、無機材料に付着する場合に比べて強固に、基板11の上面11aと、板材12の上面12bと、第1の接着層13と、フラッシュメモリ15の上面15bと、スペーサ16の側面16cと、第2の接着層17とに付着する。
例えば、封止樹脂18と板材12の上面12bとの密着性が高くなる。このため、封止樹脂18と板材12の上面12bとが接続(付着)した部分の引張強さは、封止樹脂18と無機層35の側面12cとが接続(付着)した部分の引張強さよりも大きい。このように、封止樹脂18の、上面12bに付着した部分は、無機材料によって作られた部分に付着した場合に比べ、剥がれが生じにくい。
以下、板材12及び第1の接着層13の製造方法の一部について例示する。なお、板材12及び第1の接着層13の製造方法は以下の方法に限らず、他の方法を用いても良い。
まず、フラッシュメモリ15のシリコン基板43を製造する基板製造装置により、シリコンウェハが製造される。シリコンウェハは、切り分け(ダイシング)前の複数の基材31を含むシリコンの板である。以下、説明のため、ダイシング前のシリコンウェハも基材31として説明する。
基板製造装置は、フラッシュメモリ15のシリコン基板43と同じ材料により基材31を作っても良いし、フラッシュメモリ15のシリコン基板43と若干異なる材料により基材31を作っても良い。しかし、フラッシュメモリ15のシリコン基板43の材料と、基材31の材料とは、ともにシリコンを含む。
次に、窒化装置により、基材31の一部が窒化される。これにより、基材31に、窒化ケイ素の層である中間層36が設けられる。なお、酸化装置が基材31の一部を酸化することで、基材31に二酸化ケイ素の層である中間層36が設けられても良い。そして、中間層36の塗布面31aに、有機層32が塗布される。なお、中間層36の生成が省略され、有機層32が無機層35に塗布されても良い。
次に、グラインダにより、基材31の無機層35が削られる(グラインディング)。これにより、基材31の厚さが調整される。そして、無機層35の下面12aに、DAFである第1の接着層13が付着される。
次に、有機層32及び第1の接着層13が付着されたシリコンウェハが切り分けられる(ダイシング)。これにより、図1に示す板材12及び第1の接着層13が、一体的な部品として得られる。
以上説明された第1の実施形態に係る半導体装置10において、コントローラ14は、基板11の上面11aと板材12の下面12aとの間にあって、上面11aと下面12aとに付着する第1の接着層13に埋まる。フラッシュメモリ15は、板材12の上面12bに取り付けられる。これにより、FOD構造において、フラッシュメモリ15の大きさや形状にかかわらず、コントローラ14を埋めるために十分な量の第1の接着層13を基板11と板材12との間に設けることができ、フラッシュメモリ15を安定させることができる。
板材12と、第1の接着層13と、フラッシュメモリ15とが埋められた封止樹脂18は、基板11の上面11a及び板材12の上面12bに付着する。上面12bは、有機材料であるポリイミド樹脂を含む材料によって作られる。このため、上面12bが無機材料で作られる場合に比べ、封止樹脂18がより確実に板材12の上面12bに付着できる。従って、例えば、封止樹脂18が板材12から剥がれることが抑制され、半導体装置10の歩留まりの低下が抑制される。
下面12aが向く方向へ向かって見た平面視において、コントローラ14は、板材12より小さく、且つ板材12の側面12cの内側にある。これにより、コントローラ14がより確実に第1の接着層13に埋まり、板材12と、当該板材12に取り付けられるフラッシュメモリ15とが、安定する。
下面12aが向く方向へ向かって見た平面視において、フラッシュメモリ15は、板材12より小さく、且つ板材12の側面12cの内側にある。すなわち、フラッシュメモリ15よりも大きい板材12に第1の接着層13を設けることで、フラッシュメモリ15が小さくても、コントローラ14をより確実に第1の接着層13に埋めることができる。従って、板材12と、当該板材12に取り付けられるフラッシュメモリ15とが、安定する。
上面12bの封止樹脂18が付着した部分(第2の部分12bb)の面積は、側面12cの封止樹脂18が付着した部分の面積よりも大きい。すなわち、封止樹脂18が付着した部分の面積がより大きい上面12bが、有機材料を含む材料によって作られる。これにより、封止樹脂18がより確実に板材12に付着できる。
板材12は、下面12aを有するとともにシリコンのような無機材料によって作られた無機層35と、上面12bを有するとともに有機材料を含む材料によって作られた有機層32と、を有する。板材12の一部が無機材料によって作られるため、板材12の剛性を高く設定しやすい。
板材12は、無機層35と有機層32との間に位置する中間層36を有する。有機層32と中間層36とが接続した部分の引張強さは、有機層32が無機層35に付着した場合における有機層32と無機層35とが接続した部分の引張強さよりも大きい。これにより、有機層32の剥離が抑制される。
板材12は、無機層35と有機層32との間に位置するとともに窒化ケイ素を含む材料によって作られた中間層36を有する。これにより、窒化により、基材31に容易に中間層36を設けることができ、有機層32の剥離を抑制することができる。
フラッシュメモリ15は、無機材料であるシリコンを含む材料によって作られたシリコン基板43を含む。これにより、フラッシュメモリ15のシリコン基板43の製造と、無機層35を含む基材31の製造とを一部共通化することができ、半導体装置10のコストの増大が抑制される。
スペーサ16が、隣り合う二つのフラッシュメモリ15の間に設けられる。封止樹脂18は、スペーサ16の側面16cに付着する。側面16cは、有機材料であるポリイミド樹脂を含む材料で作られる。このため、側面16cが無機材料で作られる場合に比べ、封止樹脂18がより確実にスペーサ16の側面16cに付着できる。
フラッシュメモリ15の上面15bが、ポリイミド樹脂を含む材料によって作られる。これにより、フラッシュメモリ15の上面15bの材料と、板材12の上面12bの材料とを共通化することができ、半導体装置10のコストの増大が抑制される。
(第2の実施形態)
以下に、第2の実施形態について、図4を参照して説明する。なお、以下の実施形態の説明において、既に説明された構成要素と同様の機能を持つ構成要素は、当該既述の構成要素と同じ符号が付され、さらに説明が省略される場合がある。また、同じ符号が付された複数の構成要素は、全ての機能及び性質が共通するとは限らず、各実施形態に応じた異なる機能及び性質を有していても良い。
以下に、第2の実施形態について、図4を参照して説明する。なお、以下の実施形態の説明において、既に説明された構成要素と同様の機能を持つ構成要素は、当該既述の構成要素と同じ符号が付され、さらに説明が省略される場合がある。また、同じ符号が付された複数の構成要素は、全ての機能及び性質が共通するとは限らず、各実施形態に応じた異なる機能及び性質を有していても良い。
図4は、第2の実施形態に係る電子機器1の一部を概略的に示す断面図である。図4に示すように、第2の実施形態の板材12は、ポリイミド樹脂を含む材料によって作られる。このため、下面12a、上面12b、及び側面12cも、ポリイミド樹脂を含む材料によって作られる。
以上説明された第2の実施形態の半導体装置10において、板材12が、ポリイミド樹脂を含む材料によって作られる。これにより、ポリイミド樹脂を含む材料によって上面12bを容易に作ることができる。さらに、側面12cもポリイミド樹脂を含む材料によって作られるため、封止樹脂18がより確実に板材12に付着でき、例えば、封止樹脂18が板材12から剥がれることが抑制される。
以下に、第1及び第2の実施形態の変形例について説明する。当該変形例において、板材12の有機層32又は板材12は、エポキシ樹脂を含む材料によって作られる。エポキシ樹脂は、第1の有機材料の一例である。このため、封止樹脂18は、有機層32の材料であるエポキシ樹脂を含む材料によって作られる。
本変形例では、板材12の有機層32又は板材12がポリイミド樹脂を含む材料によって作られ、封止樹脂18もポリイミド樹脂を含む材料によって作られても良い。このように、本変形例においては、板材12の上面12b又は板材12の材料と、封止樹脂18の材料とは、共通の有機材料を含む。
本変形例において、封止樹脂18は、板材12の上面12b又は板材12の材料と同じエポキシ樹脂又はポリイミド樹脂を含む材料によって作られる。これにより、封止樹脂18がより確実に板材12の上面12bに付着できる。さらに、封止樹脂18の熱膨張率と上面12bの熱膨張率とが近くなり、熱膨張及び収縮による剥離が抑制される。
以上説明された複数の実施形態において、コントローラ14が第1の電子部品の一例であり、フラッシュメモリ15が第2の電子部品の一例である。しかし、第1の電子部品及び第2の電子部品はこの例に限られない。例えば、インターフェースチップのような他の電子部品が第1の電子部品の一例であっても良い。また、積層された複数の第2の電子部品は、例えば、フラッシュメモリ15に限らず、複数の種類の電子部品を含んでも良い。
以上説明された少なくとも一つの実施形態によれば、第1の電子部品は、基板の第1の面と第1の部材の第2の面との間にあって、第1の面と第2の面とに付着する接着層に埋まる。第2の電子部品は、第1の部材の第3の面に取り付けられる。これにより、第2の電子部品の大きさにかかわらず、第1の電子部品を埋めるために十分な量の接着層を基板と第1の部材との間に設けることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…半導体装置、11…基板、11a…上面、12…板材、12a…下面、12b…上面、13…第1の接着層、14…コントローラ、15…フラッシュメモリ、16…スペーサ、16a…下面、16b…上面、16c…側面、18…封止樹脂、32…有機層、35…無機層、36…中間層、43…シリコン基板、51…第1のフラッシュメモリ、52…第2のフラッシュメモリ、53…第3のフラッシュメモリ、54…第4のフラッシュメモリ。
Claims (14)
- 第1の面を有する基板と、
前記第1の面に向く第2の面と、前記第2の面の反対側に位置するとともに第1の有機材料を含む材料によって作られた第3の面と、を有する第1の部材と、
前記第1の面と前記第2の面との間にあって、前記第1の面と前記第2の面とに付着する接着層と、
前記第1の面と前記第2の面との間にあって、前記第1の面に取り付けられ、前記接着層に埋まった第1の電子部品と、
前記第3の面に取り付けられた第2の電子部品と、
前記第1の部材と、前記接着層と、前記第2の電子部品とが埋められ、前記第1の面及び前記第3の面に付着する、樹脂と、
を具備する半導体装置。 - 前記第2の面が向く方向へ向かって見た平面視において、前記第1の電子部品は、前記第1の部材より小さく、且つ前記第1の部材の縁の内側にある、請求項1の半導体装置。
- 前記第2の面が向く方向へ向かって見た平面視において、前記第2の電子部品は、前記第1の部材より小さく、且つ前記第1の部材の縁の内側にある、請求項1又は請求項2の半導体装置。
- 前記第1の部材は、前記第2の面と前記第3の面との間に位置する第4の面を有し、
前記樹脂は、前記第4の面にさらに付着し、
前記第3の面の前記樹脂が付着した部分の面積は、前記第4の面の前記樹脂が付着した部分の面積よりも大きい、
請求項1乃至請求項3のいずれか一つの半導体装置。 - 前記第1の部材は、前記第2の面を有するとともに無機材料によって作られた無機部材と、前記第3の面を有するとともに前記第1の有機材料を含む材料によって作られた有機層と、を有する、請求項1乃至請求項4のいずれか一つの半導体装置。
- 前記第1の部材は、前記無機部材と前記有機層との間に位置する中間層を有し、
前記有機層は、前記中間層に付着し、
前記有機層と前記中間層とが接続した部分の引張強さは、前記有機層が前記無機部材に付着した場合における前記有機層と前記無機部材とが接続した部分の引張強さよりも大きい、
請求項5の半導体装置。 - 前記第1の部材は、前記無機部材と前記有機層との間に位置するとともに前記無機材料の酸化物又は窒化物を含む材料によって作られた中間層を有し、
前記有機層は、前記中間層に付着する、
請求項5の半導体装置。 - 前記第2の電子部品は、前記無機材料を含む材料によって作られた層を含む、請求項5乃至請求項7のいずれか一つの半導体装置。
- 前記第1の部材が、前記第1の有機材料を含む材料によって作られる、請求項1乃至請求項4のいずれか一つの半導体装置。
- 積層されて前記第3の面に取り付けられた複数の前記第2の電子部品と、
隣り合う二つの前記第2の電子部品の間にあって、一つの前記第2の電子部品が取り付けられた第5の面と、他の一つの前記第2の電子部品が取り付けられた第6の面と、前記第5の面と前記第6の面との間に位置するとともに第2の有機材料を含む材料によって作られた第7の面と、を有し、前記樹脂に埋まった第2の部材と、
をさらに具備し、
前記樹脂は、前記第7の面にさらに付着する、
請求項1乃至請求項9のいずれか一つの半導体装置。 - 前記第2の電子部品の表面が、前記第1の有機材料を含む材料によって作られる、請求項1乃至請求項10のいずれか一つの半導体装置。
- 前記樹脂は、前記第1の有機材料を含む材料によって作られる、請求項1乃至請求項11のいずれか一つの半導体装置。
- 前記第1の有機材料はポリイミド樹脂を含む、請求項1乃至請求項12のいずれか一つの半導体装置。
- 前記第2の電子部品は、フラッシュメモリを有し、
前記第1の電子部品は、前記フラッシュメモリを制御するよう構成されたコントローラを有する、
請求項1乃至請求項13のいずれか一つの半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018035714A JP2019153619A (ja) | 2018-02-28 | 2018-02-28 | 半導体装置 |
TW107124478A TWI701774B (zh) | 2018-02-28 | 2018-07-16 | 半導體裝置 |
CN201810895467.5A CN110211952B (zh) | 2018-02-28 | 2018-08-08 | 半导体装置 |
US16/120,738 US11476240B2 (en) | 2018-02-28 | 2018-09-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018035714A JP2019153619A (ja) | 2018-02-28 | 2018-02-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019153619A true JP2019153619A (ja) | 2019-09-12 |
Family
ID=67686163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018035714A Pending JP2019153619A (ja) | 2018-02-28 | 2018-02-28 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11476240B2 (ja) |
JP (1) | JP2019153619A (ja) |
CN (1) | CN110211952B (ja) |
TW (1) | TWI701774B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7427480B2 (ja) | 2020-03-09 | 2024-02-05 | キオクシア株式会社 | 半導体装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021148653A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体装置、検査用部品、および検査装置 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3644662B2 (ja) * | 1997-10-29 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体モジュール |
JP3913481B2 (ja) * | 2001-01-24 | 2007-05-09 | シャープ株式会社 | 半導体装置および半導体装置の製造方法 |
US20040061213A1 (en) * | 2002-09-17 | 2004-04-01 | Chippac, Inc. | Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages |
JP4705748B2 (ja) * | 2003-05-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7364945B2 (en) * | 2005-03-31 | 2008-04-29 | Stats Chippac Ltd. | Method of mounting an integrated circuit package in an encapsulant cavity |
JP4520355B2 (ja) * | 2005-04-19 | 2010-08-04 | パナソニック株式会社 | 半導体モジュール |
US7763963B2 (en) * | 2005-05-04 | 2010-07-27 | Stats Chippac Ltd. | Stacked package semiconductor module having packages stacked in a cavity in the module substrate |
JP2010010644A (ja) * | 2008-05-27 | 2010-01-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2010199286A (ja) * | 2009-02-25 | 2010-09-09 | Elpida Memory Inc | 半導体装置 |
US8357563B2 (en) | 2010-08-10 | 2013-01-22 | Spansion Llc | Stitch bump stacking design for overall package size reduction for multiple stack |
JP2013021216A (ja) * | 2011-07-13 | 2013-01-31 | Toshiba Corp | 積層型半導体パッケージ |
US9773766B2 (en) * | 2013-01-09 | 2017-09-26 | Sandisk Information Technology (Shanghai) Co., Ltd. | Semiconductor device including independent film layer for embedding and/or spacing semiconductor die |
US10297571B2 (en) * | 2013-09-06 | 2019-05-21 | Toshiba Memory Corporation | Semiconductor package |
JP2015176906A (ja) | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
JP2015177059A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置 |
JP6276151B2 (ja) * | 2014-09-17 | 2018-02-07 | 東芝メモリ株式会社 | 半導体装置 |
JP2016062212A (ja) * | 2014-09-17 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
US9627367B2 (en) * | 2014-11-21 | 2017-04-18 | Micron Technology, Inc. | Memory devices with controllers under memory packages and associated systems and methods |
JP2016178196A (ja) | 2015-03-19 | 2016-10-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR20170014746A (ko) * | 2015-07-31 | 2017-02-08 | 에스케이하이닉스 주식회사 | 스택 패키지 및 그 제조방법 |
JP2017059583A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社東芝 | 半導体装置 |
-
2018
- 2018-02-28 JP JP2018035714A patent/JP2019153619A/ja active Pending
- 2018-07-16 TW TW107124478A patent/TWI701774B/zh active
- 2018-08-08 CN CN201810895467.5A patent/CN110211952B/zh active Active
- 2018-09-04 US US16/120,738 patent/US11476240B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7427480B2 (ja) | 2020-03-09 | 2024-02-05 | キオクシア株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20190267364A1 (en) | 2019-08-29 |
CN110211952A (zh) | 2019-09-06 |
CN110211952B (zh) | 2023-08-01 |
TW201939684A (zh) | 2019-10-01 |
US11476240B2 (en) | 2022-10-18 |
TWI701774B (zh) | 2020-08-11 |
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Date | Code | Title | Description |
---|---|---|---|
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