JP7427480B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置の小型化、高速化、高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止した構造の半導体記憶装置等の半導体パッケージが実用化されている。半導体記憶装置は、例えば配線基板上にＦＯＤ（Ｆｉｌｍ Ｏｎ Ｄｅｖｉｃｅ）材によりコントローラチップを埋め込みつつ接着し、ＦＯＤ材上にメモリチップを多段に積層した構造を備えている。このような半導体記憶装置を構成する半導体装置においては、メモリチップの積層数が増加しており、１６段、２４段、３２段というような個数でメモリチップを積層することが行われている。多段に積層された半導体チップを有する半導体装置においては、配線基板に接着されたＦＯＤ材に亀裂が生じ、基板配線を断裂させて不良を生じさせるおそれがあることから、ＦＯＤ材のような接着層の亀裂を抑制することが求められている。
米国特許第８８９６１１２号明細書 特開２０１８－０４１９６６号公報
本発明が解決しようとする課題は、半導体チップを配線基板に接着する接着層の亀裂及びそれに起因する基板配線の断裂等を抑制することを可能にした半導体装置を提供することにある。
実施形態の半導体装置は、配線基板と、前記配線基板に搭載された第１の半導体チップと、前記第１の半導体チップを埋め込むように前記配線基板の上に設けられた接着層と、前記第１の半導体チップの上に積み重ねて搭載された複数の第２の半導体チップと、前記第１の半導体チップ及び前記複数の第２の半導体チップを封止するように、前記配線基板の上に設けられた封止樹脂層と、を具備し、前記接着層は、１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材を含み、積み重ねられた前記複数の第２の半導体チップによる積層体の厚さは、前記封止樹脂層の上面から前記配線基板の下面までの厚さの６７％以上である。
第１の実施形態による半導体装置を示す断面図である。 実施形態の接着層としての樹脂含有材（試料１、２）及び比較例としての樹脂含有材（試料３、４）の引張試験結果を示す図である。 試料１の接着層を有する半導体装置の１０００サイクルのＴＣＴ試験後の配線基板の状態を示す図である。 試料２の接着層を有する半導体装置の１０００サイクルのＴＣＴ試験後の配線基板の状態を示す図である。 試料３の接着層を有する半導体装置の１０００サイクルのＴＣＴ試験後の配線基板の状態を示す図である。 試料４の接着層を有する半導体装置の１０００サイクルのＴＣＴ試験後の配線基板の状態を示す図である。 第２の実施形態による半導体装置を示す断面図である。
以下、実施形態の半導体装置について、図面を参照して説明する。なお、各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する基板の半導体チップ搭載面を上とした場合の相対的な方向を示し、重力加速度方向を基準とした現実の方向とは異なる場合がある。
（第１の実施形態）
図１は第１の実施形態による半導体装置を示す断面図である。図１に示す半導体装置１は、配線基板２と、配線基板２上に搭載された第１の半導体チップ３と、第１の半導体チップ３を埋め込みつつ配線基板２に接着する第１の接着層（ＦＯＤ）４と、第１の接着層４上に第２の接着層５を介して固着された複数の第２の半導体チップ６の積層体７と、第１の半導体チップ３や第２の半導体チップ６の積層体７等を封止するように配線基板２上に設けられた封止樹脂層８とを具備している
配線基板２は、例えば絶縁性樹脂基板や絶縁性セラミックス基板等の表面に設けられた配線層９や内部に設けられた配線層１０等から構成された配線網を有するものであり、具体的にはガラス－エポキシ樹脂のような絶縁樹脂を使用したプリント配線板等が挙げられる。配線層９、１０は、例えば銅や銅合金、金や金合金等の金属材料により構成される。配線基板２は、外部端子の形成面等となる第１の面２ａと、半導体チップ３、６の搭載面となる第２の面２ｂとを有している。
配線基板２の第２の面２ｂ上には、第１の半導体チップ３が搭載されており、第１の半導体チップ３は第１の接着層４内に埋め込まれつつ配線基板２のチップ搭載領域に接着されている。第１の半導体チップ３は、４０μｍ程度の厚さを有しており、第１の接着層４は８０～１５０μｍ程度の厚さ、また場合によっては４０～１５０μｍ程度の厚さを有している。第１の半導体チップ３が埋め込まれる第１の接着層４は、後に詳述するように、１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材を含んでいる。ここで、第１の接着層４を構成する樹脂含有材とは、第１の接着層４の形成に用いる接着剤の硬化物を意味する。第１の半導体チップ３としては、例えば第２の半導体チップ６として用いられる半導体メモリチップと外部機器との間でデジタル信号を送受信するコントローラチップやインターフェースチップ、ロジックチップ、ＲＦチップ等のシステムＬＳＩチップが挙げられるが、これに限定されるものではない。
第１の半導体チップ３の電極（図示せず）は、ボンディングワイヤ１１を介して配線基板２の配線層９と電気的に接続されている。コントローラチップ等の第１の半導体チップ３を配線基板２上に直接搭載することによって、第１の半導体チップ３と配線基板２との間の配線長を短縮することができる。これによって、第１の半導体チップ３と配線基板２との間の信号転送速度の向上等が図れ、半導体装置１の高速化対応が可能になる。さらに、第１の半導体チップ３が第１の接着層４内に埋め込まれているため、配線基板２に対する第２の半導体チップ６の搭載性を低下させたり、またパッケージサイズの小型化等を妨げることもない。従って、小型で高速デバイスに対応させた半導体装置１を提供することが可能になる。
コントローラチップ等の第１の半導体チップ３の外形形状は、半導体メモリチップ等の第２の半導体チップ６のそれに比べて小さいことが一般的である。そこで、配線基板２上に搭載された第１の半導体チップ３を第１の接着層４内に埋め込んだ上で、第１の接着層４上に複数の第２の半導体チップ６を積層して搭載している。第２の半導体チップ６の具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップが挙げられるが、これに限られるものではない。第１の実施形態においては、１６個の半導体メモリチップが第２の半導体チップ６として積層して搭載されている。なお、第２の半導体チップ６の積層数は１６段に限らず、２４段、３２段等であってもよい。
第１の接着層４上に搭載された複数の第２の半導体チップ６のうち、１段目から４段目までの第２の半導体チップ６はそれぞれの電極が露出するように、第１の方向（図中、紙面右方向）に電極が配列された端部をずらして階段状に積層されている。５段目から８段目までの第２の半導体チップ６はそれぞれの電極が露出するように、第１の方向とは反対方向の第２の方向（図中、紙面左方向）に電極が配列された端部をずらして階段状に積層されている。９段目から１２段目までの第２の半導体チップ６はそれぞれの電極が露出するように、第１の方向に電極が配列された端部をずらして階段状に積層されている。１３段目から１６段目までの第２の半導体チップ６はそれぞれの電極が露出するように、第２の方向に電極が配列された端部をずらして階段状に積層されている。
複数の第２の半導体チップ６のうち、１段目の第２の半導体チップ６は第２の接着層５を介して第１の接着層４上に固着されている。第２の接着層５には、一般的なＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等の接着剤が用いられる。１段目以外の第２の半導体チップ６は、図１では図示を省略したＤＡＦ等の接着剤によって、下側に位置する第２の半導体チップ６に固着されている。第２の半導体チップ６の電極（図示せず）は、ボンディングワイヤ１２を介して配線基板２の配線層９と電気的に接続されている。電気特性や信号特性が等しい電極パッドに関しては、配線基板２の配線層９と複数の第２の半導体チップ６の電極パッドとをボンディングワイヤ１２で順に接続することができる。すなわち、１段目から４段目までの第２の半導体チップ６の電極は、ボンディングワイヤ１２で順に接続し、１段目の第２の半導体チップ６の電極と配線基板２の配線層９とをボンディングワイヤ１２で接続している。５～８段目の第２の半導体チップ６、９～１２段目の第２の半導体チップ６、及び１３～１６段目の第２の半導体チップ６も同様である。
複数の第２の半導体チップ６のうち、５段目、９段目、及び１３段目の第２の半導体チップ６は、それぞれワイヤボンディングされる電極が配列された端部がそれぞれの下側に位置する第２の半導体チップ６より突出している。このため、５段目、９段目、及び１３段目の第２の半導体チップ６の厚さは、ワイヤボンディング時に加わる力でクラックや割れ等が生じないように、これら以外の第２の半導体チップ６より厚く設定されている。例えば、５段目、９段目、及び１３段目の第２の半導体チップ６は、５５μｍ程度の厚さを有している。これら以外の第２の半導体チップ６は、積層体７の厚さ及びそれに基づく半導体装置１の厚さを低減し、半導体装置１の薄型化を実現するために、例えば３６μｍ程度の厚さを有している。
配線基板２の第２の面２ｂ上には、第１の半導体チップ３や第２の半導体チップ６の積層体７をボンディングワイヤ１１、１２と共に封止するように、エポキシ樹脂等の絶縁樹脂を用いた封止樹脂層８が例えばモールド成形されている。これらの構成要素によって、実施形態の半導体装置１が構成されている。このような半導体装置１において、第１および第２の半導体チップ３、６は、例えば３ｐｐｍ程度の線膨張係数を有している。配線基板２は、例えば２０ｐｐｍ程度の線膨張係数を有している。封止樹脂層８は、例えば１０ｐｐｍ程度の線膨張係数を有している。第１の接着層４を構成する樹脂含有材は、例えば７０ｐｐｍ以下の線膨張係数を有している。また、半導体装置１は、例えば１．３ｍｍ程度の厚さを有している。
上述したような半導体装置１の構成材料間の線膨張係数の違いに加えて、第２の半導体チップ６の積層数の増加に伴って、半導体装置１の熱サイクル試験（ＴＣＴ：Ｔｈｅｒｍａｌ Ｃｙｃｌｅ Ｔｅｓｔ）に対する耐性の低下が懸念される。すなわち、配線基板２と第２の半導体チップ６の積層体７との間の線膨張係数差等に起因して、ＴＣＴの温度差で生じる応力によって、第１の半導体チップ３が埋め込まれた第１の接着層４にクラックが生じやすくなる。これは第２の半導体チップ６の積層数が増加し、第２の半導体チップ６の合計厚が厚くなるほど第１の接着層４にクラックが生じやすくなる。第１の接着層４に生じたクラックの先端に応力が集中し、クラックと接する配線層９に断裂（配線切れ）を生じさせて不良を引き起こすことになる。
上述したような第１の接着層４のクラックやクラックに起因する配線層９の断裂（配線切れ）を抑制するために、第１の実施形態による半導体装置１において、第１の接着層４は１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材により構成されている。半導体装置１のＴＣＴは、例えば－５５℃×１５分＋１２５℃×１５分というような熱サイクルを１サイクルとし、このような熱サイクルを例えば７００サイクル、さらには１０００サイクル印加することによって、半導体装置１の信頼性が評価される。このような半導体装置１のＴＣＴにおいて、第１の接着層４を１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材により構成することによって、温度差により生じる応力に基づく第１の接着層４へのクラックの発生、さらにクラックの先端への応力集中による配線層９の断裂（配線切れ）の発生を抑制することができる。すなわち、半導体装置１の信頼性を高めることが可能になる。
第１の接着層４の１２５℃における破壊強度と半導体装置１のＴＣＴにおけるクラックの発生との関係について、具体的に説明する。ここでは、熱硬化樹脂としてエポキシ樹脂組成物とシート化のための高分子成分としてアクリルゴムと無機充填材としてシリカ粒子とを含む混合組成物（エポキシ－アクリル基混合組成物（硬化前組成物））の硬化物を、第１の接着層４に適用する。なお、エポキシ樹脂組成物は硬化剤としてフェノール樹脂を含んでいる。エポキシ－アクリル基混合組成物を調製するにあたって、エポキシ樹脂のエポキシ当量、硬化剤としてのフェノール樹脂の水酸基当量、エポキシ樹脂とフェノール樹脂との等量比、アクリルゴムの重量平均分子量、アクリルゴムの配合比率等を変化させることによって、１２５℃における破壊強度が異なる４つの試料を作製した。試料１、試料２、試料３、及び試料４の硬化物に対して引張試験を実施し、１２５℃での伸びに対する破断強度を測定した。測定結果を図２に示す。ここで言う破壊強度は、１２５℃での引張試験における破断強度を示す。
図２に示されるように、試料１の硬化物の１２５℃における破断強度（破壊強度）は４０ＭＰａであり、試料２の硬化物の１２５℃における破断強度（破壊強度）は２３ＭＰａである。これら試料１、２の硬化物は、１２５℃における破壊強度が１５ＭＰａ以上という条件を満たしており、実施例の接着層４（エポキシ－アクリル基混合組成物の硬化物）に相当する。一方、試料３の硬化物の１２５℃における破断強度（破壊強度）は１２ＭＰａであり、試料４の硬化物の１２５℃における破断強度（破壊強度）は６ＭＰａである。これら試料３、４の硬化物は、１２５℃における破壊強度が１５ＭＰａ以上という条件を満たしておらず、実施形態に対する比較例の接着層（エポキシ－アクリル基混合組成物の硬化物）に相当する。
上記した試料１、試料２、試料３、及び試料４を用いて、図１に示した半導体装置１（実施例１、実施例２、比較例１、及び比較例２）を作製した。半導体装置１は、前述したように配線基板２上に第１の半導体チップ３を接着層４に埋め込みつつ接着し、その上に１６段の第２の半導体チップ６を搭載したものである。さらに、１２５℃における破断強度（破壊強度）が１５ＭＰａである試料５を用いて、半導体装置１（実施例３）を同様に作製した。これら実施例１～３及び比較例１～２の半導体装置に対して、－５５℃×１５分＋１２５℃×１５分の条件でＴＣＴを実施した。各例についてＴＣＴを７００サイクル実施した後に、接着層４におけるクラックの有無を評価した。接着層４のクラックが生じていないものを良品、クラックが生じていたものを不良品とした。各例について、それぞれ１００個のサンプルのＴＣＴを実施し、不良割合を調べた。その結果を表１に示す。また、実施例１～２及び比較例１～２の半導体装置について、１０００サイクルのＴＣＴ後の配線層の代表例を図３ないし図６に示す。
Figure 0007427480000001
表１に示すように、１２５℃における破壊強度が１５ＭＰａ以上である樹脂含有材で構成した接着層４を有する半導体装置１（実施例１～３）は、いずれも７００サイクルのＴＣＴ後においても、接着層４のクラックが生じておらず、不良割合が０％であることが分かる。この点は、図３及び図４の配線層の平面写真からも明らかであり、クラックは生じていない。一方、１２５℃における破壊強度が１５ＭＰａ未満である樹脂含有材で構成した接着層４を有する半導体装置１（比較例１～２）は、いずれも７００サイクルのＴＣＴ後において、接着層４のクラックが生じたサンプルが増えており、信頼性に劣ることが分かる。この点は、図５及び図６の配線層の平面写真からも明らかであり、接着層にクラック（図中、矢印で示す）が生じていることが分かる。
ＴＣＴ後における半導体装置１の不良は、接着層４上に搭載する第２の半導体チップ６の数が増加するほど生じやすくなる。このため、実施形態は接着層４上に搭載する第２の半導体チップ６の数に基づく厚さが厚い半導体装置１に対して有効である。具体的には、第２の半導体チップ６の積層体７の厚さ（半導体チップ６の厚さの合計と半導体チップ６の接着に使用する接着層（図示せず）の厚さの合計とを足した値）が、半導体装置１の厚さに対して６７％以上である場合に、実施形態の半導体装置１は有効に機能し、接着層４のクラック及びクラックに起因する基板配線の破断を抑制することができる。なお、第１の実施形態では第１の半導体チップ３を埋め込む接着層４上に第２の半導体チップ６の積層体７を搭載する場合について説明したが、これに限られるものではない。例えば、配線基板２上に第２の半導体チップ６の積層体７を搭載する場合についても、半導体装置１の厚さに対して第２の半導体チップ６の比率が６７％以上である場合には、１２５℃における破壊強度が１５ＭＰａ以上である樹脂含有材で構成された接着層４は有効に機能する。
接着層４の形成に用いられる接着剤としての樹脂含有組成物（以下、接着剤組成物とも言う。）としては、例えば熱硬化性のエポキシ樹脂含有組成物、ポリイミド樹脂含有組成物、アクリル樹脂含有組成物、フェノール樹脂含有組成物等が用いられる。これらのうちでも、熱硬化性のエポキシ樹脂含有組成物が好適に用いられる。具体的には、熱硬化樹脂としてのエポキシ樹脂組成物と、高分子成分としてのアクリルゴムと、無機充填材としてのシリカ粒子、酸化アルミニウム粒子、酸化ジルコニウム粒子等とを含む混合組成物が好適である。このような混合組成物に関して、例えば以下に示すような条件を適用することで、その硬化物の１２５℃における破壊強度を１５ＭＰａ以上とすることができる。混合組成物（接着剤組成物）は、上記した成分以外に一般的な熱硬化性接着剤に用いられている、硬化促進剤、各種添加剤、溶剤等を含んでいてもよい。
エポキシ樹脂としては、ビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂等を単独又は併用して用いることができる。また、多官能エポキシ樹脂、複素間含有エポキシ樹脂、脂環式エポキシ樹脂等の一般に知られるエポキシ樹脂を用いてもよい。エポキシ樹脂のエポキシ当量は、１５０～２０００ｇ／ｅｑであることが好ましく、さらに１５０～１０００ｇ／ｅｑであることがより好ましい。エポキシ当量が比較的低いエポキシ樹脂を用いることによって、硬化剤との架橋が密となり、エポキシ樹脂を含む組成物の硬化物の破壊強度を高めることができる。
エポキシ樹脂の硬化剤としては、フェノール樹脂を使用することができる。フェノール樹脂としては、ノボラック型フェノール樹脂、レゾール型フェノール樹脂等を単独又は併用して用いることができる。フェノール樹脂の水酸基当量は、９０～２２０ｇ／ｅｑであることが好ましく、さらに９０～１８０ｇ／ｅｑであることがより好ましい。水酸基当量が比較的低いフェノール樹脂を用いることによって、エポキシ樹脂との架橋が密となり、エポキシ樹脂を含む組成物の硬化物の破壊強度を高めることができる。さらに、エポキシ樹脂とフェノール樹脂の当量比（エポキシ樹脂の当量／フェノール樹脂の当量）は、０．８～１．２であることが好ましい。このような当量比の混合物を用いることによって、エポキシ樹脂のエポキシ基とフェノール樹脂の水酸基との反応において、余った官能基を少なくすることができ、それにより硬化物の破壊強度の向上が見込める。
接着剤組成物には、例えば高分子成分としてアクリルゴムを含有させることができる。アクリルゴムの重量平均分子量は５０万～１００万であることが好ましく、さらに６５万～１００万であることがさらに好ましい。分子量の高いアクリルゴムを用いることによって、高分子同士の絡み合いが期待でき、破壊強度の向上が見込める。また、アクリルゴムは架橋性官能基を含むことが好ましい。架橋性官能基を有する官能性モノマーとしては、グリシジルアクリレート、アクリル酸等を用いることができる。アクリルゴムが架橋性官能基を含むことで、エポキシ樹脂やフェノール樹脂との架橋反応が見込め、材料間で複合的な結合となることで、破壊強度の向上が見込める。
さらに、接着剤組成物において、高分子成分としてのアクリルゴムの配合比率は、１～２０質量％であることが好ましい。アクリルゴムの配合比率を比較的低くすることによって、相対的に熱硬化性のエポキシ樹脂とフェノール樹脂の配合比率が上がり、それらの組成物の硬化物の破壊強度の向上が見込める。また、接着剤組成物において、エポキシ樹脂、フェノール樹脂、及びアクリルゴムの各成分間の溶解度パラメータ（ＳＰ値）の差は、５．０未満であることが好ましく、さらに３．０未満であることがより好ましい。各材料の溶解度パラメータが近いことで、材料間で複合的な結合が形成され、これにより破壊強度の向上が見込める。
接着剤組成物には、例えば無機充填材として無機化合物を含有させることができる。無機化合物としては、シリカ粒子、酸化アルミニウム粒子、酸化ジルコニウム粒子等が用いられるが、これら以外の無機化合物であってもよい。接着剤組成物において、無機化合物の含有量は３０～６５質量％であることが好ましく、さらに３５～６０質量％であることがより好ましい。このような含有量の無機化合物を配合することによって、接着剤組成物の硬化物（樹脂含有物）の破壊強度を高めることができる。
接着層４を構成する接着剤組成物の硬化物（樹脂含有物）は、１２５℃における破壊強度が１５ＭＰａ以上であることに加えて、線膨張係数が７０ｐｐｍ以下であることが好ましい。これによって、接着層４と第１及び第２の半導体チップ３、６等との線膨張係数差が低減され、これにより接着層４のクラックをより有効に抑制することができる。さらに、接着層４は配線基板２の構成材料である金等の金属材料（配線材料）や樹脂材料（絶縁材料）等との接着強度が１０ＭＰａ以下であることが好ましい。これによって、接着層４のクラック及びそれに基づく基板配線の破断をより効果的に抑制することができる。
接着層４は４０μｍ以上１５０μｍ以下の厚さを有することが好ましい。接着層４の厚みが４０μｍ未満では、樹脂含有材がＴＣＴの温度差で生じる応力の影響をより受けやすく、ＴＣＴに対する耐性が低下するおそれがある。また、接着層４の厚みが１５０μｍを超えると、パッケージサイズの小型化に不利となる。このような場合において、同等のパッケージ厚を実現するために封止樹脂層８の厚さを薄くすると、パッケージの耐衝撃性の低下が懸念されるからである。
（第２の実施形態）
図７は第２の実施形態による半導体装置を示す断面図である。図７に示す半導体装置２１は、配線基板２と、配線基板２上に第１の接着層２２を介して固着された第１の半導体チップ２３と、配線基板２上に第２の接着層２４を介して固着された複数の第２の半導体チップ２５の積層体２６と、第１の半導体チップ２３や第２の半導体チップ２５の積層体２６等を封止するように配線基板２上に設けられた封止樹脂層８とを具備している。配線基板２は第１の実施形態と同様な構成を有する。
第１の半導体チップ２３としては、第１の実施形態と同様に、第２の半導体チップ２５として用いられる半導体メモリチップと外部機器との間でデジタル信号を送受信するコントローラチップやインターフェースチップ、ロジックチップ、ＲＦチップ等のシステムＬＳＩチップが挙げられるが、これに限定されるものではない。第１の半導体チップ２３は例えば８０μｍ程度の厚さを有している。このような第１の半導体チップ２３は、第１の接着層２２により配線基板２に固着されている。第２の実施形態の半導体装置２１において、第１の接着層２２には一般的なＤＡＦ材が用いられる。第１の半導体チップ２３の電極（図示せず）は、ボンディングワイヤ１１を介して配線基板２の配線層９と電気的に接続されている。
第２の半導体チップ２５としては、第１の実施形態と同様に、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップが挙げられるが、これに限られるものではない。第２の実施形態においては、配線基板２上に２個の第２の半導体チップ２５が積層されて搭載されている。２個の第２の半導体チップ２５は、それぞれ２５０μｍ程度の厚さを有している。このような厚さの第２の半導体チップ２５を積層して配線基板２上に搭載するにあたって、下側の第２の半導体チップ２５は、１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材を含む第２の接着層２４により配線基板２に接着されている。上側の第２の半導体チップ２５を下側の第２の半導体チップ２５に接着する第３の接着層２７には、第２の接着層２４と同様に１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材を用いてもよいし、第１の接着層２２と同様に、一般的なＤＡＦ材を用いてもよい。
配線基板２上に搭載された２個の第２の半導体チップ２５は、下側の第２の半導体チップ２５の電極が露出するように、電極が配列された端部をずらして階段状に積層されている。第２の半導体チップ２５の電極（図示せず）は、ボンディングワイヤ１２を介して配線基板２の配線層９と電気的に接続されている。電気特性や信号特性が等しい電極パッドに関しては、配線基板２の配線層９と２個の第２の半導体チップ２５の電極パッドとがボンディングワイヤ１２を介して順に接続されている。
配線基板２の第２の面２ｂ上には、第１の半導体チップ２３や第２の半導体チップ２５の積層体２６をボンディングワイヤ１１、１２と共に封止するように、エポキシ樹脂等の絶縁樹脂を用いた封止樹脂層８が例えばモールド成形されている。これらの構成要素によって、第２の実施形態の半導体装置２１が構成されている。このような半導体装置２１において、第１および第２の半導体チップ２３、２５は、例えば３ｐｐｍ程度の線膨張係数を有している。配線基板２は、例えば２０ｐｐｍ程度の線膨張係数を有している。封止樹脂層８は、例えば１０ｐｐｍ程度の線膨張係数を有している。第２の接着層４を構成する樹脂含有材は、例えば７０ｐｐｍ以下程度の線膨張係数を有している。また、半導体装置２１は、例えば０．８ｍｍ程度の厚さを有している。
上述したような半導体装置２１の構成材料間の線膨張係数の違いに加えて、２個の第２の半導体チップ２５の合計厚が増加し、第２の半導体チップ２５の積層体２６の厚さ（半導体チップ２５の厚さの合計と第３の接着層２７の厚さとを足した値）が、半導体装置２１の厚さに対して６７％以上というように、パッケージ厚に対する積層体２６の比率が高い場合、半導体装置２１のＴＣＴに対する耐性の低下が懸念される。すなわち、配線基板２と第２の半導体チップ２５の積層体２６との間の線膨張係数差等に起因して、ＴＣＴの温度差で生じる応力によって、第２の接着層２４にクラックが生じやすくなるおそれがある。第２の接着層２４に生じたクラックの先端に応力が集中し、クラックと接する配線層９に断裂（配線切れ）を生じさせて不良を引き起こすことになる。
前述した第１の実施形態と同様に、第２の接着層２４のクラックやクラックに起因する配線層９の断裂（配線切れ）を抑制するために、第２の実施形態による半導体装置２１において、第２の接着層２４は１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材により構成されている。前述したような条件を有する熱サイクルを例えば７００サイクル、さらには１０００サイクル印加した場合においても、第２の接着層２４を１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材により構成することによって、温度差により生じる応力に基づく第２の接着層２４へのクラックの発生、さらにクラックの先端への応力集中による配線層９の断裂（配線切れ）の発生を抑制することができる。すなわち、半導体装置２１の信頼性を高めることが可能になる。
第２の接着層２４に適用される樹脂含有材の具体的な構成は、第１の実施形態と同様である。すなわち、第２の接着層２４としての樹脂含有材は、熱硬化樹脂としてのエポキシ樹脂組成物と、高分子成分としてのアクリルゴムと、無機充填材としてのシリカ粒子、酸化アルミニウム粒子、酸化ジルコニウム粒子等とを含む混合組成物を、下側の第２の半導体チップ２５を配線基板２に固着する接着剤として使用し、そのような接着剤を硬化させることにより形成される。接着剤組成物としての混合組成物の各成分の構成、各成分の混合比率等も第１の実施形態と同様である。さらに、第２の接着層２４は、第１の実施形態と同様に、線膨張係数が７０ｐｐ以下であることが好ましく、配線基板２の構成材料である金等の金属材料（配線材料）や樹脂材料（絶縁材料）等との接着強度が１０ＭＰａ以上であることが好ましい。接着層２４の厚さは４０μｍ以上１５０μｍ以下が好ましい。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２１…半導体装置、２…配線基板、３，２３…第１の半導体チップ、４…第１の接着層、６，２５…第２の半導体チップ、７，２６…積層体、８…封止樹脂層、９，１０…配線層、１１，１２…ボンディングワイヤ、２２…第１の接着層、２４…第２の接着層、２７…第３の接着層。

Claims (4)

  1. 配線基板と、
    前記配線基板に搭載された第１の半導体チップと、
    前記第１の半導体チップを埋め込むように前記配線基板の上に設けられた接着層と、
    前記第１の半導体チップの上に積み重ねて搭載された複数の第２の半導体チップと、
    前記第１の半導体チップ及び前記複数の第２の半導体チップを封止するように、前記配線基板の上に設けられた封止樹脂層と、を具備し、
    前記接着層は、１２５℃における破壊強度が１５ＭＰａ以上の樹脂含有材を含み、
    積み重ねられた前記複数の第２の半導体チップによる積層体の厚さは、前記封止樹脂層の上面から前記配線基板の下面までの厚さの６７％以上である、半導体装置。
  2. 前記樹脂含有材の線膨張係数が７０ｐｐｍ以下である、請求項１に記載の半導体装置。
  3. 前記樹脂含有材の前記配線基板の構成材料との接着強度が１０ＭＰａ以上である、請求項１又は請求項２に記載の半導体装置。
  4. 前記接着層の厚さが４０μｍ以上１５０μｍ以下である、請求項１ないし請求項３のいずれか１項に記載の半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082480A (ja) 2009-03-13 2011-04-21 Sekisui Chem Co Ltd ダイアタッチフィルム及びダイシングダイアタッチフィルム
JP2019104862A (ja) 2017-12-14 2019-06-27 日東電工株式会社 接着フィルムおよびダイシングテープ付き接着フィルム
JP2019134020A (ja) 2018-01-30 2019-08-08 日立化成株式会社 半導体装置の製造方法及び接着フィルム
JP2019153619A (ja) 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659004A (en) * 1990-08-27 1997-08-19 Fujitsu Limited Epoxy resin composition
JP2006019636A (ja) 2004-07-05 2006-01-19 Renesas Technology Corp 半導体装置
JP2007324443A (ja) 2006-06-02 2007-12-13 Toshiba Corp 積層型半導体装置とその製造方法
WO2008020543A1 (fr) 2006-08-18 2008-02-21 Asahi Glass Company, Limited Film de démoulage pour encapsulation de résine de semi-conducteurs
MY151700A (en) * 2007-10-09 2014-06-30 Hitachi Chemical Co Ltd Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
JP2012216644A (ja) 2011-03-31 2012-11-08 Toshiba Corp 半導体装置及びその製造方法
JP5918664B2 (ja) * 2012-09-10 2016-05-18 株式会社東芝 積層型半導体装置の製造方法
US10297571B2 (en) 2013-09-06 2019-05-21 Toshiba Memory Corporation Semiconductor package
JP6443521B2 (ja) 2017-10-05 2018-12-26 日立化成株式会社 フィルム状接着剤及びダイシングダイボンディング一体型接着シート
JP6573089B1 (ja) 2018-05-31 2019-09-11 パナソニックＩｐマネジメント株式会社 紫外線硬化性樹脂組成物、発光装置の製造方法及び発光装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082480A (ja) 2009-03-13 2011-04-21 Sekisui Chem Co Ltd ダイアタッチフィルム及びダイシングダイアタッチフィルム
JP2019104862A (ja) 2017-12-14 2019-06-27 日東電工株式会社 接着フィルムおよびダイシングテープ付き接着フィルム
JP2019134020A (ja) 2018-01-30 2019-08-08 日立化成株式会社 半導体装置の製造方法及び接着フィルム
JP2019153619A (ja) 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置

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