JP2015177059A - 半導体装置 - Google Patents

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三昌 中村
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Abstract

【課題】基板上の配線間でのクロストークを低減した半導体装置を提供する。【解決手段】実施形態の半導体装置は，絶縁基板、第１、第２の半導体チップ、複数の接続端子、外部端子、複数の接続部材、複数のデータ信号配線、および導体層を具備する。絶縁基板は，第１および第２の主面を有する。第１の半導体チップは、第１の主面上に配置される。第２の半導体チップは、第１の半導体チップ上に配置され、この第1の半導体を制御する。複数の接続端子は、第１の主面上に配置される。外部端子は、第２の主面上に配置される。複数のデータ信号配線は、複数の接続端子のいずれかに接続される一端と、第１の半導体チップまたは外部端子に接続される他端と、第１の主面上の所定の領域内で互いに隣接して配置される中間部と、を有する。導体層は、所定の領域を覆い、導電性かつ常磁性を有する。【選択図】図１

Description

本発明の実施形態は，半導体装置に関する。
基板上にメモリチップ（メモリ素子）およびコントローラチップ（制御素子）を積層して、モールド樹脂で封止し、チップ積層モールド封止型半導体パッケージ（以下、「パッケージ」ともいう）として用いることがある。
このとき、メモリチップのＩ／Ｏ端子は、ボンディングワイヤや基板上のデータバス（配線）を介して、パッケージの外部端子またはコントローラチップのＩ／Ｏ端子と接続される。同様に、コントローラチップのＩ／Ｏ端子は、データバスを介して、メモリチップのＩ／Ｏ端子またはパッケージの外部端子と接続される。
ところで、基板上の配線に、他の信号線からの電磁誘導などによるクロストークノイズが重畳し、データに誤りが生じる事がある。この対策として、リターンパスとしての電源あるいはＧｎｄ配線を、信号線の片側あるいは両側に配置する手法がある（コプレナ配線）。このようにすることで、リターンパスを含めた信号線経路のインダクタンスが低減され、データの誤りを低減できる。
しかし、例えば、狭い基板上にメモリチップおよびコントローラチップを配置すると、配線引き回しの制約が大きくなり、この対策が取り難くなることがある。即ち、基板上のデータバスの一部でコプレナ配線を採用できない可能性がある。
配線引き回しの自由度を大きくするために、基板上の配線層の数を大きくすることも考えられるが、コストの増加を招く畏れがある。
特開２００７−０３６１０４号公報
本発明は，基板上の配線間でのクロストークを低減した半導体装置を提供することを目的とする。
実施形態の半導体装置は，絶縁基板と、第１、第２の半導体チップと、複数の接続端子と、外部端子と、複数の接続部材と、複数のデータ信号配線と、導体層と、を具備する。絶縁基板は，第１および第２の主面を有する。第１の半導体チップは、第１の主面上に配置される。第２の半導体チップは、第１の半導体チップ上に配置され、この第1の半導体を制御する。複数の接続端子は、第１の主面上に配置される。外部端子は、第２の主面上に配置される。複数の接続部材は、第２の半導体チップと複数の接続端子とを接続する。複数のデータ信号配線は、複数の接続端子のいずれかに接続される一端と、第１の半導体チップまたは外部端子に接続される他端と、第１の主面上の所定の領域内で互いに隣接して配置される中間部と、を有する。導体層は、所定の領域を覆い、導電性かつ常磁性を有する。
第１の実施形態に係る半導体装置を表す図である。 第１の実施形態に係る半導体装置の一部を拡大して表す部分拡大図である。 比較例に係る半導体装置を表す図である。 比較例に係る半導体装置の一部を拡大して表す部分拡大図である。 第２の実施形態に係る半導体装置を表す図である。 第２の実施形態に係る半導体装置の一部を拡大して表す部分拡大図である。 第３の実施形態に係る半導体装置を表す図である。 第３の実施形態に係る半導体装置の一部を拡大して表す部分拡大図である。 解析モデル１に係る半導体装置を表す図である。 解析モデル２に係る半導体装置を表す図である。 解析モデル３に係る半導体装置を表す図である。 導体層の材料とインダクタンスＬｔの関係を表すグラフである。 導体層の厚さｄとインダクタンスＬｔの関係を表すグラフである。 導体層の厚さｄとインダクタンスＬｔの関係を表すグラフである。 周波数ｆとインダクタンスＬｔの関係を表すグラフである。 配線−ダミーチップ間の距離ＬとインダクタンスＬｔの関係を表すグラフである。 導体層の厚さｄおよび周波数ｆとインダクタンスＬｔの関係を表すグラフである。
以下，図面を参照して，実施形態を詳細に説明する。
（第１の実施形態）
図１の（ａ），（ｂ）はそれぞれ、第１の実施形態に係る半導体装置１０の平面図および断面図である。図２の（ａ），（ｂ）はそれぞれ、図１の領域Ａを拡大した平面図および断面図である。図２（ｂ）は、図２（ａ）のラインＣ−Ｃに沿った断面を表す。
なお、判り易さのために、図１では配線Ｗを、図２では接続部材２３の記載を省略している。また、配線Ｗｉ０〜Ｗｉ３にハッチングを付している。
図１、図２に示すように，半導体装置１０は，基板１１（コア層１２、配線層１３，１４，スルーホール１５，レジスト層１６，１７），接続端子２１、外部端子２２、接続部材２３，メモリチップ３１〜３４，コントローラチップ３５，スペーサ４１，接着層４２、４３，導体層４７，モールド樹脂層５１を有する。
半導体装置１０は、複数枚積層されたチップをモールド樹脂にて封止した半導体パッケージであり、基板１１上に積層されたメモリチップ３１〜３４，コントローラチップ３５、およびこれらを封止するモールド樹脂層５１を有する。
基板１１は、４つの辺を有する略矩形形状であり、有機材料等を用いた有機基板であり、第１および第２の主面を有する絶縁基板として機能する。基板１１の上面、下面がそれぞれ、第１および第２の主面に対応する。
基板１１は、コア層１２、配線層１３，１４，スルーホール１５，レジスト層１６，１７を有する。
コア層１２は，例えば，ガラス−エポキシ樹脂を用いた絶縁層である。
配線層１３，１４は，例えば，ＣｕあるいはＡｌを用いた複数の配線を含み、コア層１２の両面それぞれに配置される。なお、配線層１３，１４の詳細は後述する。
スルーホール１５は、配線層１３，１４間を接続する層間接続部である。
レジスト層１６，１７は、配線層１３，１４それぞれの外側に配置され、配線層１３，１４を保護する樹脂層（例えば，エポキシ樹脂を用いる）である。
接続端子２１は、配線層１３をメモリチップ３１〜３４，コントローラチップ３５に接続するための端子である。接続端子２１は、第１の主面上に配置される。
接続端子２１は、基板１１の上面に配置され、配線層１３に接続されている。接続端子２１は接続部材２３によって、メモリチップ３１〜３４，コントローラチップ３５の端子に接続される。
外部端子２２は、半導体装置１０を外部に接続するための端子、例えば、導電性バンプである。外部端子２２は、基板１１の下面に配置され、配線層１４に接続されている。外部端子２２は、第２の主面上に配置される。
接続部材２３は、接続端子２１とメモリチップ３１〜３４，コントローラチップ３５とを接続するための導電性部材、例えば、導電性ワイヤである。接続部材２３は、第１の主面上に配置される。
メモリチップ３１〜３４は、データの書込み及び読出しを行うための、例えば、ＮＡＮＤフラッシュメモリの半導体チップである。メモリチップ３１〜３４はそれぞれ、第１の主面上に配置され、第１の半導体チップとして機能する。
基板１１上にメモリチップ３１〜３４を積層することで、基板１１の面積当たりのメモリの容量の増大を図っている。メモリチップ３１〜３４は、その上面に外部との電気的接続のための端子（図示せず）を有する。この端子に、接続部材２３が接続される。
コントローラチップ３５は，メモリチップ３１〜３４に対するデータの書込み及び読出しを制御する矩形の半導体チップ（コントローラ）である。コントローラチップ３５は、第１の半導体チップ上に配置され、この第1の半導体を制御する第２の半導体チップとして機能する。その上面に外部との電気的接続のための端子（図示せず）を有する。この端子に、接続部材２３が接続される。
スペーサ４１は、メモリチップ３２，３３間に配置され、メモリチップ３２，３３間の間隔を保持する。メモリチップ３２に接続される接続部材２３がメモリチップ３３に接触することを防止するためである。
接着層４２は、基板１１とメモリチップ３１，メモリチップ３１とメモリチップ３２，メモリチップ３２とスペーサ４１、スペーサ４１とメモリチップ３３，メモリチップ３３とメモリチップ３４，メモリチップ３４とコントローラチップ３５それぞれの間に配置され、これらを接続する。接着層４２は、絶縁樹脂を用い、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を利用できる。
導体層４７は、導電性および常磁性を有する金属からなり、配線層１３の一部（領域Ａ）を覆い、データ配線間でのクロストークを防止する。導体層４７は、所定の領域を覆う導電性かつ常磁性の導体層として機能する。導体層４７は、接着層４３によって、基板１１の上面に接着される。なお、導体層４７の詳細は後述する。
接着層４３は、接着層４２と同様、絶縁樹脂から構成され、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を利用できる。
モールド樹脂層５１は、樹脂材料と無機充填材を含み、接続端子２１、接続部材２３，メモリチップ３１〜３４，コントローラチップ３５，スペーサ４１，および導体層４７を封止し、外部から保護する。
配線層１３には、種々の配線Ｗが配置される。具体的には、配線層１３は、配線Ｗｉ０〜Ｗｉ７、Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚを有する。但し、判り易さのために、配線Ｗｉ４〜Ｗｉ７、Ｗｄｓ、Ｗｄｚは、記載を省略している。
配線Ｗｉ０〜Ｗｉ７はそれぞれ、データ信号ＩＯ０〜ＩＯ７に対応するデータラインである。配線Ｗｉ０〜Ｗｉ７は、複数のデータ信号配線として機能し、複数の接続端子２１のいずれかに接続される一端と、メモリチップ３１〜３４（第１の半導体チップ）または外部端子２２に接続される他端と、基板１１の上面（第１の主面上）の所定の領域内で互いに隣接して配置される中間部と、を有する。
配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃはそれぞれ、ＶＣＣＱ（メモリチップ３１〜３４の電源電圧）、ＶＳＳ（グランド電圧）、ＶＤＤＣ（コントローラチップ３５の電源電圧）に対応する電圧ラインである。
配線Ｗｄｓ、Ｗｄｚはそれぞれ、ＤＱＳ、ＤＱＳＺに対応するストローブ信号のラインである。
メモリチップ３１〜３４のＩ／Ｏ端子は、接続部材２３および配線Ｗｉ０〜Ｗｉ７を介して、外部端子２２またはコントローラチップ３５のＩ／Ｏ端子と接続される。同様に、コントローラチップ３５のＩ／Ｏ端子も、接続部材２３および配線Ｗｉ０〜Ｗｉ７を介して、外部端子２２またはメモリチップ３１〜３４のＩ／Ｏ端子と接続される。
配線Ｗｉ０〜Ｗｉ７は、例えば、５０Ｍｂｐｓ（bit per second）程度以上の速度でデータを伝送しているため、高周波成分を含むデータ信号を伝送していることになる。データ信号のレベルが、Ｈ→Ｌ→Ｈと変化することは、電流、電圧が高周波成分を有することになる。Ｍ［ｂｐｓ｝の伝送速度は、概ねＭ／２［Ｈｚ］の高周波に対応する（例えば、１００Ｍｂｐｓの伝送速度のとき、信号周波数は、約５０ＭＨｚ）。
一方、配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚは、高周波成分が少ない信号を伝送する。配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃは電源電圧を供給するため、電圧は事実上一定である。また、配線Ｗｄｓ、Ｗｄｚが伝送するストローブ信号は、データ信号ＩＯ０〜ＩＯ７と比べて、時間当たりの切り替え回数が小さい。
このように、配線Ｗｉ０〜Ｗｉ７は、高周波成分の多いデータ信号の伝送路（データ信号配線）であり、他の配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚは、高周波成分の少ない非データ信号の伝送路である。
配線Ｗｉ０〜Ｗｉ７は、高周波成分の多いデータ信号を伝送することから、その間でクロストークが生じ、信号に誤りが起きる可能性がある。高周波成分を有する電流が流れることで、配線Ｗｉ０〜Ｗｉ７の周りの磁束が変化し、他の配線Ｗｉ０〜Ｗｉ７に流れる電流（信号）に影響を与える。
このため、配線Ｗｉ０〜Ｗｉ７が隣接しないよう、配線Ｗｉ０〜Ｗｉ７間に配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚ（非データ信号の伝送路）を配置し、クロストークを抑制する（コプレーナ配線）。
しかし、配線層１３内で局所的に配線Ｗｉ０〜Ｗｉ７のいずれかが互いに隣接することがある。図２では、配線Ｗｉ０〜Ｗｉ３が隣接して配置され、その間に、配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚ（非データ信号の伝送路）は配置されていない。
この原因として、以下を挙げることができる。基板１１の上面側の配線層の層数が少ないため（この例では、単層（配線層１３））、配線層１３内での配線の自由度が限られる。また、配線Ｗｉ０〜Ｗｉ７の間に、非データ信号の伝送路（配線Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚ）のスルーホール１５が配置され、非データ信号の伝送路が配線層１３から配線層１４へと移行している。このように、非データ信号の伝送路の層が移行することで、配線Ｗｉ０〜Ｗｉ７間に非データ信号の伝送路を配置し難くなる。
導体層４７の外部、図２（ａ）の左側の接続端子２１にかけて、配線Ｗｉ０およびＷｉ１、配線Ｗｉ２およびＷｉ３が隣接して配置される領域が存在するが、配線が隣接している長さが短いため、クロストークの問題が出難いので、導体層４７を配置してはいない。
大まかに言うと、次のような場合に、特にクロストークが問題となり、その領域に導体層４７を配置する意義がある（クロストークの発生条件）。
配線Ｗ内でのデータの伝送速度Ｖ： １００Ｍｂｐｓ以上
配線Ｗｉ０〜Ｗｉ７の間隔Ｄ： ２５μｍ以下
なお、隣接している配線Ｗｉ０〜Ｗｉ７の本数が増えると、よりクロストークが問題となる可能性が大きくなる。即ち、隣接している配線Ｗｉ０〜Ｗｉ７の本数が２本の場合より、３本、４本の場合の方が、クロストークが問題となる可能性は大きい。
基板１１での配線層の数を多くすると、配線の自由度が大きくなり、コプレーナ配線の実現が容易であるが、配線層数の増大は半導体装置１０の製造コストの増大を伴う。
このため、本実施形態では、基板１１の上面側の配線層を単層（配線層１３）とした状態で、配線Ｗｉ０〜Ｗｉ３間でのクロストークを低減するため、導体層４７を用いている。
既述のように、導体層４７は、導電性および常磁性を有する。導体層４７の構成材料として、金属材料、例えば、Ｃｕ，Ａｌ，Ｍｇを利用できる。
導体層４７は、配線Ｗｉ０〜Ｗｉ３からの高周波の磁束を遮断することで、配線Ｗｉ０〜Ｗｉ３間でのクロストークを低減する。導体層４７が導電性を有することから、高周波の磁束を遮断できる。このとき、導体層４７への磁束の浸透深さは、次の式での表皮深さｄ０として規定できる。
ｄ０＝（（２・ρ）／（ω・μ））１／２ …… （１）
ρ： 導体層４７の電気抵抗率
μ： 導体層４７の絶対透磁率
ω： 電流の角周波数（＝ ２π×周波数）
即ち、導体層４７の厚さｄを表皮深さｄ０より大きくすることで、磁束を遮断できる。
配線Ｗｉ０〜Ｗｉ３が隣接して配置される領域Ａに導体層４７を配置することで、領域Ａでの磁場を低減できる。即ち、配線Ｗｉ０〜Ｗｉ３の単位長さ当たりの磁束、自己インダクタンスＬｉ、及び相互インダクタンスＬｅを低減できる。
（比較例）
図３の（ａ），（ｂ）はそれぞれ、比較例に係る半導体装置１０ｘの平面図および断面図である。図４の（ａ），（ｂ）はそれぞれ、図３の領域Ａを拡大した平面図および断面図である。図４（ｂ）は、図４（ａ）のラインＣ−Ｃに沿った断面を表す。
半導体装置１０ｘでは、領域Ａに導体層４７が配置されていない。このため、配線Ｗｉ０〜Ｗｉ３の周りの磁束を低減できない。このため、半導体装置１０と比べて、配線Ｗｉ０〜Ｗｉ３の単位長さ当たりの磁束、自己インダクタンスＬｉ、及び相互インダクタンスＬｅを低減できず、信号品質が低下する。
これに対して、半導体装置１０では、配線Ｗｉ０〜Ｗｉ３の単位長さ当たりの磁束、自己インダクタンスＬｉ、及び相互インダクタンスＬｅを低減され、信号品質が向上する。
（第２の実施形態）
図５の（ａ），（ｂ）はそれぞれ、第２の実施形態に係る半導体装置１０ａの平面図および断面図である。図６の（ａ），（ｂ）はそれぞれ、図５の領域Ａを拡大した平面図および断面図である。図６（ｂ）は、図６（ａ）のラインＣ−Ｃに沿った断面を表す。
本実施形態では、配線層１３上にダミーチップ６１が配置される。
ダミーチップ６１は、シリコン基板６２，導体層４７を有する。本実施形態では、ダミーチップ６１は、導体層４７側を基板１１に向けたフェイスダウン実装としている。本実施形態でのシリコン基板６２は、導体層４７上に配置される半導体基板として機能する。
導体層４７は、導電性および常磁性を有し、導体層４７と同様の材料および厚さを選択できる。
本実施形態でも、第１の実施形態と同様、導体層４７が配線Ｗｉ０〜Ｗｉ３の周りの磁束を低減し、信号のクロストークを低減できる。
（第３の実施形態）
図７の（ａ），（ｂ）はそれぞれ、第３の実施形態に係る半導体装置１０ｂの平面図および断面図である。図８の（ａ），（ｂ）はそれぞれ、図７の領域Ａを拡大した平面図および断面図である。図８（ｂ）は、図８（ａ）のラインＣ−Ｃに沿った断面を表す。
本実施形態では、ダミーチップ６１は、導体層４７側を基板１１と反対側に向けたフェイスアップ実装としている。本実施形態でのシリコン基板６２は、前記導体層と前記複数のデータ信号配線との間に配置される半導体基板として機能する。
本実施形態でも、第１、第２の実施形態と同様、導体層４７が配線Ｗｉ０〜Ｗｉ３の周りの磁束を低減し、信号のクロストークを低減できる。
以上のように、上記実施形態では、配線Ｗｉ０〜Ｗｉ３が隣接して配置される領域を導体層４７で覆うことで、安価なコストで、高い電気特性を持った半導体パッケージを提供できる。
（実施例）
以下、導体層４７等が配線Ｗｉ０〜Ｗｉ３から発生する磁場（具体的には、配線Ｗｉ０〜Ｗｉ３の単位長さ当たりのインダクタンスＬｔ）に与える影響（電気特性解析）を説明する。
図９〜図１１は、電気特性解析モデルの一部を示す。図９〜図１１はそれぞれ、解析モデル１〜３であり、第１、第２、および第３の実施形態に対応する。解析モデル２，３は、ダミーチップ６１をフェイスダウン（ＦＤ），フェイスアップ（ＦＵ）いずれとしたかに対応する。
表１，表２はそれぞれ、解析モデル１、および解析モデル２，３の電気特性解析モデルの評価因子と水準である。
Figure 2015177059
Figure 2015177059
表３，表４はそれぞれ、解析モデル１、および解析モデル２，３の表１，表２に示す評価因子以外の固定条件の一部である。
Figure 2015177059
Figure 2015177059
表３，表４以外の固定条件は、以下の通りである。
・半導体装置１０の幅（図１（ａ）縦方向長さ）： １１．５ｍｍ
・配線Ｗｉ０〜Ｗｉ３の幅Ｄ０： ３５μｍ
・配線Ｗｉ０と配線Ｗｉ１間の距離Ｄ１： ５３μｍ
・配線Ｗｉ１と配線Ｗｉ２間の距離Ｄ２： ４５μｍ
・配線Ｗｉ２と配線Ｗｉ３間の距離Ｄ３： ３５μｍ
・ダミーチップ６１（導体層４７）の幅： ０．７ｍｍ
（ダミーチップ６１等の図１（ａ）縦方向の長さ）
・導体層４７端−配線Ｗｉ０間距離Ｄ１１： ２２０μｍ
（ダミーチップ６１（導体層４７）左側壁と配線Ｗｉ０左側壁間の距離）
・導体層４７端−配線Ｗｉ３間距離Ｄ１２： ２０８μｍ
（ダミーチップ６１（導体層４７）右側壁と配線Ｗｉ３右側壁間の距離）
上記以外の条件は記載を省略する。また、配線Ｗｄｓ、Ｗｄｚ、Ｗｉ４〜Ｗｉ７についてはモデル化しているが、図示していない。
図１２，図１３，図１５，図１６はそれぞれ、表２の因子１〜４が、配線Ｗｉ２の単位長さ当たりのインダクタンスＬｔに与える影響を表したものである。このとき、導体層４７の材料をＡｌとし、その厚さｄ＝５００ｎｍ、周波数ｆ＝２００ＭＨｚ、配線層１３とダミーチップ６１間の距離（間隔）Ｇｐ＝２０μｍをセンター条件とした。
また、図１４は、表１の因子２（導体層４７の厚さｄ）が、配線Ｗｉ２の単位長さ当たりのインダクタンスＬｔに与える影響を表したものである。このとき、導体層４７の材料をＡｌとし、周波数ｆ＝２００ＭＨｚ、配線層１３とダミーチップ６１間の距離Ｇｐを２０μｍとした。
ここでは、配線Ｗｉ０〜Ｗｉ３中から配線Ｗｉ２を選択している。これは、４本の配線Ｗｉ０〜Ｗｉ３の中で、配線Ｗｉ２が単位長さ当たりのインダクタンスが最も大きいためである。また、ここで言うインダクタンスＬｔは、配線Ｗｉ２の自己インダクタンスＬｉと、配線Ｗｉ０，Ｗｉ３〜Ｗｉ７に対する各相互インダクタンスＬｅの総和である。
図１２に示すように、導体層４７にＮｉ（強磁性体）を用いた場合（グラフＧ１）、導体層４７を用いない場合（グラフＧ０）と比べて、インダクタンスＬｔが大きくなる。なお、他の図１３〜図１６でもグラフＧ０は、導体層４７（あるいはダミーチップ６１）を用いない場合でのインダクタンスＬｔを表す。
また、フェイスアップ実装（ＦＵ）は、フェイスダウン実装（ＦＤ）と比べて、インダクタンスの低減効果が小さくなる。フェイスアップ実装（ＦＵ）では、フェイスダウン実装（ＦＤ）と比べて、配線層１３と導体層４７間の距離（間隔）Ｇｐが大きくなるためと考えられる。
図１３、図１４のグラフＧ２，Ｇ３に示すように、導体層４７の厚さｄが大きいとインダクタンスＬｔが小さくなるが、厚さｄが２０００ｎｍ以上の範囲ではほぼ一定となる。導体層４７の厚さｄが小さいと（２５０〜１０００ｎｍ）、厚さｄが表皮深さｄ０に達せず、導体層４７を磁場が透過する。また、導体層４７の厚さｄが２０００ｎｍ以上では、表皮深さｄ０に対して十分厚く、磁場が遮蔽されると考えられる。
図１５のグラフＧ４に示すように、周波数ｆが大きくなるとともに、インダクタンスＬｔが小さくなる。周波数ｆが大きくなるとともに、表皮深さｄが小さくなるためである。導体層４７の厚さｄが５００ｎｍの場合、周波数ｆが８００ＭＨｚ以上の周波数帯では、磁場が遮蔽されていると推測される。
図１６のグラフＧ５に示すように、配線層１３とダミーチップ６１間の距離Ｇｐ（フェイスダウン実装であるから、配線層１３と導体層４７間の距離Ｇｐ）が大きくなるとともに、インダクタンスＬｔの低減効果が小さくなる。これは図１２のフェイスアップ実装（ＦＵ）の場合と、同様の現象である。
次に、解析モデル２，３において（図１０，図１１の場合）、どの範囲が許容範囲かを検討した。具体的には、フルマトリクス（４４＝２５６通り）の条件を解析し、許容範囲を調べた。ここでは、配線Ｗｉ２のインダクタンスＬｔが基準値（ここでは、０．７ｎＨ／ｍｍ）以下の場合を許容範囲とした。
なお、配線Ｗｉ２のインダクタンスＬｔの基準値は、一般に、適用製品、メモリやコントローラの仕様、メモリの積層段数、データ転送速度、パッケージサイズ、基板配線、パッケージ構成材料などによって異なる。これは、本評価のモデルについても同様である。
図１７は、導体層４７の厚さｄと周波数ｆに対する配線Ｗｉ２のインダクタンスＬｔを表したものである。ここで、導体層４７がＡｌ（フェイスダウン：ＦＤ）、配線層１３とダミーチップ６１間の距離Ｇｐが２０μｍとした。図中ハッチングを付した範囲が許容範囲である。
同様に、全てのマトリクスについて、検討の結果、次の条件が満たされると許容範囲であることが判った。
・導体層４７の材料及び構造：ＣｕおよびＦＤ、またはＡｌおよびＦＤ
・導体層４７の厚さ： ２０００ｎｍ以上
・周波数： １００ＭＨｚ以上（２００Ｍｂｐｓに対応）
・距離Ｇｐ： １０〜２０μｍ
（配線層１３とダミーチップ６１間の距離）
今回の基準では、ＡｌおよびＦＵは、許容範囲外であった。しかし、図１２のグラフＧ１より、効果がある事は明白であり、状況（他の製品、他の仕様等）によっては適用可能である。
また、解析モデル１（第１の実施形態に対応）において、導体層４７がＣｕの場合、次の条件が満たされると、許容範囲内であることが判った。
・導体層４７の厚さｄ： １．２５μｍ以上
・周波数ｆ： １００ＭＨｚ以上
・距離Ｇｐ： １０〜２０μｍ
（配線層１３とダミーチップ６１間の距離）
また、導体層４７がＡｌの場合、次の条件が満たされると、許容範囲内であることが判った。
・導体層４７の厚さｄ： ５μｍ以上
・周波数ｆ： １００ＭＨｚ以上（２００Ｍｂｐｓに対応）
・距離Ｇｐ： １０〜２０μｍ
（配線層１３とダミーチップ６１間の距離）
導体層４７の厚さｄが、１．２５μｍでは許容範囲外であった。なお、導体層４７の厚さｄが、２μｍの場合は、評価していない。しかし、配線層１３とダミーチップ６１間の距離Ｇｐは、解析モデル２と変わらないため、許容範囲内であると推測される。
以上を纏めると次のようになる。
（１）周波数ｆ、即ち、データの伝送速度と、クロストークの防止に必要な導体層４７の厚さｄには、対応関係がある。例えば、周波数ｆが１００ＭＨｚ（伝送速度が２００Ｍｂｐｓ）以上の場合、導体層４７の厚さｄが、１μｍ以上であることが好ましい。また、周波数ｆが８００ＭＨｚ（伝送速度が１６００Ｍｂｐｓ）以上の場合、導体層４７の厚さｄが、０．５μｍ以上であることが好ましい。
（２）距離Ｇｐ（配線層１３（複数のデータ信号配線）と導体層４７の間隔）は、１０μｍ以上、２０μｍ以下であることが好ましい。
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体装置
１１ 基板
１２ コア層
１３，１４ 配線層
１５ スルーホール
１６，１７ レジスト層
２１ 接続端子
２２ 外部端子
２３ 接続部材
３１‐３４ メモリチップ
３５ コントローラチップ
４１ スペーサ
４２、４３ 接着層
４７ 導体層
５１ モールド樹脂層
６１ ダミーチップ
６２ シリコン基板
Ｗ（Ｗｉ０-Ｗｉ７、Ｗｖｑ、Ｗｖｓ、Ｗｖｃ、Ｗｄｓ、Ｗｄｚ） 配線

Claims (5)

  1. 第１および第２の主面を有する絶縁基板と、
    前記第１の主面上に配置される第１の半導体チップと、
    前記第１の半導体チップ上に配置され、この第1の半導体を制御する第２の半導体チップと、
    前記第１の主面上に配置される複数の接続端子と、
    前記第２の主面上に配置される外部端子と、
    前記第２の半導体チップと前記複数の接続端子とを接続する複数の接続部材と、
    前記複数の接続端子のいずれかに接続される一端と、前記第１の半導体チップまたは前記外部端子に接続される他端と、前記第１の主面上の所定の領域内で互いに隣接して配置される中間部と、を有する、複数のデータ信号配線と、
    前記所定の領域を覆う導電性かつ常磁性の導体層と、
    を具備する半導体装置。
  2. 前記データ信号配線でのデータの伝送速度が、２００Ｍｂｐｓ以上であり、
    前記導体層の厚さが、１μｍ以上である
    請求項１記載の半導体装置。
  3. 前記複数のデータ信号配線と前記導体層の間隔が、１０μｍ以上、２０μｍ以下である
    請求項１または２に記載の半導体装置。
  4. 前記導体層に、Ｃｕ、Ａｌ、またはＭｇを用いる
    請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記複数のデータ信号配線の本数が、３以上である
    請求項１乃至４のいずれか１項に記載の半導体装置。
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JP2004363315A (ja) * 2003-06-04 2004-12-24 Mitsubishi Electric Corp プリント配線板
US8344819B2 (en) * 2008-10-28 2013-01-01 Broadcom Corporation Conformal reference planes in substrates
JP2010192767A (ja) * 2009-02-19 2010-09-02 Nec Corp 配線基板及び半導体装置
JP5891585B2 (ja) * 2011-01-24 2016-03-23 株式会社ソシオネクスト 半導体装置及び配線基板
JP5597659B2 (ja) * 2012-02-29 2014-10-01 株式会社東芝 半導体メモリカード

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