TWI695464B - 半導體裝置 - Google Patents

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TWI695464B TW104136225A TW104136225A TWI695464B TW I695464 B TWI695464 B TW I695464B TW 104136225 A TW104136225 A TW 104136225A TW 104136225 A TW104136225 A TW 104136225A TW I695464 B TWI695464 B TW I695464B
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落合俊彥
仮屋崎修一
萱島祐治
木田剛
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Abstract

半導體裝置包含：裝載於裝載有配線基板之中介板上、且經由中介板彼此電性連接之第1及第2半導體元件。又，中介板之複數層配線層係自基準之主要面側起依次積層有第1、第2、及第3配線層。又，於夾在第1半導體元件與第2半導體元件之間之中介板之第1區域中，第3配線層之基準電位用配線之比例多於第1配線層之基準電位用配線之比例。又，於第1區域中，第1配線層之信號用配線之比例多於第3配線層之信號用配線之比例。

Description

半導體裝置
本發明係關於一種半導體裝置，例如關於有效適用於將半導體晶片等之複數個半導體元件經由中介板而彼此電性連接之半導體裝置之技術。
於日本特表2010-538358號公報(專利文獻1)、日本特開2013-138177號公報(專利文獻2)、日本特開2014-11169號公報(專利文獻3)、美國專利第8653676號說明書(專利文獻4)、及日本特開2014-11284號公報(專利文獻5)揭示有複數個半導體晶片經由中介板而彼此電性連接之半導體裝置。
[先前技術文獻] [專利文獻]
專利文獻1：日本特表2010-538358號公報
專利文獻2：日本特開2013-138177號公報
專利文獻3：日本特開2014-11169號公報
專利文獻4：美國專利第8653676號說明書
專利文獻5：日本特開2014-11284號公報
存在有將複數個半導體元件經由中介板而彼此電性連接之技術。又，由於在成為半導體封裝之基材之配線基板上裝載中介板之情 形時，可藉由配線基板確保封裝強度，故可提高形成於中介板之複數個配線之配置密度。又，若於中介板設置複數層配線層，則可進而增加使複數個半導體元件間連接之配線數。然而，於中介板設置複數層配線層之情形時，自信號傳送之可靠性之觀點可知存在問題。
例如，根據相對構成中介板之基材之構件之高頻信號之絕緣性程度，而有流經信號傳送路徑之電流之一部分被中介板之基材消耗而成為信號衰減之原因之情形。
又，例如，於經由中介板，於複數個半導體元件間傳送信號之情形時，形成於中介板之信號傳送路徑較短較好。
又，例如，由於在中介板設有複數層配線層之情形時，各配線層之厚度變薄，故將信號傳送路徑之電阻值設為連續特定之值之技術變得必要。
其他之問題與新特徵自本說明書之記述及附加圖式而闡明。
一實施形態之半導體裝置包含：裝載於配線基板所裝載之中介板上，且經由上述中介板彼此電性連接之第1及第2半導體元件。又，上述中介板具有基材、及配置於上述基材之主要面上之複數層配線層。上述複數層配線層具有：第1配線層；第2配線層，其較上述第1配線層更遠離上述基材之主面；及第3配線層，其較上述第2配線層更遠離上述主面。又，於俯視下，於夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例為：上述第3配線層之上述基準電位用配線之比例多於上述第1配線層之上述基準電位用配線之比例。又，於上述第1區域中，構成信號之傳送路徑之一部分的信號用配線之比例為：上述第1配線層之上述信號用配線之比例多於上述第3配線層之上述信號用配線之比例。
根據上述一實施形態，能提高半導體裝置之可靠性。
10:配線基板(封裝基板)
10b:下表面(面、安裝面)
10s:側面
10t:上表面(面、晶片裝載面)
11:焊料球(外部端子、電極、外部電極)
12:焊盤(外部端子、電極、外部電極、端子、焊料連接用焊墊)
13:配線
14:絕緣層
15:通孔配線
16:焊墊(端子、晶片裝載面側端子、電極)
17:絕緣膜
20A、20B、20C、20D、20E、20F、20G、20H、20J:中介板(中繼基板)
20b:下表面(面、安裝面)
20s:側面
20t:上表面(面、晶片裝載面)
21:矽基板(基材)
21t:主面
22:配線(導體圖案)
22A:區域
22B:區域
22CMD:控制信號用配線
22DQ:資料信號用配線
22VS:基準電位用配線(基準電位用導體)
23:絕緣層
24:貫通電極
25:表面電極(電極焊墊、端子)
25A:表面電極(電極焊墊、端子)
25B:表面電極(電極焊墊、端子)
26:鈍化膜
27:背面電極(電極、焊墊、端子)
28:突起電極
29:有機絕緣層
30:半導體晶片(半導體元件)
30A:記憶體晶片
30b:背面(主面、下表面)
30B:邏輯晶片
30s:側面
30t:表面(主面、上表面)
31:矽基板(基材)
31t:主面
32:配線層
33:電極(表面電極、焊墊、端子)
33A:電極(表面電極、焊墊、端子)
33B:電極(表面電極、焊墊、端子)
34:鈍化膜
35:突起電極
40:外部機器
50:電源
60:安裝基板
B12:隔開距離
B23:隔開距離
B34:隔開距離
CF:電流
CMD:控制信號線(信號線)
CORE1:芯電路(主電路)
CORE2:芯電路(主電路)
D1:徑
D2:徑
DQ:資料線(信號線)
DRV1:電源電路(驅動電路)
DRV2:電源電路(驅動電路)
F1:頻帶
F2:頻帶
IF1:外部介面電路(輸入輸出電路、外部輸入輸出電路)
IF2:內部介面電路(輸入輸出電路、內部輸入輸出電路)
M0~M4:配線層
P1:隔開距離
P2:隔開距離
PKG1~PKG8:半導體裝置
SIG:信號線
VD1~VD3:電源線
VS1:基準電位線
VS2:基準電位線
圖1係一實施形態的半導體裝置之俯視圖。
圖2係圖1所示之半導體裝置之仰視圖。
圖3係沿著圖1之A-A線之剖視圖。
圖4係顯示於安裝基板裝載圖1~圖3所示之半導體裝置時之電路構成例之說明圖。
圖5係圖3之A部之放大剖視圖。
圖6係圖3之B部之放大剖視圖。
圖7係顯示信號傳送路徑之動作頻率、及信號損失之關係之說明圖。
圖8係示意性顯示電流流動於矽基板之狀態之主要部分剖視圖。
圖9係放大顯示圖1所示之邏輯晶片與記憶體晶片間之區域周邊之放大俯視圖。
圖10係顯示於圖5及圖6所示之中介板之各配線層中，傳送對象之種類別之配置比例之例之主要分部剖視圖。
圖11係顯示於與圖10不同之研究例即中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分剖視圖。
圖12係圖1所示之B部之放大俯視圖。
圖13係相對圖6之變化例的半導體裝置之放大剖視圖。
圖14係相對圖12之變化例，且為圖13所示之半導體裝置之放大俯視圖。
圖15係沿著圖14之A-A線之放大剖視圖。
圖16係相對圖10之變化例，且係顯示於圖5及圖6所示之中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分之剖視 圖。
圖17係顯示圖6所示之中介板之形成有複數個表面電極之層之一層下之配線層之構造例之放大俯視圖。
圖18係相對圖10之變化例，且係顯示中介板之各配線層間之距離、及傳送對象之種類別之配置比例之例之主要部分之剖視圖。
圖19係顯示相對圖10之其他變化例之主要部分剖視圖。
圖20係顯示使用圖1~圖19說明之半導體裝置之製造步驟之概要之說明圖。
圖21係相對圖6之變化例的半導體裝置之放大剖視圖。
圖22係相對圖10之變化例，且係顯示於圖21所示之中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分剖視圖。
圖23係相對圖22之變化例，且係顯示於中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分剖視圖。
(本發明之記載形式/基本用語/用法之說明)
於本發明中，實施態樣之記載，根據需要，為方便起見，分為複數個部分而記載，但除非特別明示主旨並非如此之情形，否則該等並非彼此獨立分離者，而為不論記載前後，單一之例之各部分，一者為另一者之一部分細節、或一部分或全部之變化例等。又，原則上，相同之部分省略重複之說明。又，實施態樣之各構成要素除非特別明示主旨並非如此之情形、理論上限定其數量之情形及自上下文可明確並非如此之情形，否則並非必須者。
於相同地實施之態樣等之記載中，關於材料、組成等，即使為「包含A之X」，亦係除非特別明示主旨並非如此之情形及自上下文可明確並非如此之情形，否則並非排除包含A以外之要素者。例如，若言及關於成分，則為「包含A作為主要成分之X」等之意思。例如， 即使為「矽構件」等，並非限定於純粹之矽，不必說亦包含SiGe(矽．鍺)合金或其他以矽為主要成分之多元合金、及含有其他添加物等之構件者。又，即使鍍金、Cu層、鍍鎳，除非特別明示主旨並非如此之情形，否則不僅包含純粹者，亦包含分別以金、Cu、鎳等為主要成分之構件者。
進而，於言及特定之數值、數量時，除非特別明示主旨並非如此之情形、理論上限定於該數之情形及自上下文可明確並非如此之情形，否則亦可為超過其特定數值之數值，亦可小於其特定數值之數值。
又，於實施形態之各圖中，同一或相同之部分以同一或類似之記號或參照序號表示，原則上不重複說明。
又，於附加圖式中，於反而變得複雜之情形或與空隙之區別明確之情形時，即使為剖面，亦存在省略影線等之情形。與此相關，於自說明等明確之情形等，即使平面上閉合之孔，亦存在省略背景之輪廓線之情形。進而，即使並非剖面，為了明示並非空隙，或為了明示區域之邊界，故有時附加影線或點狀圖案。
(實施形態1)
於本實施形態中，作為複數個半導體元件經由中介板而彼此地電性連接之半導體裝置之例，採用於矽基板形成有複數層配線層，即所謂於矽中介板裝載有複數個半導體晶片之實施形態而進行說明。詳細而言，於本實施形態中，例示性採用而說明之半導體裝置具有：記憶體晶片，其形成記憶體電路；及邏輯晶片，其形成有控制記憶體晶片之控制電路或運算處理電路。又，所謂記憶體晶片與邏輯晶片，係經由矽中介板而電性連接，於一個封裝內形成系統。如此於一個封裝內形成系統之半導體裝置稱為SiP(System in Package，系統化封裝)。又，於一個封裝內裝載複數個半導體晶片之半導體裝置稱為 MCM(Multi Chip Module，多芯片模組)。
<半導體裝置之概要>
首先，使用圖1~圖4，對本實施形態之半導體裝置之構造之概要進行說明。圖1係本實施形態之半導體裝置之俯視圖，圖2係圖1所示之半導體裝置之仰視圖。又，圖3係沿著圖1之A-A線之剖視圖。又，圖4係顯示於安裝基板裝載圖1~圖3所示之半導體裝置時之電路構成例之說明圖。
另，於圖2及圖3中，為了易懂，對端子數較少之情形之實施形態進行顯示。然而，端子之數量除了圖2及圖3所示之態樣以外，存在各種變化例。例如，圖2所示之焊料球11之數量亦可為多於圖2所示之數量。又，於圖3中，為了易懂，例示性顯示形成於各配線層之複數根配線13中之一根。又，如圖4所示之例中，例示性地顯示半導體裝置PKG1所具有之多數傳送路徑中之代表性傳送路徑。
如圖1及圖3所示，本實施形態之半導體裝置PKG1具有：配線基板(封裝基板)10、裝載於配線基板10上之中介板(中繼基板)20A、及裝載於中介板20A上之複數個半導體晶片30。複數個半導體晶片30並列裝載於中介板20A上。
又，如圖2所示，於半導體裝置PKG1之安裝面即配線基板10之下表面106，以行列狀(陣列狀、矩陣狀)配置有外部端子即複數個焊料球(外部端子、電極、外部電極)11。複數個焊料球11之各者連接於焊盤(外部端子、電極、外部電極)12(參照圖3)。
如半導體裝置PKG1般，將於安裝面側，行列狀地配置有複數個外部端子(焊料球11、焊盤12)之半導體裝置稱為區域陣列型之半導體裝置。由於區域陣列型之半導體裝置PKG1能將配線基板10之安裝面(下表面10b)側作為外部端子之配置空間而有效利用，故即使增大外部端子數量，亦可抑制半導體裝置PKG1之安裝面積之增大，故而較 佳。即，伴隨著高功能化、高積體化，能省空間地安裝增大外部端子數之半導體裝置PKG1。
又，如圖3所示，配線基板10具有：上表面(面、晶片裝載面)10t，其經由中介板20A而裝載複數個半導體晶片30；與上表面10t相反側之下表面(面、安裝面)10b；及側面10s，其配置於上表面10t與下表面10b間。又，配線基板10如圖1所示，成為俯視為四角形之外形形狀。
又，如圖3所示，中介板20A具有：上表面(面、晶片裝載面)20t，其裝載有複數個半導體晶片(半導體元件)30；與上表面20t相反側之下表面(面、安裝面)20b；及側面20s，其配置於上表面20t與下表面20b間。又，中介板20A如圖1所示，成為俯視為四角形之外形形狀。
又，如圖3所示，複數個半導體晶片30之各者具有：表面(主面、上表面)30t；與表面30t相反側之背面(主面、下表面)30b；及位於表面30t與背面30b間之側面30s。又，複數個半導體晶片30之各者如圖1所示，成為俯視為四角形之外形形狀。
如圖1及圖3所示之例中，複數個半導體晶片30中之一者為包含記憶體電路之記憶體晶片30A，另一者為包含控制記憶體電路之控制電路之邏輯晶片30B。又，如圖1及圖3所示之例中，記憶體晶片30A及邏輯晶片30B之各者係直接連接於中介板20A。換言之，於記憶體晶片30A與中介板20A間，及邏輯晶片30B與中介板20A間未插入基板或其他之晶片零件。
又，如圖4所示，本實施形態之半導體裝置PKG1包含藉由於邏輯晶片30B與記憶體晶片30A間傳送信號而動作之系統。記憶體晶片30A包含記憶於與邏輯晶片30B間通信之資料之主記憶電路(記憶電路)。又，邏輯晶片30B包含控制記憶體晶片30A之主記憶電路之動作之控 制電路。又，邏輯晶片30B包含對於輸入之資料信號進行運算處理之運算處理電路。於圖4中，將作為一例之運算處理電路或控制電路等之主要電路作為芯電路(主電路)CORE1而顯示。但，於芯電路CORE1所包含之電路亦可包含上述以外之電路。例如，於邏輯晶片30B亦可形成有例如記憶一次性資料之快閃記憶體等較記憶體晶片30A之主記憶電路之記憶容量更小之輔助記憶電路(記憶電路)。
又，於邏輯晶片30B，形成有與外部機器40間進行信號之輸入輸出之外部介面電路(輸入輸出電路、外部輸入輸出電路)IF1。於外部介面電路IF1連接有於邏輯晶片30B與外部機器40間傳送信號之信號線SIG。又，外部介面電路IF1亦與芯電路CORE1連接，芯電路CORE1可經由外部介面電路IF1於與外部機器40間傳送信號。
又，於邏輯晶片30B形成於與內部機器(例如，記憶體晶片30A)間進行信號之輸入輸出之內部介面電路(輸入輸出電路、內部輸入輸出電路)IF2。於內部介面電路IF2連接有：資料線(信號線)DQ，其傳送資料信號；及控制信號線(信號線)CMD，其傳送位址信號或指令信號等之控制用之資料信號。資料線DQ、及控制信號線CMD分別連接於記憶體晶片30A之內部介面電路IF2。
又，於邏輯晶片30B包含供給用以驅動芯電路CORE1或輸入輸出電路之電位之電源電路DRV1。如圖4所示之例中，於電源電路DRV1連接有供給電源電位之電源線VD1、及供給基準電位之基準電位線VS1。
另，於圖4中，顯示一對電源線VD1與基準電位線VS1連接於邏輯晶片30B之例，但供給於邏輯晶片30B之電位並非限定於上述二種。例如，於電源電路DRV1亦可包含：外部介面用電源電路，其供給驅動邏輯晶片30B之外部介面電路IF1之電壓；及芯用電源電路，其供給驅動邏輯晶片30B之芯電路CORE1之電壓。又，於電源電路 DRV1亦可包含供給驅動邏輯晶片30B之內部介面電路IF2之電壓之內部介面用電源電路。於該情形時，於邏輯晶片30B連接有供給彼此不同之複數個電源電位之複數個電源線VD1。
又，如圖4所示之供給於基準電位線VS1之電位係例如接地電位。然而，由於驅動電壓係藉由彼此不同之第1電位與第2電位之差而規定，故供給於基準電位線VS1之電位亦可為接地電位以外之電位。
將如邏輯晶片30B，使對於某裝置或系統之動作必要之電路匯總於1個半導體晶片30而形成者稱為SoC(System on a chip，系統單晶片)。然而，若於邏輯晶片30B形成圖4所示之主記憶電路，則能以1片邏輯晶片30B構成系統。然而，根據動作之裝置或系統，必要之主記憶電路之容量不同。因此，藉由於與邏輯晶片30B不同之半導體晶片30(即，記憶體晶片30A)形成主記憶電路，可提高邏輯晶片30B之通用性。又，藉由根據被要求之主記憶電路之記憶容量而連接複數片之記憶體晶片30A，可提高系統所包含之記憶電路之容量之設計上之自由度。
又，於圖4所示之例中，記憶體晶片30A包含主記憶電路。於圖4中，將主記憶電路作為記憶體晶片30A之芯電路(主電路)CORE2而顯示。但，芯電路CORE2所包含之電路亦可包含主記憶電路以外之電路。
又，於記憶體晶片30A形成有與內部機器(例如，邏輯晶片30B)間進行信號之輸入輸出之內部介面電路(內部輸入輸出電路)IF2。
又，於記憶體晶片30A包含供給用以驅動芯電路CORE2之電位之電源電路(驅動電路)DRV2。於圖4所示之例中，於電源電路VRV2連接有：電源線VD2，其供給電源電位；及基準電位線VS1，其供給基準電位。於圖4所示之例中，供給至電源線VD1之電源電位、及供給至電源線VD2之電源電位分別自設置於半導體裝置PKG1之外部之電 源50被供給。
另，於圖4中，顯示一對電源線VD2與基準電位線VS1連接於記憶體晶片30A之例。又，於圖4所示之例中，邏輯晶片30B與記憶體晶片30A經由供給驅動內部介面電路IF2之電源電位之電源線VD3、及基準電位線VS2之各者而電性連接。但，對記憶體晶片30A供給電位之方式存在上述以外之各種變化例。例如，亦可分別獨立供給驅動邏輯晶片30B之內部介面電路IF2之電源電位、及驅動記憶體晶片30A之內部介面電路IF2之電源電位。於該情形時，圖4所示之電源50與記憶體晶片30A係經由電源線VD3而電性連接。
又，如圖4所示之例中，於電性連接邏輯晶片30B與記憶體晶片30A之複數個傳送路徑中，除了含有資料線DQ及控制信號線CMD，亦含有基準電位線VS2。該基準電位線VS2係傳送例如由資料線DQ而傳送之資料信號之參考信號之路徑。於參考用之基準電位線VS2，供給作為基準電位之例如接地電位。於分別對基準電位線VS2及基準電位線VS1供給接地電位之情形時，連接基準電位線VS2與基準電位線VS1者之電位穩定。因此，如於圖4附加虛線所示般，較佳於中介板20A連接基準電位線VS2與基準電位線VS1。但，若參考用之基準電位線VS2可減少傳送路徑中之電位偏差，則亦可供給接地電位以外之電位。例如，亦可將輸入輸出用電源電路之電源電位作為參考用之基準電位而使用。
又，於圖4所示之例中，對記憶體晶片30A供給電源電位之電源線VD2、及對記憶體晶片30A供給基準電位之基準電位線VS1分別不經由邏輯晶片30B而連接於記憶體晶片30A。但，作為相對圖4之變化例，電源線VD1及基準電位線VS2亦可經由邏輯晶片30B而連接於記憶體晶片30A。
<各元件之構成>
接著，對構成圖1~圖4所示之半導體裝置PKG1之主要元件依次進行說明。圖5係圖3之A部之放大剖視圖。又，圖6係圖3之B部之放大剖視圖。
圖1~圖5所示之配線基板10係於半導體裝置PKG1與安裝基板60(參照圖4)間，且包含供給電性信號或電位之傳送路徑之基板。配線基板10具有電性連接上表面10t側與下表面10b側之複數層配線層(於圖3所示之例中為8層)。設置於各配線層之複數個配線13係被使複數個配線13間、及相鄰之配線層間絕緣之絕緣層14所覆蓋。
圖3所示之配線基板10具有積層之複數層絕緣層14，正中間之絕緣層14係例如於玻璃纖維等之纖維材含浸環氧樹脂等之樹脂材而成之芯層(芯材)。又，於芯層之上表面及下表面分別形成之絕緣層14係藉由例如增層工法而形成。但，作為相對圖3之變化例，亦可使用不具有成為芯層之絕緣層14之所謂無芯基板。
又，配線基板10係設置於各配線層間，且具有將積層之配線層於厚度方向連接之層間導電路即通孔配線15。又，於配線基板10之上表面10t形成有複數個焊墊(端子、晶片裝載面側端子、電極)16。另，配線基板10所具有之複數層配線層中，設置於最上層之配線層(最上表面10t側之配線層)之配線13與焊墊16一體地形成。換言之，可將焊墊16認為係配線13之一部分。又，於認為區別焊墊16與配線13之情形時，可將於配線基板10之上表面10t中，自絕緣膜17露出之部分定義為焊墊16，將被絕緣膜17覆蓋之部分定義為配線13。
另一方面，於配線基板10之下表面10b形成有複數個焊盤(端子、焊料連接用焊墊)12。於複數個焊盤12之各者連接有焊料球11，圖4所示之安裝基板60與半導體裝置PKG1經由圖3所示之焊料球11而電性相連。即，複數個焊料球11係作為半導體裝置PKG1之外部連接端子而發揮功能。
該等複數個焊料球11及複數個焊盤12經由配線基板10之複數個配線13，電性連接於上表面10t側之複數個焊墊16。另，於配線基板10具有之複數層配線層中，設置於最下層之配線層(最下面10b側之配線層)之配線13與焊盤12一體地形成。換言之，可將焊盤12認為係配線13之一部分。又，於認為區別焊盤12與配線13之情形時，可將於配線基板10之下表面10b中自絕緣膜17露出之部分定義為焊盤12，將被絕緣膜17覆蓋之部分定義為配線13。
又，作為相對圖3之變化例，亦存在將焊盤12自身作為外部連接端子而發揮功能之情形。於該情形時，於焊盤12未連接焊料球11，複數個焊盤12之各者於配線基板10之下表面10b中，自絕緣膜17露出。又，作為相對圖3之其他之變化例，亦存在代替球形狀之焊料球11，而連接較薄之焊料膜，以該焊料膜作為外部連接端子而發揮功能之情形。
又，配線基板10之上表面10t及下表面10b係由絕緣膜(阻焊劑膜)17而覆蓋。形成於配線基板10之上表面10t之配線13被絕緣膜17覆蓋。於絕緣膜17形成開口部，於該開口部中，複數個焊墊16之至少一部分(焊接區域)自絕緣膜17露出。又，形成於配線基板10之下表面10b之配線13被絕緣膜17覆蓋。於絕緣膜17形成有開口部，於該開口部中，複數個焊盤12之至少一部分(與焊料球11之接合部)自絕緣膜17露出。
又，如圖5所示，半導體裝置PKG1包含裝載於配線基板10上之中介板20A。中介板20A係介隔於配線基板10與複數個半導體晶片30間之中繼基板。於本實施形態中，中介板20A具有：矽基板(基材)21，其具有主面21t；及複數層配線層M1、M2、M3，其配置於主面21t上。如圖5所示，若將形成有複數個表面電極25之層視為配線層M4，則於圖5所示之例中，積層有四層之配線層。於複數層配線層M1、 M2、M3之各者形成有複數個配線(導體圖案)22。複數個配線22係由使複數個配線22間、及相鄰之配線層間絕緣之絕緣層23覆蓋。絕緣層23係包含例如氧化矽(SiO)等之半導體材料之氧化物之無機絕緣層。
又，於中介板20A之配線層M3上形成有複數個表面電極(電極焊墊、端子)25。複數個表面電極25之各者之一部分於中介板20A之上表面20t中，自保護絕緣膜即鈍化膜26露出。而且，表面電極25經由連接於表面電極25之露出部分之突起電極35而與半導體晶片30之電極(表面電極、焊墊)33電性連接。
又，於中介板20A之下表面20b形成有複數個背面電極(電極、焊墊、端子)27。複數個背面電極27於位於矽基板21之主面21t之相反側之中介板20A之下表面20b中露出。而且，背面電極27經由與背面電極27連接之突起電極28而與配線基板10之焊墊16電性連接。
又，中介板20A包含將矽基板21於厚度方向(主面21t及下表面20b中，自一面朝向另一面之方向)貫通之複數個貫通電極24。複數個貫通電極24係藉由於以將矽基板21於厚度方向貫通之方式而形成之貫通孔中埋入例如銅(Cu)等之導體而形成之導電路徑。複數個貫通電極24之各者一端部係連接於背面電極27，另一端部係連接於配線層M1之配線22。即，中介板20A之複數個表面電極25與複數個背面電極27經由複數個配線22及複數個貫通電極24而分別電性連接。
上述之配線基板10係半導體裝置PKG1之支撐基材。為了發揮作為支撐基板之功能，較佳為提高剛性或強度。因此，形成於配線基板10之複數個配線13難以細微加工。
另一方面，由於中介板20A為裝載於配線基板10上之中繼基板，故基板之剛性或強度亦可低於配線基板10。因此，能使形成於中介板20A之複數個配線22比配線基板10之配線13更提高配線密度。
尤其，本實施形態之中介板20A具有如圖5所示之半導體基板即 矽基板(基材)21，且具有於矽基板21之主面21t上積層有複數層配線層M1、M2、M3之構造。如此，於半導體基板上形成複數個配線22之情形時，藉由利用與於半導體晶圓上形成配線之步驟相同之製程，可提高配線密度。
於使用於半導體晶圓上形成配線之製程之情形時，各配線層之厚度、及配線層間之距離亦變薄。例如，圖5及圖6所示之配線層M1、M2、M3之厚度，即複數個配線22各者之厚度較配線基板10之配線13之厚度更薄。於圖5及圖6中，為了在一圖中記載配線基板10之配線13與中介板20A之配線22，故使配線13之厚度設為相對於配線22厚度之二倍以下。然而，配線13之厚度相對上述配線22之厚度之值係自數倍至數十倍左右。
又，配線層M1、M2、M3之各者之間隔距離、及矽基板21之主面21t與配線層M1之間隔距離小於配線22之厚度。配線層M1、M2、M3之各者之間隔距離、及矽基板21之主面21t與配線層M1之間隔距離為形成於配線層M1、M2、M3之配線22之厚度之一半左右。另，形成有複數個表面電極25之最上層之配線層M4與配線層M3之間隔距離大於配線層M1、M2、M3之各者之間隔距離。例如，配線層M4與配線層M3之間隔距離與配線22之厚度相同程度。
如此，由於中介板20A與配線基板10相比，可提高配線密度，故於使於複數個半導體晶片30間連結之信號傳送路徑之數量增加之情形特別有效。尤其，如本實施形態之圖4所示之例般，於使連接邏輯晶片30B與記憶體晶片30A之信號傳送路徑之數量增加之情形時，藉由設置中介板20A，可減少形成於配線基板10之配線13(參照圖3)之數量。
另，於本實施形態中，將於半導體晶圓之製程中廣為使用之矽基板21作為基材而使用。因此，圖5所示之矽基板21將半導體材料即 矽設為母材(主要成分)。又，半導體晶片之製造所使用之半導體基板於母材即半導體材料中摻雜構成p型或n型之導電特性之雜質元素之情形為一般。因此，作為矽基板21，於使用通用之半導體晶圓之情形時，於矽基板21含有構成p型或n型之導電特性之雜質元素。
但，本實施形態之矽基板21可適用各種變化例。例如，作為半導體基板，亦可將矽以外之半導體材料設為母材。又，亦可使用在半導體材料中未摻雜雜質元素之半導體作為半導體基板。
又，如圖6所示，半導體裝置PKG1包含裝載於中介板20A之上表面20t上之複數個半導體晶片30。複數個半導體晶片30之各者具有：矽基板(基材)31，其具有主面31t；及配線層32，其配置於主面31t上。另，於圖5及圖6中，為了容易觀察，顯示一層配線層32，但例如於圖5及圖6所示之配線層32上係積層較中介板20A之配線層M1、M2、M3厚度更薄之複數層配線層。又，為了容易觀察而省略圖示，但於複數層配線層32之各者形成有複數個配線。又，複數個配線係被使複數個配線間、及相鄰之配線層間絕緣之絕緣層覆蓋。絕緣層係例如包含氧化硅素(SiO)等之半導體材料之氧化物之無機絕緣層。
又，於複數個半導體晶片30之各者所包含之矽基板31之主面31t上形成有例如電晶體元件、或二極體元件等之複數個半導體元件。複數個半導體元件經由配線層32之複數個配線而與形成於表面30t側之複數個電極33電性連接。
又，於本實施形態中，複數個半導體晶片30之各者以表面30t與中介板20A之上表面20t對向之狀態裝載於中介板20A之上表面20t上。如此之安裝方式係稱為面朝下安裝方式，或覆晶連接方式。以覆晶連接方式如下述般將半導體晶片30及中介板20A電性連接。
於半導體晶片30之配線層32上形成有複數個電極(表面電極、焊墊、端子)33。複數個電極33之各者之一部分於半導體晶片30之表面 30t中，自保護絕緣膜即鈍化膜34露出。而且，電極33經由連接於電極33之露出部分之突起電極35而與中介板20A之表面電極25電性連接。
又，於本實施形態中，如圖4所示，連接於記憶體晶片30A之複數個傳送路徑中之一部分未與配線基板10連接，而經由中介板20A連接於邏輯晶片30B。於圖4所示之例中，資料線DQ及控制信號線CMD與配線基板10電性分離。另一方面，連接於記憶體晶片30A之複數個傳送路徑中，供給用以驅動記憶體晶片30A之電路之電源電位之電源線VD2及基準電位線VS1與配線基板10電性連接。另，於電性連接邏輯晶片30B與記憶體晶片30A之傳送路徑中，使用於信號線之參考用之基準電位線VS2亦可與配線基板10分離。
<於半導體晶片間電性連接之傳送路徑之詳細>
接著，對如圖4所示般電性連接邏輯晶片30B與記憶體晶片30A之信號傳送路徑之詳細進行說明。
作為SiP型之半導體裝置之代表性之例，存在如本實施形態般，將邏輯晶片30B與記憶體晶片30A裝載於一個封裝內之構成。為了提高如此構成之SiP型之半導體裝置之性能，而要求提高連接邏輯晶片30B與記憶體晶片30A之信號傳送路徑之傳送速度之技術。例如，如圖4所示之信號傳送路徑中，複數個資料線DQ之各者設計為以1Gbps(每秒1千兆位元組)以上之傳送速度傳送資料信號。為了使複數個信號傳送路徑之各者之傳送速度高速化，有必要增加每單位時間之傳送次數(以下，記載為高時脈化)。
又，作為提高邏輯晶片30B與記憶體晶片30A間之信號傳送速度之其他方法，有增大內部介面之資料匯流排之寬度而增加於1次傳送之資料量之方法(以下，記載為匯流排寬度擴大化)。又，有組合應用上述之匯流排寬度擴大化與高時脈化之方法。於該情形時，必須要有 多數條高速之信號傳送路徑。因此，如本實施形態般，經由中介板20A而電性連接邏輯晶片30B與記憶體晶片30A之方法為有效。
例如圖4所示之記憶體晶片30A係具有512位元以上之資料匯流排之寬度之所謂寬I/O記憶體。詳細而言，記憶體晶片30A若例如包含4個資料匯流排之寬度為128位元之通道，且將該4通道之匯流排寬度加總，則為512位元。又，若將各通道之每單位時間之傳送次數高時脈化，則各為例如1Gbps以上。
然而，本案發明人對經由包含複數層配線層之中介板而電性連接邏輯晶片30B與記憶體晶片30A之構成進行研究之結果得知，從信號傳送之可靠性之觀點而言存在問題。
首先，根據本案發明人之研究可知，於具有矽基板之中介板上進行高速信號傳送之情形時，存在有信號之能量之一部分轉換為熱能而被消耗，而產生傳送損失(以下，稱為信號損失)之情形。可知此時於如圖7所示之信號之頻率較低之狀態時，信號損失之程度較小，但若信號之頻率變高，則信號損失之程度急遽增大。
圖7係顯示信號傳送路徑之動作頻率與信號損失之關係之說明圖。且，圖8係示意性顯示電流流動於矽基板之狀態之主要部分剖視圖。於圖7中，於橫軸以對數顯示進行信號傳送之頻率，於縱軸顯示各頻率之信號損失之程度。又，於圖7中將如圖4所示之資料線DQ之動作頻帶作為頻帶F2而顯示，將控制信號線CMD之動作頻帶作為頻帶F1而顯示。又，於圖8中，為了明示配線層M4係用以形成表面電極25之層，故以虛線顯示表面電極25。
此處，對圖8所示之信號電流流動至配線22之情形之舉動進行研究。圖8所示之矽基板21與圖5所示之本實施形態之中介板20A所具有之矽基板21同樣，含有構成p型或n型之導電特性之雜質元素。
若信號電流流動至圖8所示之配線22，則於配線22之周圍產生電 磁場。於流動至配線22之信號電流之頻率較低之情形時，圖8所示之電流CF難以流動至矽基板21。因此，例如以圖7所示之頻帶F1傳送信號電流之情形時，即使頻率變化，信號損失程度亦難以變化。
然而，根據本案發明人之研究，可知例如以圖7所示之頻帶F2般之高頻傳送信號電流之情形時，電流CF容易流動至圖8所示之矽基板21。又，由於矽基板21藉由於母材即半導體材料中摻雜雜質，而獲得導電性，故與配線22等之導體相比，電流CF流動於矽基板21之情形之電阻值更大。因此，藉由電流CF流動而產生之電能(電磁場及伴隨其而產生之電流CF)轉換為熱能而被消耗。其結果，流經配線22之信號電流之電流值下降。即，於信號傳送路徑產生信號損失。根據本案發明人之研究，若信號傳送路徑之動作頻率變為1GHz(千兆赫)以上，則信號損失之程度急遽增大。
因此，自提高信號傳送之可靠性之觀點來看，較佳為於信號損失之程度變大之頻帶F2中實施抑制信號損失增大之對策。根據本實施形態，可抑制上述信號損失之增大。以下，對其理由依次進行說明。
圖9係放大顯示圖1所示之邏輯晶片與記憶體晶片間之區域周邊之放大俯視圖。又，圖10係顯示沿著於圖9之A-A線之剖面中，傳送對象之種類別之配線之配置例之主要部分剖視圖。另，於圖9中，以虛線顯示電性連接記憶體晶片30A與邏輯晶片30B之複數個配線22、及連接於配線22之兩端之中介板20A之複數個表面電極25。由於在圖9中示意性顯示經由複數個配線22而電性連接記憶體晶片30A與邏輯晶片30B，故配線22或表面電極25之數量或位置並非限定於圖9所示之態樣。又，於圖9中，以兩點鏈線顯示形成有使夾在相鄰之半導體晶片之間之區域22A、及相鄰之半導體晶片電性連接之複數個配線22之區域22B之周緣部。又，由於區域22A與區域22B重疊，故為了易懂，於區域22A標註以圖樣。又，圖10為剖視圖，但為了識別構成複 數個配線22之傳送路徑之種類，而根據傳送對象之種類標註不同之圖樣。詳細而言，分別於構成圖4所示之資料線DQ之一部分之資料信號用配線22DQ標註陰影線，於構成圖4所示之控制信號線CMD之一部分之控制信號用配線22CMD標註點狀圖樣。又，於成為基準電位之傳送路徑之基準電位用配線22VS未標註圖樣，設為空白。又，於矽基板21亦未標註圖樣，而成為空白。又，於圖10中，為了明示配線層M4為用以形成表面電極25之層，故以虛線顯示表面電極25。
首先，自提高相鄰之半導體晶片間之信號傳送之可靠性之觀點針對必須進行配線構造之研究之區域進行說明。如圖9所示，本實施形態之半導體裝置PKG1所具有之記憶體晶片30A與邏輯晶片30B係經由中介板20A之複數個配線22而電性連接。又，於進行高速信號傳送之情形時，較佳為信號傳送路徑較短。因此，於俯視下，電性連接記憶體晶片30A與邏輯晶片30B之配線22主要配置於夾在記憶體晶片30A與邏輯晶片30B之間之中介板20A之區域22A。因此，於研究配線22之電性特性之情形時，只要研究圖9所示之區域22A之配線構造即可，其他區域之配線構造則未特別限定。
另，嚴格而言，連接有將記憶體晶片30A與邏輯晶片30B電性連接之複數個配線22之區域為圖9所示之連接於複數個配線22之兩端之複數個表面電極25間之區域22B。然而，為了縮短信號傳送路徑，連接於複數個配線22之兩端之複數個表面電極25之各者係接近相鄰之半導體晶片之彼此對向之邊側而形成之情形較多。於該情形時，如圖9所示，區域22B之大部分與區域22A重複。因此，藉由至少改善區域22A之配線構造，可提高相鄰之半導體晶片間之信號傳送之可靠性。但，例如，於連接相鄰之半導體晶片間之配線22之長度較長，且複數個表面電極25之各者遠離相鄰之半導體晶片之彼此對向之邊之情形時，亦存在更佳為考慮區域22B之配線構造之情形。
以下，對圖9所示之區域22A之配線構造進行說明。但，以下說明之配線構造亦可適用於考慮區域22B之配線構造之情形。
於圖10所示，本實施形態之半導體裝置PKG1所包含之中介板20A具有：配線層M1；配線層M2，其較配線層M1更遠離矽基板21之主面21t；及配線層M3，其較配線層M2更遠離主面21t。
又，於區域22A(參照圖9)中，複數個配線22中，構成基準電位之傳送路徑之一部分之基準電位用配線22VS之比例(佔有率)係配線層M3之基準電位用配線22VS之比例多於配線層M1之基準電位用配線22VS之比例(佔有率)。所謂上述之配線層M1(或配線層M3)之基準電位用配線22VS之比例係指形成於配線層M1(或配線層M3)之基準電位用配線22VS相對於導體圖案之俯視面積之合計值之佔有率。又，所謂配線層M1(或配線層M3)之信號用配線之比例係指形成於配線層M1(或配線層M3)之信號用配線相對於導體圖案之俯視面積之合計值之佔有率。以下，於本說明書中，於記載某配線層之某種類之配線之比例之情形時，除非說明以特別不同之意義而使用之情形，否則為與上述相同之意義。
又，於區域22A(參照圖9)中，複數個配線22中，構成信號之傳送路徑之一部分之信號用配線(資料信號用配線22DQ及控制信號用配線22CMD)之比例(佔有率)係配線層M1之信號用配線之比例多於配線層M3之信號用配線之比例(佔有率)。
本實施形態之中介板20A之構成亦能以如下之方式表現。即，於至矽基板21之主面21t之距離相對較近之配線層M1中，主要設有信號用配線(資料信號用配線22DQ或控制信號用配線22CMD)，於至矽基板21之主面21t之距離相對較遠之配線層M3中，主要設有基準電位用配線22VS。藉此，可獲得以下之效果。
即，可藉由基準電位用配線22VS控制信號流動至配線22時產生 之電磁場之分佈。於設置於流經信號電流之配線22下方之基準電位用配線22VS之面積較小，設置於配線22之上方之基準電位用配線22VS之面積較大之情形時，電磁場成為主要分佈於與配線22同層或上方。因此，即使於流動至配線22之信號電流為高頻信號之情形時，亦可抑制因電流CF流動至矽基板21(參照圖8)而引起之信號損失。
另，於圖10所示之供給至基準電位用配線22VS之基準電位為與例如圖4所示之供給至基準電位線VS1之電位(例如接地電位)相同之電位。又，控制於信號流動至配線22時產生之電磁場之分佈者亦可為供給接地電位以外之電位之傳送路徑。例如，亦可為如圖4所示之供給於輸入輸出電位之驅動用之電源電位。
然而，作為抑制信號損失之其他方法，本案發明人對圖11所示之研究例進行研究。圖11係顯示於與圖10不同之研究例即於中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分剖視圖。圖11所示之中介板20H於以下之方面與圖10所示之中介板20A不同。即，於至矽基板21之主面21t之距離相對較近之配線層M1中，主要設有基準電位用配線22VS，於至矽基板21之主面21t之距離相對較遠之配線層M3中，主要設有信號用配線。換言之，於圖11所示之中介板20H中，於複數個信號用配線與矽基板21間設有基準電位用配線22VS。
本案發明人對藉由在複數個信號用配線與矽基板21間設置基準電位用配線22VS，將於高頻信號流動至信號用配線時產生之電磁場以基準電位用配線22VS予以遮蔽之構成進行研究。然而，如圖11所示之中介板20H之情形，為製造方便，遮蔽為網狀，遮蔽之效果被抵銷，故與圖10所示之中介板20A相比，可知難以抑制信號損失。該理由於以下進行說明。
於矽基板21上積層複數層配線層之情形時，藉由利用於半導體 晶圓上形成配線層之製程，而可使配線22高密度化。然而，於成為底層之各配線層之表面之平坦性較低之情形時，無法將配線22之配線寬度充分縮小。因此，作為用以積層配線層之準備，有必要使成為底層之配線層平坦化。作為平坦化之技術，有例如稱為CMP(Chemical Mechanical Polishing：化學機械拋光)之研磨技術。由於CMP為於金屬圖案間埋入柔軟之絕緣層23(參照圖6)，藉此使研磨面平坦化之技術，故於金屬圖案間必須有供絕緣層23埋入之間隙。因此，例如網狀圖案等之於金屬膜間設有複數個間隙之金屬膜之覆蓋率(形成有金屬膜之面之金屬膜之佔有率)必須侷限於例如50%左右。
為了藉由基準電位用配線22VS遮蔽高頻信號流經圖11所示之信號用配線(例如資料信號用配線22DQ)時產生之電磁場，而有增大設置於配線層M1之基準電位用配線22VS之面積之必要，但難以使基準電位用配線22VS之平面形狀形成為薄片狀。因此，上述之電磁場自構成基準電位用配線22VS之導體圖案之間隙向矽基板21繞進去。即，難以藉由基準電位用配線22VS獲得充分之遮蔽效果。
另一方面，於圖10所示之本實施形態中，基準電位用配線22VS係作為用以控制電磁場之分佈之導體圖案加以使用。因此，例如圖10所示之基準電位用配線22VS之平面形狀係如於圖9以虛線所示之配線22般，即使於為自記憶體晶片30A及邏輯晶片30B中之一者向另一者延伸之線形之圖案之情形時，亦可抑制信號損失。又，例如，即使於圖10所示之基準電位用配線22VS之平面形狀為網狀圖案，亦可抑制信號損失。圖10所示之基準電位用配線22VS不必專門為了控制電磁場之分佈而使用。因此，亦可藉由基準電位用配線22VS遮蔽上述電磁場之一部分。又，圖10所示之基準電位用配線22VS亦可構成高速信號之電流迴路路徑之一部分。
另，於使用圖10說明之配線構造之表現中，「A之比例多於B之比 例」之表現亦包含B之比例為0%之情形。又，「A之比例少於B之比例」之表現亦包含A之比例為0%之情形。之後，於本說明書中，於使用「A之比例多於(或少於)B之比例」之表現之情形時亦為相同之意思。例如，於圖10所示之例中，於配線層M1中未形成基準電位用配線22VS，於區域22A(參照圖9)之形成配線層M1之配線22中，信號用配線之比例為100%。
但，作為相對於圖10之變化例，亦可於區域22A(參照圖9)之配線層M1形成基準電位用配線22VS。於該情形時，如上述般，複數個配線22中，構成基準電位之傳送路徑之一部分之基準電位用配線22VS之比例(佔有率)為：配線層M3之基準電位用配線22VS之比例多於配線層M1之基準電位用配線22VS之比例(佔有率)。藉此，於進行高速信號傳送時產生之電磁場為為主要分佈於與配線22同層或上方，能抑制信號損失。
又，圖10所示之中介板20A之配線構造可表現如下。又，於配置於配線層M1之複數個配線(導體圖案)22中，構成基準電位之傳送路徑之一部分之基準電位用配線(基準電位用導體)22VS之比例與構成信號之傳送路徑之一部分之信號用配線(資料信號用配線22DQ或控制信號用配線22CMD)之比例相比較少。又，於配置於配線層M3之複數個配線22中，構成基準電位之傳送路徑之一部分之基準電位用配線22VS之比例與構成信號之傳送路徑之一部分之信號用配線之比例相比更多。
於滿足上述條件之情形，可謂「於至矽基板21之主面21t之距離相對較近之配線層M1中，主要設有信號用配線(資料信號用配線22DQ或控制信號用配線22CMD)，於至矽基板21之主面21t之距離相對較遠之配線層M3中，主要設有基準電位用配線22VS」。因此，於進行高速信號傳送時產生之電磁場為為主要分佈於與配線22同層或上方。其結 果，根據上述構成，可抑制信號損失。
又，如圖10所示，於本實施形態中複數之信號用配線包含：控制信號用配線22CMD，其以相對較低之頻帶F1(參照圖7)傳送信號；及資料信號用配線22DQ，其以高於控制信號用配線22CMD之頻帶F2(參照圖7)傳送信號。例如，於圖4所示之例中，以控制信號線CMD傳送之位址信號或指令信號等之控制用之資料信號係以由資料線DQ傳送之資料信號之一半以下之頻率傳送。如觀察圖7可知般，與頻帶F2相比，於頻帶F1中信號損失程度較低。
如本實施形態般，於具有3層以上之配線層，且頻率隨信號種類而異之情形時，考慮圖7所示之結果，較佳為以下之構成。即，以高頻傳送之資料信號用配線22DQ較佳為設置於至矽基板21之主面21t之距離相對較遠之配線層M2、M3。另一方面，較佳為於至矽基板21之主面21t之距離相對較近之配線層M1設置信號損失程度較低之控制信號用配線22CMD。
另，配線層M1與矽基板21之主面21t之隔開距離較配線層M1之配線22之厚度更薄，係例如0.5μm~0.6μm左右。換言之，配線層M1與矽基板21之主面21t間之絕緣層23之厚度較配線層M1之配線22之厚度更薄，例如為0.5μm~0.6μm左右。因此，自減少信號損失之觀點，尤佳為於配線層M1未形成圖10所示之資料信號用配線22DQ。但，為了增加例如信號線之數量，亦考慮於配線層M1形成資料信號用配線22DQ之情形。於該情形時，較佳為增大配線層M1與矽基板21之主面21t之隔開距離。
詳細而言，配置於配線層M1之複數個信號用配線(導體圖案)中，以第1頻帶(例如頻帶F1)傳送信號(控制用信號)之控制信號用配線22CMD之比例多於以較第1頻帶更高之第2頻帶(例如頻帶F2)傳送信號(資料信號)之資料信號用配線22DQ之比例。又，配置於配線層M2之 複數個信號用配線中，以第1頻帶(例如頻帶F1)傳送信號(控制用信號)之控制信號用配線22CMD之比例較以第2頻帶(例如頻帶F2)傳送信號(資料信號)之資料信號用配線22DQ之比例更少。
另，如上述般，「A之比例多於B之比例」之表現亦包含B之比例為0%之情形。又，「A之比例少於B之比例」之表現亦包含A之比例為0%之情形。例如，於圖10所示之例中，於配線層M1未形成資料信號用配線22DQ，於區域22A(參照圖9)之形成配線層M1之配線22中，控制信號用配線22CMD之比例為100%。又，如圖10所示之例中，於配線層M2、M3未形成資料信號用配線22DQ。
又，根據本實施形態，能縮短以圖4所示之資料線DQ傳送之資料信號之電流迴路路徑(迴路)。
例如圖6所示，於經由中介板20A而於複數個半導體晶片30間傳送信號之情形時，較佳為縮短形成於中介板20A之電流迴路路徑。換言之，連接半導體晶片30彼此之電流迴路路徑較佳為設置於接近半導體晶片30之位置。圖4所示之參考用之基準電位線VS2係例如供給接地電位，但與此同時，亦為以資料線DQ傳送之資料信號之電流迴路路徑。
於圖10所示之基準電位用配線22VS為構成參考用之基準電位線VS2之一部分之情形時，可藉由於接近圖6所示之半導體晶片30之位置設置基準電位用配線22VS，而縮短電流迴路之路徑長度。
此處，於圖10所示之本實施形態之中介板20A中，於接近表面電極25之配線層M3主要形成有基準電位用配線22VS。因此，與圖11所示之中介板20H相比，可縮短參考信號之傳送距離。
又，於圖10所示之例中，於較配線層M1更接近表面電極25之配線層M2主要形成有主要以較高之頻帶F2(參照圖7)傳送之資料信號用配線22DQ。因此，即使於配線層M3主要形成有基準電位用配線22VS 之情形時，亦可抑制高頻信號之傳送距離變長。
又，自改善圖6所示之連接於邏輯電路30B之傳送路徑之電性特性之觀點，較佳為以下之構成。圖12係圖1所示之B部之放大俯視圖。另，於圖12中，為了表示半導體晶片30與中介板20A之連接部分之平面形狀，以虛線顯示記憶體晶片30A之電極33A、邏輯晶片30B之電極33B、及中介板20A之表面電極25之輪廓。又，於圖12所示之例中，電極33A之輪廓與連接於電極33A之表面電極25之輪廓、及電極33B之輪廓與連接於電極33B之表面電極25之輪廓之各者大致重合。又，如上述般，於覆蓋中介板20A之表面之鈍化膜26設有複數個開口部，於開口部中，表面電極25之一部分自鈍化膜26露出。於圖12中，以實線之圓顯示使中介板20A之表面電極25之一部分露出之開口部之輪廓。
如圖4所示般，邏輯晶片30B除了具有與記憶體晶片30A間輸入或輸出信號之內部介面電路IF2以外，還具有與外部機器40間輸入或輸出信號之外部介面電路IF1。因此，連接於邏輯晶片30B之信號線(信號線SIG、資料線DQ及控制信號線CMD)之數量較連接於記憶體晶片30A之信號線(資料線DQ及控制信號線CMD)之數量更多。又，圖4所示之信號線SIG之傳送速度較資料線DQ之傳送速度更快。因此，連接於邏輯晶片30B之信號線SIG、或供給邏輯晶片30B用之驅動電壓之電源線VD1及VS1存在強化傳送路徑之必要。
因此，於本實施形態之例中，如圖5及圖6所示般，於邏輯晶片30B所具有之複數個電極33之情形時，對於一個電極33連接有複數個(於圖6中為二個)貫通電極24。另一方面，如圖6所示，於記憶體晶片30A所具有之複數個電極33之情形時，對於一個電極33連接有一個貫通電極24。即，連接於邏輯晶片30B之複數個電極33之各者之貫通電極24之數量較連接於記憶體晶片30A之複數個電極33之各者之貫通電 極24之數量更多。藉此，作為圖4所示之信號線SIG之傳送路徑，於並列連接複數個貫通電極24(參照圖6)之情形時，由於可降低電性信號之傳送路徑之電阻，故可抑制信號之輸入輸出電壓之降低。又，作為供給驅動電壓至邏輯晶片30B之圖4所示之電源線VD1或基準電位線VS1等之傳送路徑，於並列連接複數個貫通電極24(參照圖6)之情形時，由於可降低電源電位或基準電位之傳送路徑之電阻，故可抑制驅動電壓之電壓下降。另，於圖6所示之複數個電極33中，資料線DQ等之在半導體晶片間進行信號傳送之路徑未連接於貫通電極24。
又，圖4所示之連接於邏輯晶片30B之信號線SIG、或供給邏輯晶片30B用之驅動電壓之電源線VD1及VS1自強化傳送路徑之觀點，較佳為以下之構成。如圖12所示，邏輯晶片30B之電極33B之表面電極25B之面積較佳為大於記憶體晶片30A之電極33A之表面電極25A之面積。藉由增大表面電極25B之俯視面積，而可於一個電極33B連接中介板20A之複數個傳送路徑。
詳細而言，邏輯晶片30B之電極(表面電極、焊墊)33B之徑D1較記憶體晶片30A之電極(表面電極、焊墊)33A之徑D2更大。另，於圖12中顯示電極33A及電極33B之平面形狀為四角形之情形，將四角形之對角線設為徑D2或徑D1之值。但，電極33A及電極33B之俯視形狀亦可為四角形以外之形狀。例如，於電極33A及電極33B之俯視形狀為圓形之情形時，圓之直徑成為徑D2或徑D1之值。
又，於複數個電極33B中相鄰之電極33B之隔開距離P1大於複數個電極33A中相鄰之電極33A之隔開距離P2。另，於具有多數電極33B及多數電極33A，且隔開距離P1及隔開距離P2可取得複數值之情形時，以上述之各隔開距離之最小值評價隔開距離P1及隔開距離P2。
如圖12所示，於邏輯晶片30B之電極30B之徑D1較大之情形時， 如圖6所示，亦能將與邏輯晶片30B之電極33連接之中介板20A之表面電極25之徑設為較大。藉此，如圖6所示，可對於邏輯晶片30B所具有之一個電極33連接複數個(於圖6中為二個)貫通電極24。
<變化例1>
接著，對本實施形態之變化例進行說明。首先，作為變化例1，係針對在形成有複數個表面電極25之最上層之配線層(電極焊墊層)M4上形成構成基準電位之傳送路徑之一部分的基準電位用配線22VS之實施態樣進行說明。圖13係對於圖6之變化例的半導體裝置之放大剖視圖。且，圖14係對於圖12之變化例，且為圖13所示之半導體裝置之放大俯視圖。又，圖15係對於圖10之變化例，且顯示於圖5及圖6所示之中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分剖視圖。又，圖16係顯示對於圖10之其他變化例之主要部分剖視圖。又，圖17係顯示圖6所示之中介板之形成有複數個表面電極之層之一層下之配線層之構造例之放大俯視圖。
於圖14中，為了顯示半導體晶片30與中介板20B之連接部分之俯視形狀，以虛線顯示連接於記憶體晶片30A之中介板20B之表面電極25A、及連接於邏輯晶片30B之中介板20B之表面電極25B、及基準電位用配線22VS之輪廓。又，於覆蓋中介板20B表面之鈍化膜26(參照圖13)設有複數個開口部，於開口部中，表面電極25之一部分自鈍化膜26露出。於圖14中，以實線之圓表示使中介板20B之表面電極25之一部分露出之開口部之輪廓，對各露出部分構成之傳送路徑之種類標註底線而記載。又，於圖14及圖17中，為了使構成基準電位用配線22VS之導體圖案、及構成其他傳送路徑之導體圖案之邊界清晰可見，於基準電位用配線22VS標註圖樣(點狀圖案)。
圖13所示之半導體裝置PKG2之中介板20B之配線佈局與圖6所示之半導體裝置PKG1不同。詳細而言，半導體裝置PKG2所具有之中介 板20B，於形成有複數個表面電極25之最上層之配線層M4上形成有構成基準電位之傳送路徑之一部分之基準電位用配線22VS，此方面與圖6所示之中介板20A不同。
換言之，於中介板20B中，基準電位用配線22VS之多數係形成為與複數個表面電極25同層，此方面與中介板20A不同。
又，於夾在相鄰之半導體晶片30之間之區域22A(參照圖14)中，於配置於中介板20B之配線層M4上之配線22中，構成基準電位之傳送路徑之一部分之基準電位用配線22VS之比例與構成信號之傳送路徑之一部分之信號用配線之比例相比更多。於圖14所示之例中，於區域22A未形成基準電位用配線22VS以外之導體圖案。
於本變化例中，於最上層，亦即於最遠離矽基板21之主面21t之位置形成之配線層即配線層M4中，於未配置表面電極25之區域設有構成基準電位線VS2(參照圖14)之基準電位用配線22VS。
又，如圖14所示，中介板20B之構成基準電位線VS2之表面電極25及基準電位用配線22VS係一體形成。換言之，構成基準電位線VS2之表面電極25及基準電位用配線22VS彼此連結。因此，於中介板20B之最上層之配線層M4之區域22A中，以覆蓋配線層M3(參照圖13)之大部分之方式形成基準電位用配線22VS，且基準電位用配線22VS之一部分係作為基準電位傳送用之表面電極25而發揮功能。又，於區域22A之周邊區域中，於配置有構成基準電位線VS2以外之傳送路徑例如圖4所示之信號線SG用、或電源線VD1、VD2用之傳送路徑之表面電極25之位置，於基準電位用配線22VS形成有開口部，於開口部內形成表面電極25。
於中介板20B之情形，藉由於最上層設置基準電位用配線22VS，而與使用圖10說明之中介板20A同樣，可使電磁場分佈於上方。因此，可抑制電流CF流動至矽基板21(參照圖8)。
又，於中介板20B之情形時，由於將配線層M4設為基準電位之傳送路徑而活用，故如圖15所示般，可於配線層M2及配線層M3中增大高速傳送路徑即資料信號用配線22DQ之配線數。例如，於圖15所示之例中，於區域22A(參照圖14)中，於配線層M2及配線層M3之各者未形成基準電位用配線22VS，而僅配置資料信號用配線22DQ。因此，圖15所示之中介板20B可較圖10所示之中介板20A更增加資料信號用配線22DQ之配線數量。
但，作為對於圖15所示之例之變化例，亦可於配線層M2或配線層M3配置基準電位用配線22VS。於該情形時，亦可將設置於配線層M2及配線層M3各者之資料信號用配線22DQ之配線數量設為與圖10所示之中介板20A相比更多。又，由於控制信號用配線22CMD主要設置於配線層M1，故亦可充分確保控制信號用配線22CMD之配線數。又，作為對於圖15所示之例之變化例，亦可於配線層M2或配線層M3配置控制信號用配線22CMD。
又，如圖16所示之半導體裝置PKG3具有之中介板20C般，將配線層M4設為基準電位用配線22VS之供給空間而活用之情形時，可將設置於配線層M2及配線層M3之複數個資料信號用配線22DQ之隔開距離設為更大。
於中介板20C中，於配線層M4形成有基準電位用配線22VS，且高速之信號傳送路徑用之配線與其他配線之距離變大。詳細而言，設置於配線層M2之資料信號用配線22DQ以於厚度方向未與形成於配線層M1之控制信號用配線22CMD重疊之方式設置。又，設置於配線層M2之資料信號用配線22DQ以於厚度方向未與形成於配線層M1之控制信號用配線22CMD重疊之方式配置。藉此，可減少資料信號之傳送路徑與其他信號之傳送路徑之串擾。即，圖16所示之中介板20C係重視進行高速信號傳送之配線之串擾抑制之情形之構成例。
另，由於在形成於配線層M3之資料信號用配線22DQ、及形成於配線層M1之控制信號用配線22CMD間設有配線層M2，故亦可不重疊形成於配線層M3之資料信號用配線22DQ、及形成於配線層M1之控制信號用配線22CMD。又，由於配線層M4為形成表面電極25(參照圖6)之最上層之配線層，故配線層M3與配線層M4之隔開距離B34大於配線層M1與配線層M2之隔開距離B12、及配線層M2與配線層M3之隔開距離B23。因此，亦可使形成於配線層M3之資料信號用配線22DQ、及形成於配線層M4之基準電位用配線22VS於厚度方向重疊。
又，如圖15或圖16所示，由於配線層M4為最上層之配線層，故不必對形成於配線層M4之基準電位用配線22VS進行平坦化處理。因此，如圖14所示，除了設有基準電位以外之傳送路徑用之表面電極25之開口部以外，可不設置開口部，亦可形成同樣廣之薄片狀之導體圖案。
另，於配線層M4未形成基準電位用配線22VS之情形，亦可如例如圖17所示之半導體裝置PKG4之中介板20D般，於配線層M3形成面積較廣之基準電位用配線22VS。圖23所示之中介板20D之基準電位用配線較其他之配線22面積更大。但，由於必須於最上層即配線層M4(參照圖10)形成複數個表面電極25(參照圖10)，故形成於並非最上層之配線層M3之導體圖案難以形成為薄片狀。例如，如圖17所示，中介板20D之基準電位用配線22VS為直線延伸之多數導體圖案彼此交叉之網形狀之導體圖案(網狀圖案)。
然而，若考慮電路之電性特性，薄片狀比網狀圖案更佳。例如，如圖14所示，形成為薄片狀之基準電位用配線22VS之電阻較圖17所示之形成為網形狀之基準電位用配線22VS更低。因此，於將基準電位用配線22VS作為參考用之基準電位線VS2(參照圖4)使用之情形時，薄片狀之基準電位用配線22VS更能減少信號線路特性之不 均。
又，於將基準電位用配線22VS作為供給驅動電壓用之基準電位之基準電位線VS1(參照圖4)使用之情形時，藉由降低基準電位用配線22VS之電阻，可抑制電壓下降。
又，於考慮將基準電位用配線22VS作為電磁場之遮蔽層發揮功能之情形時，薄片狀之基準電位用配線22VS比網形狀之基準電位用配線22VS更容易遮蔽電磁場。因此，可減少信號損失。
<變化例2>
接著，作為變化例2，針對將配線層間之隔開距離設為每層不同值之實施態樣進行說明。圖18係對於圖10之變化例，且顯示中介板之各配線層間之距離、及傳送對象之種類別之配置比例之例之主要部分剖視圖。又，圖19係顯示對於圖10之其他變化例之主要部分剖視圖。另，圖18及圖19與圖10所示之放大剖視圖同樣，圖示矽基板21、構成各配線層之配線22、及表面電極25，省略覆蓋各配線層之絕緣層23(參照圖6)之圖示。
圖18所示之半導體裝置PKG5之中介板20E的配線層間之距離與圖10所示之半導體裝置PKG1不同。詳細而言，半導體裝置PKG5所具有之中介板20E於配線層M3與配線層M2之隔開距離B23大於配線層M2與配線層M1之隔開距離B12之方面與圖10所示之中介板20A不同。又，於圖18所示之例中，配線層M4與配線層M3之隔開距離B34進而大於配線層M3與配線層M2之隔開距離B23。換言之，中介板20D自矽基板21之距離越遠，配線層間之隔開距離越大。
於矽基板21積層配線層之方法，係藉例如以下之方法進行。首先，於矽基板21之主面21t上堆積絕緣層23(參照圖6)(絕緣層堆積步驟)。接著，於絕緣層23形成開口部，於開口部內埋入導體(導體埋入步驟)。接著，於埋入導體後之絕緣層之上表面側(遠離矽基板21之主 面之面)藉由例如CMP研磨而平坦化(研磨步驟)。藉此，形成第1層之配線層M1。接著，於第1層之配線層M1上堆積絕緣層(絕緣層堆積步驟)。以後，相同地重複進行導體埋入步驟、研磨步驟、及絕緣體堆積步驟，而積層複數層配線層。
於以上述方法積層配線層之情形時，為了使配線層上表面之平坦性提高，較佳為將配線層間之隔開距離、及配線層自身之厚度設為較小。又，於積層複數層配線層之情形時，要求下層之配線層較上層之配線層平坦性更高。因此，較佳於相對接近矽基板21之位置，將配線層間之隔開距離設為較小。另一方面，於相對接近最上層之配線層M4之位置，可如圖10所示之例般，將隔開距離B23與隔開距離B12設為相同值，但亦可如圖18所示之變化例般，將隔開距離B23設為大於隔開距離B12。
因此，藉由將隔開距離B23設為大於隔開距離B12，可獲得以下之效果。
上述之中介板20A、20B、20C、20D之各者藉由使用與於半導體晶圓形成配線之步驟相同之製程，可將複數個配線22之配線密度較如例如圖6所示之配線基板10之配線13之配線密度更為提高。例如，配線22之厚度為1μm~1.2μm左右，且積層之配線層M1、M2、M3之各者之隔開距離為配線22之厚度之一半左右。
然而，若將複數個配線22各者之厚度設為較薄，則配線電阻變高。因此，產生難以使各者之信號傳送路徑之阻抗值接近特定值之問題。
例如，於圖4所示之資料線DQ之特性阻抗之設計值為50Ω[Ohm]時，於使用圖10或圖18所示之資料信號用配線22DQ之配線路徑中，及使用參考用之基準電位用配線22VS之配線路徑中，較佳為分別接近50Ω。
若將包含連接有資料線DQ之輸入輸出電路所具有之寄生電容與配線電阻之時間常數設為τ，則定義為τ=(信號配線電阻+基準電位線電阻)×(輸出電路之寄生電容+輸入電路之寄生電容)。
此處，於資料信號用配線22DQ及基準電位用配線22VS之配線電阻較大之情形時，τ之值變大，故成為信號波形變鈍之原因。
另一方面，由於以√(電感/電容)定義之特性阻抗之電容成分與配線層間之隔開距離成反比，故於隔開距離較小之情形時，特性阻抗之電容成分成為較大之值。因此，若為了降低上述之配線電阻而將配線寬度加寬，則特性阻抗之電容成分會進而增加，特性阻抗成為遠小於50Ω。因此，成為信號波形變鈍之原因。
如此，於配線層之厚度較薄、配線層間之隔開距離較小之情形時，調整特性阻抗之電阻成分與電容成分之容限變小。該特性阻抗之電阻成分與電容成分為取捨關係，若調整電阻成分與電容成分之容限變為較小，則特性阻抗之調整變得困難，難以使信號傳送路徑之阻抗接近特定之值。
因此，如圖18所示，於將隔開距離B23設為較隔開距離B12更大時，上述之取捨關係獲改善。即，藉由增大主要設有資料信號用配線22DQ之配線層M2與主要設有基準電位用配線22VS之配線層M3之隔開距離B23，則即使將配線寬度加寬，特性阻抗之電容成分亦不易降低。其結果，使於使用資料信號用配線22DQ之配線路徑中，及使用參考用之基準電位用配線22VS之配線路徑中之特性阻抗容易接近例如50Ω。
又，於圖18所示之例中，配線層M4與配線層M3之隔開距離B34進而大於配線層M3與配線層M2之隔開距離B23。由於配線層M4為最上層之配線層，故最上層之表面電極25之平坦度與其他層之配線22相 比，平坦度可為較低。因此，可將隔開距離B34設為尤其大。如圖18所示，於區域22A(參照圖9)之配線層M4未形成配線22之情形時，以調整配線路徑之特性阻抗之觀點，圖7所示之隔開距離B34之大小影響較小。然而，於圖19所示之變化例之半導體裝置PKG6所具有之中介板20F般，於配線層M4形成有基準電位用配線22VS之情形時，獲得以下之效果。
圖19所示之中介板20F於區域22A(參照圖9)中，於最遠離矽基板21之主面21t之位置形成之配線層即配線層M4設有構成基準電位線VS之基準電位用配線22VS。又，於配線層M3主要形成有以高速(例如，圖7所示之頻帶F2)傳送資料信號之資料信號用配線22DQ。即，中介板20E於最上層之配線層M4主要設有基準電位用配線22VS，於配線層M3主要設有高速傳送之資料信號用配線22DQ。
上述之配線構造可表現如下。即，於區域22A(參照圖9)中，於中介板20F之配線層M4所設置之配線22中，構成基準電位之傳送路徑之一部分的基準電位用配線22VS之比例與構成信號之傳送路徑之一部分的信號用配線之比例相比更多。又，於配置於配線層M3之複數個信號用配線中，以第1頻帶(例如頻帶F1)傳送信號(控制用信號)之控制信號用配線22CMD之比例較以第2頻帶(例如頻帶F2)傳送信號(資料信號)之資料信號用配線22DQ之比例更少。
於上述之「A之比例多於B之比例」之表現亦包含B之比例為0%之情形。又，於「A之比例少於B之比例」之表現亦包含A之比例為0%之情形。例如，於圖19所示之例中，與圖14所示之中介板20B相同，於區域22A(參照圖14)之配線層M4(參照圖19)，僅基準電位用配線22VS形成為薄片狀，未形成其他之配線22。又，於圖19所示之例中，於區域22A(參照圖9)之配線層M3未形成控制信號用配線22CMD及基準電位用配線22VS。
如中介板20F般，於配線層M4設有基準電位用配線22VS，於配線層M3設有以高頻進行信號傳送之資料信號用配線22DQ之情形時，信號傳送路徑之特性阻抗隨著基準電位用配線22VS與資料信號用配線22DQ之隔開距離而變化。該資料信號用配線22DQ與基準電位用配線22VS之距離係由配線層M4與配線層M3之隔開距離B34而決定。
因此，如圖19所示，藉由進而將隔開距離B34設為較隔開距離B23更大，而使資料信號用配線22DQ之特性阻抗值容易接近特定之值(例如50Ω)。
又，與其他之配線層M1、M2、M3比較，可將最上層之配線層M4之配線22之厚度設為更厚。因此，中介板20F基於降低基準電位用配線22VS之配線電阻之觀點而言係較佳。
又，於上述之<變化例1>中使用圖16說明之中介板20C之構造，基於容易使以高頻之信號傳送路徑之特性阻抗接近特定值之方面亦較佳。亦即，如圖16所示之例中，於區域22A(參照圖9)中，設置於配線層M2之複數個資料信號用配線22DQ之各者與設置於配線層M1之複數個配線22、及設置於配線層M3之複數個配線22於厚度方向未重疊。於該情形時，由於可隔開資料信號用配線22DQ與其他配線22之距離，故容易使信號傳送路徑之特性阻抗接近特定之值。
另一方面，於圖19所示之半導體裝置PKG6所具有之中介板20F之情形時，配線層M2與配線層M3之隔開距離B23較隔開距離B12更大。因此，藉由使配線層M2之資料信號用配線22DQ、與配線層M3之資料信號用配線22DQ於厚度方向重疊，可減少對特性阻抗之影響。而且，於中介板20F之情形時，由於配線層M2之資料信號用配線22DQ、與配線層M3之資料信號用配線22DQ於厚度方向重疊，故與圖16所示之中介板20C相比，可使資料信號用配線22DQ之數量增加。
<半導體裝置之製造方法>
接著，對使用圖1~圖19說明之半導體裝置PKG1、PKG2、PKG3、PKG4、PKG5之製造步驟進行說明。但，上述之半導體裝置PKG1、PKG2、PKG3、PKG4、PKG5除了於中介板積層配線層時之步驟不同以外，餘以相同之製造方法製造。因此，於以下之說明中，作為代表例，對半導體裝置PKG1之製造方法進行說明。又，於以下之說明中，根據需要邊參照顯示製造步驟流程之流程圖、及圖1~圖19邊進行說明。圖20係顯示使用圖1~圖19說明之半導體裝置之製造步驟之概要之說明圖。
<中介板準備>
首先，於中介板準備步驟中，準備圖10所示之中介板20A、圖15所示之中介板20B、圖16所示之中介板20C、圖18所示之中介板20D、或圖19所示之中介板20E。中介板20A、20B、20C、20D、20E(以下，於製造步驟之說明中，代表性記載為中介板20A)之製造方法為準備半導體晶圓即矽基板21，於矽基板21上積層複數層配線層。配線層之積層方法如例如上述般，藉由重複絕緣層堆積步驟、導體埋入步驟、及研磨步驟而進行。
於本步驟中，於一片半導體晶圓一次形成複數個中介板20A。然後，積層配線層並進行電性試驗後，沿著切割線切斷半導體晶圓，取得複數個中介板20A。
<晶片接合>
接著，於晶片接合步驟中，如圖3所示於中介板20A上裝載複數個半導體晶片30。於本步驟中，以複數個半導體晶片30之表面30t與中介板20A之上表面20t分別對向之方式依次裝載複數個半導體晶片30。裝載順序雖未特別限定，但較佳為於複數個半導體晶片30之厚度存在差異之情形時，優先裝載厚度相對較薄之半導體晶片30。
例如，於本實施形態中，記憶體晶片30A為一片，但作為記憶體 晶片30A，亦可使用積層複數片之記憶體晶片30A之積層體。於該情形時，由於較邏輯晶片30B，記憶體晶片30A之積層體厚度更容易變厚，故較佳為優先裝載邏輯晶片30B。
又，於本步驟中，如圖6所示，半導體晶片30之複數個電極33與中介板20A之複數個表面電極25經由複數個突起電極35電性連接。
另，於圖3、圖5及圖6中，露出複數個突起電極35，但亦能以覆蓋複數個突起電極35之周圍之方式，於半導體晶片30與中介板20A間配置底層填充樹脂(省略圖示)。底層填充樹脂為絕緣性樹脂，且藉由覆蓋複數個突起電極35之周圍，而可保護突起電極35。
<中介板裝載>
接著，於中介板裝載步驟中，準備圖3所示之封裝基板即配線基板10，將裝載有複數個半導體晶片30之中介板20A裝載於配線基板10上。於本步驟中，以使中介板20A之下表面20b與配線基板10之上表面10t對向之方式而裝載。
又，於本步驟中，如圖6所示，中介板20A之複數個背面電極與配線基板10之複數個焊墊16經由突起電極28電性連接。
另，於圖3、圖5及圖6中，複數個突起電極28露出，但亦能以覆蓋複數個突起電極28之周圍之方式，於中介板20A與配線基板10間配置底層填充樹脂(省略圖示)。底層填充樹脂係絕緣性樹脂，藉由覆蓋複數個突起電極28之周圍，而可保護突起電極28。
<焊料球安裝>
接著，於焊料球安裝步驟中，如圖3所示，於形成於配線基板10之下表面10b之複數個焊盤12接合成為外部端子之複數個焊料球11。
於本步驟中，以使配線基板10之下表面10b朝上後，於在配線基板10之下表面10b露出之複數個焊盤12之各者上配置焊料球11。其後，藉由加熱複數個焊料球11，使複數個焊料球11與焊盤12接合。藉 由本步驟，複數個焊料球11經由配線基板10與複數個半導體晶片30(邏輯晶片30B及記憶體晶片30A)電性連接。但，於本實施形態中說明之技術並非限於應用於陣列狀地接合焊料球11之所謂BGA(Ball Grid Array：球柵陣列)型之半導體裝置者。例如，作為對於本實施形態之變化例，亦可應用於未形成焊料球11，而以焊盤12露出之狀態，或以於焊盤12塗佈較焊料球11更薄之焊料膏之狀態出貨之所謂LGA(Land Grid Array：焊墊柵格陣列)型之半導體裝置。於LGA型之半導體裝置之情形時，可省略焊料球安裝步驟。
(實施形態2)
於上述之實施形態中，針對使用於矽基板21上形成複數層配線層之矽中介板作為中介板之實施態樣進行說明。於矽中介板之情形時，如於上述之實施形態1中說明般，由於可使用與於半導體晶圓形成配線之步驟相同之製程，故有容易提高配線密度之優點。
但，近年來，經由有機絕緣膜積層複數層配線層之多層樹脂基板之細線化技術有所進步，即使為多層樹脂基板亦可實現接近矽中介板之配線寬度或配線層厚度，或層間絕緣膜之厚度。因此，於本實施形態中，針對對多層樹脂基板應用上述實施形態1中說明之技術之實施態樣進行說明。
圖21係對於圖6之變化例即半導體裝置之放大剖視圖。又，圖22係對於圖10之變化例，且顯示圖21所示之中介板之各配線層中，傳送對象之種類別之配置比例之例之主要部分剖視圖。
圖21所示之半導體裝置PKG7之中介板20G構造與圖6所示之半導體裝置PKG1不同。詳細而言，中介板20G於覆蓋複數層配線層各者之絕緣層為有機絕緣層29之方面與圖6所示之中介板20A不同。
又，中介板20G不具圖6所示之矽基板21，中介板20G之下表面20b被稱為阻焊劑膜之有機絕緣膜即絕緣膜17覆蓋。但，於絕緣膜17 形成有複數個開口部，於開口部中露出背面電極27之一部分。又，相同地，中介板20G之上表面20t被絕緣膜17覆蓋，於形成於絕緣膜17之複數個開口部中，露出複數個表面電極25之一部分。
又，例如中介板20G自配線基板10之上表面10t側起，依次積層有最下層之配線層M0、配線層M1、配線層M2、配線層M3、及最上層之配線層M4。於最下層之配線層M0形成複數個背面電極27，於最上層之配線層M4形成複數個表面電極25。
除了上述不同點以外之方面，中介板20G與上述實施形態1中說明之圖6所示之中介板20A相同。
由於本實施形態之中介板20G不具圖6所示之矽基板21，故上述實施形態1中說明之信號電流之能量之一部分於矽基板21轉換為熱能而消耗而產生信號損失之問題不會發生。
然而，於經由中介板20G，於複數個半導體晶片30間傳送信號之情形時，形成於中介板20G之電流迴路路徑較佳為設為較短。換言之，連接半導體晶片30彼此之電流迴路路徑較佳為設置於接近半導體晶片30之位置。如於上述實施形態1中說明般，圖4所示之參考用之基準電位線VS2係例如供給接地電位，但與此同時，亦存在以資料線DQ傳送之資料信號之電流迴路路徑。
圖22所示之基準電位用配線22VS構成電流迴路路徑即基準電位線VS2之一部分之情形時，藉由將基準電位用配線22VS設置於接近圖21所示之半導體30之位置，可縮短迴路電流之路徑長。
此處，中介板20G於夾在相鄰之半導體晶片30之間之區域22A中，包含以下之配線構造。即，如圖22所示，於區域22A(參照圖21)中，於接近於形成有表面電極25之配線層M4的配線層M3主要形成有構成電流迴路路徑之基準電位用配線22VS。
詳細而言，於區域22A(參照圖21)，複數個配線22中，構成基準 電位之傳送路徑之一部分的基準電位用配線22VS之比例(佔有率)係配線層M3之基準電位用配線22VS之比例較配線層M1之基準電位用配線22VS之比例(佔有率)更多。又，於區域22A(參照圖9)，複數個配線22中，構成信號之傳送路徑之一部分的信號用配線(資料信號用配線22DQ及控制信號用配線22CMD)之比例(佔有率)係配線層M1之信號用配線之比例多於配線層M3之信號用配線之比例(佔有率)。
又，於圖22所示之例中，成為以下之配線構造。即，於中介板20G，於配置於配線層M1之複數個配線(導體圖案)22中，構成基準電位之傳送路徑之一部分的基準電位用配線(基準電位用導體)22VS之比例，較構成信號傳送路徑之一部分的信號用配線(信號用導體)之比例更少。又，配置於配線層M3之複數個配線22中，構成基準電位之傳送路徑之一部分的基準電位用配線22VS之比例與構成信號之傳送路徑之一部分的信號用配線之比例相比更多。
本實施形態之中介板20G如上述般，由於在接近於形成有表面電極25之配線層M4的配線層M3設有電流迴路路徑，故例如，與圖11所示之中介板20H相比，可縮短迴路電流之路徑長。
又，如圖22所示之例中，於較配線層M1更接近表面電極25之配線層M2，主要形成有以較高之頻帶F2(參照圖7)傳送之資料信號用配線22DQ。換言之，於配置於配線層M2之複數個信號用配線中，以第1頻帶(例如頻帶F1)傳送信號(控制用信號)之控制信號用配線22CMD之比例少於以第2頻帶(例如頻帶F2)傳送信號(資料信號)之資料信號用配線22DQ之比例。又，於配置於配線層M1之複數個信號用配線(導體圖案)中，以第1頻帶(例如頻帶F1)傳送信號(控制用信號)之控制信號用配線22CMD之比例多於以較第1頻帶更高之第2頻帶(例如頻帶F2)傳送信號(資料信號)之資料信號用配線22DQ之比例。因此，可縮短高頻信號之傳送距離。
另，於本實施形態中，針對對於上述實施形態1中說明之中介板20A之變化例以不同點為中心進行說明。然而，亦可組合應用上述實施形態1中說明之變化例1及變化例2之各者與本實施形態2之半導體裝置PKG7之構造。以下，如本實施形態2般，對組合具有有機絕緣層29(參照圖21)之中繼基板與上述實施形態中說明之各變化例所說明之技術時之實施態樣例示性說明。例如，圖23所示之半導體裝置PKG8所具有之中介板20J係組合使用圖19說明之中介板20F之配線構造、及使用圖22說明之中介板20G之配線構造而成之中繼基板。
中介板20J中，於配線層M4形成基準電位用配線22VS之方面與圖22所示之中介板20G不同。因此，中介板20J可較中介板20G更增加資料信號用配線22DQ之配線數量。
又，由於中介板20J於最上層即配線層M4具有基準電位用配線22VS，故如使用圖14所說明般，配線層M4之基準電位用配線22VS可設為薄片狀。於該情形時，能將基準電位用配線22VS作為電磁場之遮蔽層發揮功能。
又，半導體裝置PKG8所具有之中介板20J中，配線層M3與配線層M2之隔開距離B23大於配線層M2與配線層M1之隔開距離B12之方面與圖22所示之中介板20G不同。又。於圖23所示之例中，配線層M4與配線層M3之隔開距離B34較配線層M3與配線層M2之隔開距離B23進而更大。
因此，中介板20J與圖22所示之中介板20G相比，於使用資料信號用配線22DQ之配線路徑中，及使用參考用之基準電位用配線22VS之配線路徑中之特性阻抗容易接近特定之值。
除了上述以外，可組合本實施形態中說明之中繼基板與於上述實施形態中作為變化例而說明之各技術。
以上，將由本發明人完成之發明基於實施形態具體地說明，但 本發明並非限定於上述實施形態者，不必說亦可於不脫離其主旨之範圍內進行種種變更。
例如，如上述實施形態1中，作為中繼基板，如圖10所示，舉出於矽基板21之主面21t上積層配線層M1、配線層M2、配線層M3、及配線層M4之四層構造而說明。又，於上述實施形態2中，舉出如圖21所示，自配線基板10之上表面10t側起依次積層最下層之配線層M0、配線層M1、配線層M2、配線層M3、及配線層M4之五層構造之中繼基板進行說明。然而，於上述實施形態1及上述實施形態2中說明之於相對接近半導體晶片30之側之配線層，主要設有基準電位用配線22VS，且信號用配線主要設置於下層之配線層之技術可應用於各種配線層數之中繼基板。
例如，亦可為於形成有表面電極25之配線層M4與矽基板21間(或與圖21所示之配線層M0間)具有二層配線層之中繼基板。於該情形時，藉由主要於配線層M4設置基準電位用配線22VS，可確保三層分之配線層。
又例如，亦可為於形成有表面電極25之配線層M4與矽基板21間(或與圖21所示之配線層M0間)具有四層以上配線層之中繼基板。由於在該情形時，可配置資料信號用配線22DQ之空間進而增加，故可增加圖4所示之資料線DQ之數量。
又，例如，亦可應用於在形成有表面電極25之配線層M4與矽基板21間(或與圖21所示之配線層M0間)具有一層配線層之中繼基板。於該情形時，只要於最上層之配線層設置基準電位用之配線，於最下層之配線層設置包含資料信號用配線22DQ之複數個信號用配線即可。但，於使用矽基板21之情形時，較佳為將矽基板21之主面21t、及距離主面21t最近之配線層之隔開距離設為較大。
又，例如，於上述實施形態或各變化例中，為了簡便，針對於 配線基板10僅裝載中介板之實施態樣進行說明。然而，亦可於配線基板10上裝載中介板以外之半導體元件或電子元件。
又，例如，於上述實施形態或各變化例中，分別舉出於中介板上各裝載一個邏輯晶片30B與記憶體晶片30A之例而說明。然而，亦可於中介板上裝載三個以上之半導體晶片30。例如，於記憶體晶片30A之情形時，有積層複數個記憶體晶片30A，而增加記憶容量之技術。因此，於上述實施形態等中說明之記憶體晶片30A亦可為複數個記憶體晶片之積層體。
又，例如，由於裝載於相鄰之中介板上之半導體晶片30間只要經由中介板之配線層連接即可，故複數個半導體晶片30亦可不為記憶體晶片30A與邏輯晶片30B。例如，複數個半導體晶片30亦可為形成有感測器電路之感測器晶片、及形成有控制感測器電路之控制電路之控制器晶片。
又，例如，於上述實施形態及各變化例中，作為資料信號之傳送路徑之說明之資料線DQ(參照圖4)為所謂之單端構造之信號傳送路徑。然而，作為變化例，亦可為使用成對之二條信號傳送路徑之差動信號之傳送路徑。
又，例如，於不脫離於上述實施形態中說明之技術思想之要旨之範圍內，可組合應用變化例彼此。
另外，以下記載實施形態所記載之內容之一部分。
(1)
一種半導體裝置，其包含：配線基板；中介板，其係裝載於上述配線基板之第1面；第1半導體元件，其係裝載於上述中介板上；第2半導體元件，其係與上述第1半導體元件並排裝載於上述中 介板上，且控制上述第1半導體元件；及複數個外部端子，其等形成於上述配線基板之與上述第1面相反側之第2面；且上述中介板具有複數層配線層，且上述第1半導體元件與上述第2半導體元件經由上述複數層配線層而彼此電性連接，且上述複數層配線層包含：第1配線層；第2配線層，其較上述第1配線層更遠離上述配線基板之上述第1面；及第3配線層，其較上述第2配線層更遠離上述第1面，且於配置於上述第1配線層之複數個配線中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例與構成信號之傳送路徑之一部分的信號用配線之比例相比更少，且配置於上述第3配線層之複數個配線中，上述基準電位用配線之比例與上述信號用配線之比例相比更多。
(2)
一種半導體裝置，其包含：配線基板；中介板，其係裝載於上述配線基板之第1面；第1半導體元件，其係裝載於上述中介板上；第2半導體元件，其係與上述第1半導體元件並排裝載於上述中介板上，且控制上述第1半導體元件；及複數個外部端子，其等形成於上述配線基板之與上述第1面相反側之第2面；且上述中介板具有：將半導體材料設為母材之基材；及配置於上述基材之主面上之複數層配線層；且上述第1半導體元件與上述第2半導體元件經由上述複數層配線 層而彼此電性連接，且上述複數層配線層具有：第1配線層；及第2配線層，其較上述第1配線層更遠離上述基材之主面，且於俯視下，於夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例為：上述第2配線層之上述基準電位用配線之比例多於上述第1配線層之上述基準電位用配線之比例，且構成信號之傳送路徑之一部分的信號用配線之比例為：上述第1配線層之上述信號用配線之比例多於上述第2配線層之上述信號用配線之比例。
(3)
一種半導體裝置，其包含：配線基板；中介板，其係裝載於上述配線基板之第1面；第1半導體元件，其係裝載於上述中介板上；第2半導體元件，其係與上述第1半導體元件並排裝載於上述中介板上，且控制上述第1半導體元件；及複數個外部端子，其等形成於上述配線基板之與上述第1面相反側之第2面；且上述中介板具有：將半導體材料設為母材之基材；及配置於上述基材之主面上之複數層配線層；且上述第1半導體元件與上述第2半導體元件經由上述複數層配線層而彼此電性連接，且上述複數層配線層具有：第1配線層；及第2配線層，其較上述第1配線層更遠離上述基材之主面，且 於俯視下，於夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，配置於上述第1配線層之複數個配線中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例，與構成信號之傳送路徑之一部分的信號用配線之比例相比較少，且配置於上述第2配線層之複數個配線中，上述基準電位用配線之比例與上述信號用配線之比例相比更多。
20A‧‧‧中繼基板
21‧‧‧矽基板(基材)
21t‧‧‧主面
22‧‧‧配線(導體圖案)
22CMD‧‧‧控制信號用配線
22DQ‧‧‧資料信號用配線
22VS‧‧‧基準電位用配線(基準電位用導體)
25‧‧‧表面電極(電極焊墊、端子)
B12‧‧‧隔開距離
B23‧‧‧隔開距離
B34‧‧‧隔開距離
M1‧‧‧配線層
M2‧‧‧配線層
M3‧‧‧配線層
M4‧‧‧配線層
PKG1‧‧‧半導體裝置

Claims (20)

  1. 一種半導體裝置，其包含：配線基板；中介板，其係裝載於上述配線基板之第1面；第1半導體元件，其係裝載於上述中介板上；第2半導體元件，其係與上述第1半導體元件並排裝載於上述中介板上，且控制上述第1半導體元件；及複數個外部端子，其等形成於上述配線基板之與上述第1面相反側之第2面；且上述中介板具有：將半導體材料設為母材之基材；及配置於上述基材之主面上之複數層配線層；且上述第1半導體元件與上述第2半導體元件經由上述複數層配線層而彼此電性連接，且上述複數層配線層具有：第1配線層；第2配線層，其較上述第1配線層更遠離上述基材之主面；及第3配線層，其較上述第2配線層更遠離上述基材之主面；且於俯視下，於夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例為：上述第3配線層之上述基準電位用配線之比例多於上述第1配線層之上述基準電位用配線之比例，且構成信號之傳送路徑之一部分的信號用配線之比例為：上述第1配線層之上述信號用配線之比例多於上述第3配線層之上述信號用配線之比例。
  2. 如請求項1之半導體裝置，其中 於上述基材中含有構成第1導電型或與上述第1導電型相反之第2導電型之導電特性之雜質元素。
  3. 如請求項2之半導體裝置，其中上述複數個信號用配線包含：第1信號用配線，其以第1頻帶傳送第1信號；及第2信號用配線，其以較上述第1頻帶更高之第2頻帶傳送第2信號；且於俯視下，於夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，配置於上述第1配線層之複數個上述信號用配線中，上述第1信號用配線之比例多於上述第2信號用配線之比例，且配置於上述第2配線層之複數個上述信號用配線中，上述第1信號用配線之比例少於上述第2信號用配線之比例。
  4. 如請求項3之半導體裝置，其中於上述第1配線層中未形成上述第2信號用配線。
  5. 如請求項3之半導體裝置，其中上述第3配線層與上述第2配線層之隔開距離大於上述第1配線層與上述第2配線層之隔開距離。
  6. 如請求項5之半導體裝置，其中上述中介板之上述複數層配線層進而具有最上層之配線層，其較上述第3配線層更遠離上述基材之主面，且形成有複數個第1電極焊墊，且上述最上層之配線層與上述第3配線層之隔開距離大於上述第3配線層與上述第2配線層之隔開距離。
  7. 如請求項2之半導體裝置，其中上述中介板之上述複數層配線層進而具有最上層之配線層，其較上述第3配線層更遠離上述基材之主面，且形成有複數個第 1電極焊墊，且形成於上述第3配線層之上述基準電位用配線於俯視下呈網形狀。
  8. 如請求項2之半導體裝置，其中上述中介板之上述複數層配線層進而具有最上層之配線層，其較上述第3配線層更遠離上述基材之主面，且形成有複數個第1電極焊墊，且上述最上層之配線層與上述第3配線層之隔開距離大於上述第3配線層與上述第2配線層之隔開距離。
  9. 如請求項2之半導體裝置，其中於上述複數層配線層中之最上層之配線層即上述中介板之上述第3配線層形成複數個第1電極焊墊，且上述複數個第1電極焊墊經由複數個突起電極而電性連接於上述第1半導體元件或上述第2半導體元件。
  10. 如請求項9之半導體裝置，其中形成於上述中介板之上述第3配線層之上述複數個第1電極焊墊中，構成上述基準電位之傳送路徑之一部分的基準電位用之第1電極焊墊係與複數個第1電極焊墊彼此連結，且形成為薄片狀。
  11. 如請求項1之半導體裝置，其中上述中介板之上述複數層配線層之隔開距離，及上述第1配線層與上述基材之主面之隔開距離小於上述複數層配線層之各者之厚度。
  12. 如請求項1之半導體裝置，其中上述第3配線層與上述第2配線層之隔開距離大於上述第2配線層與上述第1配線層之隔開距離。
  13. 如請求項3之半導體裝置，其中上述第1半導體元件包含第1電路；上述第2半導體元件包含控制上述第1半導體元件之上述第1電路之動作之第2電路；且上述第1半導體元件與上述第2半導體元件經由上述第1信號用配線、上述第2信號用配線、及上述基準電位用配線而電性連接。
  14. 如請求項13之半導體裝置，其中上述第1信號用配線及上述第2信號用配線係與上述配線基板電性分離，且上述基準電位用配線係與上述配線基板電性連接。
  15. 如請求項1之半導體裝置，其中上述中介板之上述複數層配線層進而具有最上層之配線層，其較上述第3配線層更遠離上述基材之主面，且形成有複數個第1電極焊墊，且上述第1區域中，於上述最上層之配線層未形成配線。
  16. 一種半導體裝置，其包含：配線基板；中介板，其係裝載於上述配線基板之第1面；第1半導體元件，其係裝載於上述中介板上；第2半導體元件，其係與上述第1半導體元件並排裝載於上述中介板上，且控制上述第1半導體元件；及複數個外部端子，其等形成於上述配線基板之與上述第1面相反側之第2面；且上述中介板具有：將半導體材料設為母材之基材；及配置於上述基材之主面上之複數層配線層；且 上述第1半導體元件與上述第2半導體元件經由上述複數層配線層而彼此電性連接，且上述複數層配線層具有：第1配線層；第2配線層，其較上述第1配線層更遠離上述基材之主面；及第3配線層，其較上述第2配線層更遠離上述基材之主面；且於俯視下，於夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，配置於上述第1配線層之複數個配線中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例，與構成信號之傳送路徑之一部分的信號用配線之比例相比較少，且配置於上述第3配線層之複數個配線中，上述基準電位用配線之比例與上述信號用配線之比例相比較多。
  17. 如請求項16之半導體裝置，其中上述基材包含構成第1導電型或與上述第1導電型相反之第2導電型之導電特性之雜質元素。
  18. 如請求項17之半導體裝置，其中上述複數個信號用配線包含：以第1頻帶傳送第1信號之第1信號用配線，及以較上述第1頻帶更高之第2頻帶傳送第2信號之第2信號用配線；且於俯視下，夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，配置於上述第1配線層之複數個上述信號用配線中，上述第1信號用配線之比例多於上述第2信號用配線之比例，且配置於上述第2配線層之複數個上述信號用配線中，上述第1信號用配線之比例少於上述第2信號用配線之比例。
  19. 一種半導體裝置，其包含： 配線基板；中介板，其係裝載於上述配線基板之第1面；第1半導體元件，其係裝載於上述中介板上；第2半導體元件，其係與上述第1半導體元件並排裝載於上述中介板上，且控制上述第1半導體元件；及複數個外部端子，其等形成於上述配線基板之與上述第1面相反側之第2面；且上述中介板具有：複數層配線層；且上述第1半導體元件與上述第2半導體元件經由上述複數層配線層而彼此電性連接，且上述複數層配線層具有：第1配線層；第2配線層，其較上述第1配線層更遠離上述配線基板之上述第1面；及第3配線層，其較上述第2配線層更遠離上述第1面，且於俯視下，夾在上述第1半導體元件與上述第2半導體元件之間之上述中介板之第1區域中，構成基準電位之傳送路徑之一部分的基準電位用配線之比例為：上述第3配線層之上述基準電位用配線之比例多於上述第1配線層之上述基準電位用配線之比例，且構成信號之傳送路徑之一部分的信號用配線之比例為：上述第1配線層之上述信號用配線之比例多於上述第3配線層之上述信號用配線之比例。
  20. 如請求項19之半導體裝置，其中上述第3配線層與上述第2配線層之隔開距離大於上述第2配線層與上述第1配線層之隔開距離。
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