(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
(実施の形態1)
本実施の形態では、複数の半導体部品が、インタポーザを介して互いに電気的に接続した半導体装置の例として、シリコン基板に複数の配線層が形成された、所謂、シリコンインタポーザに複数の半導体チップが搭載された実施態様を取り上げて説明する。詳しくは、本実施の形態で例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップと、メモリチップを制御する制御回路や演算処理回路が形成されたロジックチップと、を有する。また、メモリチップとロジックチップとは、シリコンインタポーザを介して電気的に接続され、一つのパッケージ内にシステムが形成されている。このように一つのパッケージ内にシステムが形成されている半導体装置は、SiP(System in Package)と呼ばれる。また、一つのパッケージ内に複数の半導体チップが搭載された半導体装置は、MCM(Multi Chip Module)と呼ばれる。
<半導体装置の概要>
まず、図1〜図4を用いて本実施の形態の半導体装置の構造の概要について説明する。図1は本実施の形態の半導体装置の上面図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1のA−A線に沿った断面図である。また、図4は、図1〜図3に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
なお、図2および図3では、見易さのため、端子数が少ない場合の実施態様について示している。しかし、端子の数は図2および図3に示す態様の他、種々の変形例がある。例えば、図2に示す半田ボール11の数は、図2に示す数よりも多くても良い。また、図3では、見易さのため、各配線層に形成された複数の配線13のうちの一本を例示的に示している。また、図4に示す例では、半導体装置PKG1が有する多数の伝送経路のうちの代表的な伝送経路を例示的に示している。
図1および図3に示すように、本実施の形態の半導体装置PKG1は、配線基板(パッケージ基板)10、配線基板10上に搭載されたインタポーザ(中継基板)20A、およびインタポーザ20A上に搭載された複数の半導体チップ30を有する。複数の半導体チップ30は、インタポーザ20A上に並べて搭載されている。
また、図2に示すように、半導体装置PKG1の実装面である配線基板10の下面10bには、外部端子である複数の半田ボール(外部端子、電極、外部電極)11が、行列状(アレイ状、マトリクス状)に配置されている。複数の半田ボール11のそれぞれは、ランド(外部端子、電極、外部電極)12(図3参照)に接続されている。
半導体装置PKG1のように、実装面側に、複数の外部端子(半田ボール11、ランド12)が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置PKG1は、配線基板10の実装面(下面10b)側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置PKG1の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置PKG1を省スペースで実装することができる。
また、図3に示すように、配線基板10は、インタポーザ20Aを介して複数の半導体チップ30が搭載された上面(面、チップ搭載面)10t、上面10tとは反対側の下面(面、実装面)10b、および上面10tと下面10bの間に配置された側面10sを有する。また、配線基板10は、図1に示すように平面視において四角形の外形形状を成す。
また、図3に示すように、インタポーザ20Aは、複数の半導体チップ(半導体部品)30が搭載された上面(面、チップ搭載面)20t、上面20tとは反対側の下面(面、実装面)20b、および上面20tと下面20bの間に配置された側面20sを有する。また、インタポーザ20Aは、図1に示すように平面視において四角形の外形形状を成す。
また、図3に示すように、複数の半導体チップ30のそれぞれは、表面(主面、上面)30t、表面30tとは反対側の裏面(主面、下面)30b、および、表面30tと裏面30bとの間に位置する側面30sを有する。また、複数の半導体チップ30のそれぞれは、図1に示すように平面視において四角形の外形形状を成す。
図1および図3に示す例では、複数の半導体チップ30のうちの一つは、メモリ回路を備えるメモリチップ30Aであり、他の一つは、メモリ回路を制御する制御回路を備えるロジックチップ30Bである。また、図1および図3に示す例では、メモリチップ30Aおよびロジックチップ30Bのそれぞれは、インタポーザ20Aに直接的に接続されている。言い換えれば、メモリチップ30Aとインタポーザ20Aとの間、およびロジックチップ30Bとインタポーザ20Aとの間には、基板や他のチップ部品が挿入されていない。
また、図4に示すように、本実施の形態の半導体装置PKG1は、ロジックチップ30Bとメモリチップ30Aとの間で信号を伝送することによって動作するシステムを備えている。メモリチップ30Aは、ロジックチップ30Bとの間で通信するデータを記憶する主記憶回路(記憶回路)を備えている。また、ロジックチップ30Bには、メモリチップ30Aの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ30Bは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図4では、一例として演算処理回路や制御回路などの主要な回路を、コア回路(主回路)CORE1として示している。ただし、コア回路CORE1に含まれる回路は、上記以外の回路が含まれていても良い。例えば、ロジックチップ30Bには、例えば一次的にデータを記憶するキャッシュメモリなど、メモリチップ30Aの主記憶回路よりも記憶容量が小さい補助記憶回路(記憶回路)が形成されていても良い。
また、ロジックチップ30Bには、外部機器40との間で信号の入出力を行う外部インタフェース回路(入出力回路、外部入出力回路)IF1が形成されている。外部インタフェース回路IF1には、ロジックチップ30Bと外部機器40との間で信号を伝送する信号線SIGが接続される。また、外部インタフェース回路IF1は、コア回路CORE1とも接続され、コア回路CORE1は、外部インタフェース回路IF1を介して外部機器40との間で信号を伝送することができる。
また、ロジックチップ30Bには、内部機器(例えば、メモリチップ30A)との間で信号の入出力を行う内部インタフェース回路(入出力回路、内部入出力回路)IF2が形成されている。内部インタフェース回路IF2には、データ信号を伝送するデータ線(信号線)DQ、およびアドレス信号やコマンド信号などの制御用のデータ信号を伝送する制御信号線(信号線)CMDが接続されている。データ線DQ、および制御信号線CMDは、それぞれメモリチップ30Aの内部インタフェース回路IF2に接続されている。
また、ロジックチップ30Bには、コア回路CORE1や入出力回路を駆動するための電位を供給する電源回路DRV1を備えている。図4に示す例では、電源回路DRV1には、電源電位を供給する電源線VD1と、基準電位を供給する基準電位線VS1とが接続されている。
なお、図4では、一対の電源線VD1と基準電位線VS1がロジックチップ30Bに接続される例を示しているが、ロジックチップ30Bに供給される電位は、上記二種類には限定されない。例えば、電源回路DRV1には、ロジックチップ30Bの外部インタフェース回路IF1を駆動する電圧を供給する、外部インタフェース用電源回路と、ロジックチップ30Bのコア回路CORE1を駆動する電圧を供給する、コア用電源回路とが含まれていても良い。また、電源回路DRV1には、ロジックチップ30Bの内部インタフェース回路IF2を駆動する電圧を供給する、内部インタフェース用電源回路が含まれていても良い。この場合、ロジックチップ30Bには、互いに異なる複数の電源電位を供給する複数の電源線VD1が接続される。
また、図4に示す基準電位線VS1に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第1の電位と第2の電位との差により規定されるため、基準電位線VS1に供給される電位は、接地電位以外の電位であっても良い。
ロジックチップ30Bのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ30に集約して形成されたものを、SoC(System on a Chip)と呼ぶ。ところで、ロジックチップ30Bに図4に示す主記憶回路を形成すれば、ロジックチップ30B、1枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路の容量は異なる。そこで、ロジックチップ30Bとは別の半導体チップ30(すなわち、メモリチップ30A)に主記憶回路を形成することで、ロジックチップ30Bの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップ30Aを接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。
また、図4に示す例では、メモリチップ30Aは、主記憶回路を備えている。図4では主記憶回路をメモリチップ30Aのコア回路(主回路)CORE2として示している。ただし、コア回路CORE2に含まれる回路は、主記憶回路以外の回路が含まれていても良い。
また、メモリチップ30Aには、内部機器(例えば、ロジックチップ30B)との間で信号の入出力を行う内部インタフェース回路(内部入出力回路)IF2が形成されている。
また、メモリチップ30Aには、コア回路CORE2を駆動するための電位を供給する電源回路(駆動回路)DRV2を備えている。図4に示す例では、電源回路DRV2には、電源電位を供給する電源線VD2と、基準電位を供給する基準電位線VS1とが接続されている。図4に示す例では、電源線VD1に供給される電源電位、および電源線VD2に供給される電源電位は、それぞれ半導体装置PKG1の外部に設けられた電源50から供給される。
なお、図4では、一対の電源線VD2と基準電位線VS1がメモリチップ30Aに接続される例を示している。また、図4に示す例では、内部インタフェース回路IF2を駆動する電源電位を供給する電源線VD3、および基準電位線VS2のそれぞれを介してロジックチップ30Bとメモリチップ30Aとが電気的に接続されている。ただし、メモリチップ30Aに電位を供給する方式は、上記以外に種々の変形例がある。例えば、ロジックチップ30Bの内部インタフェース回路IF2を駆動する電源電位と、メモリチップ30Aの内部インタフェース回路IF2を駆動する電源電位とが、それぞれ独立して供給されても良い。この場合、図4に示す電源50とメモリチップ30Aとは、電源線VD3を介して電気的に接続される。
また、図4に示す例では、ロジックチップ30Bとメモリチップ30Aとを電気的に接続する複数の伝送経路には、データ線DQおよび制御信号線CMDの他、基準電位線VS2が含まれる。この基準電位線VS2は例えばデータ線DQによって伝送されるデータ信号のリファレンス信号を伝送する経路になっている。リファレンス用の基準電位線VS2には、基準電位として例えば接地電位が供給される。基準電位線VS2および基準電位線VS1にそれぞれ接地電位を供給する場合には、基準電位線VS2と基準電位線VS1とを接続した方が、電位が安定する。したがって、図4に点線を付して示すように、基準電位線VS2と基準電位線VS1とがインタポーザ20Aにおいて接続されていることが好ましい。ただし、リファレンス用の基準電位線VS2は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されても良い。例えば、入出力用電源回路の電源電位をリファレンス用の基準電位として利用しても良い。
また、図4に示す例では、メモリチップ30Aに電源電位を供給する電源線VD2、およびメモリチップ30Aに基準電位を供給する基準電位線VS1は、それぞれロジックチップ30Bを経由せずにメモリチップ30Aに接続されている。ただし、図4に対する変形例としては、電源線VD1および基準電位線VS2がロジックチップ30Bを経由してメモリチップ30Aに接続されていても良い。
<各部品の構成>
次に、図1〜図4に示す半導体装置PKG1を構成する主な部品について順に説明する。図5は、図3のA部の拡大断面図である。また、図6は、図3のB部の拡大断面図である。
図1〜図5に示す配線基板10は、半導体装置PKG1と実装基板60(図4参照)との間で、電気信号や電位を供給する伝送経路を備える基板である。配線基板10は、上面10t側と下面10b側を電気的に接続する複数の配線層(図3に示す例では8層)を有する。各配線層に設けられた、複数の配線13は、複数の配線13間、および隣り合う配線層間を絶縁する絶縁層14に覆われている。
図3に示す配線基板10は、積層された複数の絶縁層14を有しており、真ん中の絶縁層14が、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させたコア層(コア材)である。また、コア層の上面および下面にそれぞれ形成される絶縁層14は、例えばビルドアップ工法により形成されている。ただし、図3に対する変形例として、コア層となる絶縁層14を有していない、所謂、コアレス基板を用いても良い。
また、配線基板10は、各配線層の間にもうけられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線15を有する。また、配線基板10の上面10tには、複数のボンディングパッド(端子、チップ搭載面側端子、電極)16が形成されている。なお、配線基板10が有する複数の配線層のうち、最上層の配線層(最も上面10t側の配線層)に設けられた配線13は、ボンディングパッド16と一体に形成されている。言い換えれば、ボンディングパッド16は配線13の一部と考えることができる。また、ボンディングパッド16と配線13を区別して考える場合には、配線基板10の上面10tにおいて、絶縁膜17から露出する部分をボンディングパッド16、絶縁膜17に覆われる部分を配線13として定義することができる。
一方、配線基板10の下面10bには、複数のランド(端子、半田接続用パッド)12が形成されている。複数のランド12のそれぞれには、半田ボール11が接続されており、図4に示す実装基板60と半導体装置PKG1とは、図3に示す半田ボール11を介して電気的に接続される。すなわち、複数の半田ボール11は、半導体装置PKG1の外部接続端子として機能する。
これら複数の半田ボール11および複数のランド12は、配線基板10の複数の配線13を介して、上面10t側の複数のボンディングパッド16と電気的に接続されている。なお、配線基板10が有する複数の配線層のうち、最下層の配線層(最も下面10b側の配線層)に設けられた配線13は、ランド12と一体に形成されている。言い換えれば、ランド12は配線13の一部と考えることができる。また、ランド12と配線13を区別して考える場合には、配線基板10の下面10bにおいて、絶縁膜17から露出する部分をランド12、絶縁膜17に覆われる部分を配線13として定義することができる。
また、図3に対する変形例として、ランド12自身を外部接続端子として機能させる場合もある。この場合、ランド12に半田ボール11は接続されず、複数のランド12のそれぞれは、配線基板10の下面10bにおいて、絶縁膜17から露出する。また、図3に対する別の変形例として、ボール形状の半田ボール11に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。
また、配線基板10の上面10tおよび下面10bは、絶縁膜(ソルダレジスト膜)17により覆われている。配線基板10の上面10tに形成された配線13は絶縁膜17に覆われている。絶縁膜17には開口部が形成され、この開口部において、複数のボンディングパッド16の少なくとも一部(ボンディング領域)が絶縁膜17から露出している。また、配線基板10の下面10bに形成された配線13は絶縁膜17に覆われている。絶縁膜17には開口部が形成され、この開口部において、複数のランド12の少なくとも一部(半田ボール11との接合部)が絶縁膜17から露出している。
また、図5に示すように、半導体装置PKG1は、配線基板10上に搭載されるインタポーザ20Aを備えている。インタポーザ20Aは、配線基板10と複数の半導体チップ30との間に介在する中継基板である。本実施の形態では、インタポーザ20Aは、主面21tを有するシリコン基板(基材)21と、主面21t上に配置された複数の配線層M1、M2、M3と、を有する。図5に示すように、複数の表面電極25が形成された層を配線層M4と見做すと、図5に示す例では四層の配線層が積層されている。複数の配線層M1、M2、M3のそれぞれには、複数の配線(導体パターン)22が形成されている。複数の配線22は、複数の配線22間、および隣り合う配線層間を絶縁する絶縁層23に覆われている。絶縁層23は、例えば、酸化珪素(SiO)などの半導体材料の酸化物から成る、無機絶縁層である。
また、インタポーザ20Aの配線層M3上には、複数の表面電極(電極パッド、端子)25が形成されている。複数の表面電極25のそれぞれの一部分は、インタポーザ20Aの上面20tにおいて、保護絶縁膜であるパッシベーション膜26から露出している。そして、表面電極25は、表面電極25の露出部分に接続されるバンプ電極35を介して半導体チップ30の電極(表面電極、パッド)33と電気的に接続されている。
また、インタポーザ20Aの下面20bには、複数の裏面電極(電極、パッド、端子)27が形成されている。複数の裏面電極27は、シリコン基板21の主面21tの反対側に位置するインタポーザ20Aの下面20bにおいて、露出している。そして、裏面電極27は、裏面電極27に接続されるバンプ電極28を介して配線基板10のボンディングパッド16と電気的に接続されている。
また、インタポーザ20Aは、シリコン基板21を厚さ方向(主面21tおよび下面20bのうち、一方の面から他方の面に向かう方向)に貫通する複数の貫通電極24を備えている。複数の貫通電極24は、シリコン基板21を厚さ方向に貫通するように形成された貫通孔に例えば銅(Cu)などの導体を埋め込むことにより形成された導電経路である。複数の貫通電極24のそれぞれは、一方の端部が裏面電極27に接続され、他方の端部が配線層M1の配線22に接続されている。つまり、インタポーザ20Aの複数の表面電極25と複数の裏面電極27とは、複数の配線22および複数の貫通電極24を介してそれぞれ電気的に接続されている。
上記した配線基板10は、半導体装置PKG1の支持基材である。支持基板としての機能を発揮するためには、剛性や強度を向上させることが好ましい。このため、配線基板10に形成する複数の配線13は微細加工が難しい。
一方、インタポーザ20Aは、配線基板10上に搭載される中継基板なので、基板の剛性や強度は、配線基板10と比較して低くても良い。このため、インタポーザ20Aに形成される複数の配線22は、配線基板10の配線13と比較して配線密度を向上させることができる。
特に、本実施の形態のインタポーザ20Aは、図5に示すように半導体基板であるシリコン基板(基材)21を有し、シリコン基板21の主面21t上に複数の配線層M1、M2、M3が積層された構造を有する。このように、半導体基板上に複数の配線22を形成する場合、半導体ウエハに配線を形成する工程と同様のプロセスを利用することで、配線密度を向上させることができる。
半導体ウエハに配線を形成するプロセスを用いた場合、各配線層の厚さ、および配線層間の距離も薄くなる。例えば、図5および図6に示す配線層M1、M2、M3の厚さ、すなわち、複数の配線22それぞれの厚さは、配線基板10の配線13の厚さよりも薄い。図5および図6では、配線基板10の配線13とインタポーザ20Aの配線22とを一図に記載するため、配線13の厚さが配線22の厚さに対して二倍以下になっている。しかし、配線13の厚さは、上記した配線22の厚さの値に対して数倍から数十倍程度である。
また、配線層M1、M2、M3のそれぞれの離間距離、およびシリコン基板21の主面21tと配線層M1との離間距離は、配線22の厚さよりも小さい。配線層M1、M2、M3のそれぞれの離間距離、およびシリコン基板21の主面21tと配線層M1との離間距離は、配線層M1、M2、M3に形成された配線22の厚さの半分程度である。なお、複数の表面電極25が形成された最上層の配線層M4と配線層M3との離間距離は、配線層M1、M2、M3のそれぞれの離間距離よりも大きい。例えば、配線層M4と配線層M3との離間距離は、配線22の厚さと同程度である。
このように、インタポーザ20Aは、配線基板10と比較して、配線密度を向上させることができるので、複数の半導体チップ30間を結ぶ信号伝送経路の数を増加させる場合に特に有効である。特に、本実施の形態の図4に示す例のように、ロジックチップ30Bとメモリチップ30Aとを接続する信号伝送経路の数を増やす場合には、インタポーザ20Aを設けることにより、配線基板10に形成される配線13(図3参照)の数を低減することができる。
なお、本実施の形態では、半導体ウエハの製造プロセスで広く利用される、シリコン基板21を基材として用いている。このため、図5に示すシリコン基板21は、半導体材料であるシリコンを母材(主たる成分)とする。また、半導体チップの製造に用いられる半導体基板は、母材である半導体材料中に、p型またはn型の導電特性を構成する不純物元素がドープされている場合が一般的である。このため、シリコン基板21として、汎用される半導体ウエハを用いた場合、シリコン基板21には、p型またはn型の導電特性を構成する不純物元素が含まれている。
ただし、本実施の形態のシリコン基板21には、種々の変形例が適用可能である。例えば、半導体基板として、シリコン以外の半導体材料を母材にしても良い。また、半導体材料中に不純物元素がドープされていない半導体を半導体基板として用いることもできる。
また、図6に示すように、半導体装置PKG1は、インタポーザ20Aの上面20t上に搭載される複数の半導体チップ30を備えている。複数の半導体チップ30のそれぞれは、主面31tを有するシリコン基板(基材)31と、主面31t上に配置された配線層32とを有する。なお、図5および図6では、見易さのため、一層の配線層32を示しているが、例えば、図5および図6に示す配線層32には、インタポーザ20Aの配線層M1、M2、M3よりも厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層32のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素(SiO)などの半導体材料の酸化物から成る、無機絶縁層である。
また、複数の半導体チップ30のそれぞれが備えるシリコン基板31の主面31tには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。複数の半導体素子は、配線層32の複数の配線を介して表面30t側に形成された複数の電極33と電気的に接続されている。
また、本実施の形態では、複数の半導体チップ30のそれぞれは、表面30tとインタポーザ20Aの上面20tとが対向した状態で、インタポーザ20Aの上面20t上に搭載されている。このような実装方式は、フェイスダウン実装方式、あるいは、フリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ30と、インタポーザ20Aとが電気的に接続される。
半導体チップ30の配線層32上には、複数の電極(表面電極、パッド、端子)33が形成されている。複数の電極33のそれぞれの一部分は、半導体チップ30の表面30tにおいて、保護絶縁膜であるパッシベーション膜34から露出している。そして、電極33は、電極33の露出部分に接続されるバンプ電極35を介してインタポーザ20Aの表面電極25と電気的に接続されている。
また、本実施の形態では、図4に示すように、メモリチップ30Aに接続される複数の伝送経路のうちの一部は、配線基板10とは接続されず、インタポーザ20Aを介してロジックチップ30Bに接続される。図4に示す例では、データ線DQおよび制御信号線CMDは配線基板10とは電気的に分離されている。一方、メモリチップ30Aに接続される複数の伝送経路のうち、メモリチップ30Aの回路を駆動するための電源電位を供給する電源線VD2および基準電位線VS1は、配線基板10と電気的に接続されている。なお、ロジックチップ30Bとメモリチップ30Aとを電気的に接続する伝送経路のうち、信号線のリファレンス用に用いる基準電位線VS2は、配線基板10と分離されていても良い。
<半導体チップ間を電気的に接続する伝送経路の詳細>
次に、図4に示すようにロジックチップ30Bとメモリチップ30Aとを電気的に接続する信号伝送経路の詳細について説明する。
SiP型の半導体装置の代表的な例として、本実施の形態のように、ロジックチップ30Bとメモリチップ30Aとが一つのパッケージ内に搭載された構成がある。このような構成のSiP型の半導体装置の性能を向上させるためには、ロジックチップ30Bとメモリチップ30Aとを接続する信号伝送経路の伝送速度を向上させる技術が要求される。例えば、図4に示す信号伝送経路のうち、複数のデータ線DQのそれぞれは、1Gbps(毎秒1ギガビット)以上の伝送速度でデータ信号を伝送するように設計されている。複数の信号伝送経路のそれぞれの伝送速度を高速化するためには、単位時間当たりの伝送回数を増やす必要がある(以下、高クロック化と記載する)。
また、ロジックチップ30Bとメモリチップ30Aとの間の信号伝送速度を向上させる他の方法としては、内部インタフェースのデータバスの幅を大きくして1回に伝送するデータ量を増加させる方法がある(以下、バス幅拡大化と記載する)。また、上記したバス幅拡大化と高クロック化を組み合わせて適用する方法がある。この場合、高速の信号伝送経路が多数必要になる。したがって、本実施の形態のように、インタポーザ20Aを介してロジックチップ30Bとメモリチップ30Aとを電気的に接続する方法が有効である。
例えば図4に示すメモリチップ30Aは、512bit以上のデータバスの幅を持つ、所謂、ワイドI/Oメモリである。詳しくは、メモリチップ30Aは、データバスの幅が128bitのチャンネルを、例えば4つ備えており、この4チャンネルのバス幅を合計すると、512bitとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ1Gbps以上になっている。
ところが、本願発明者が複数の配線層を備えたインタポーザを介してロジックチップ30Bとメモリチップ30Aとを電気的に接続する構成について検討を行った結果、信号伝送の信頼性の観点から課題があることが判った。
まず、本願発明者の検討によれば、シリコン基板を有するインタポーザ上で高速信号伝送を行った場合、信号のエネルギーの一部が熱エネルギーに変換されて消費され、伝送損失(以下、信号損失と呼ぶ)が発生する場合があることが判った。この時、図7に示すように信号の周波数が低い状態では信号損失の程度は小さいが、信号の周波数が高くなると信号損失の程度が急激に大きくなることが判った。
図7は、信号伝送経路の動作周波数と、信号損失の関係を示す説明図である。また、図8は、シリコン基板に電流が流れる状態を模式的に示す要部断面図である。図7では、信号の伝送を行う周波数を横軸に対数で示し、各周波数における信号損失の程度を縦軸に示している。また、図7では、図4に示すデータ線DQの動作周波数帯を周波数帯F2として示し、制御信号線CMDの動作周波数帯を周波数帯F1として示している。また、図8では、配線層M4が、表面電極25を形成するための層であることを明示するため、表面電極25を点線で示している。
ここで、図8に示す配線22に信号電流が流れる場合の挙動について検討する。図8に示すシリコン基板21には、図5に示す本実施の形態のインタポーザ20Aが有するシリコン基板21と同様に、p型またはn型の導電特性を構成する不純物元素が含まれている。
図8に示す配線22に信号電流が流れると、配線22の周囲に電磁場が発生する。配線22に流れる信号電流の周波数が低い場合には、シリコン基板21には、図8に示す電流CFは流れ難い。このため、例えば、図7に示す周波数帯F1で信号電流を伝送する場合には、周波数が変化しても信号損失の程度は変化し難い。
ところが、本願発明者の検討によれば、例えば、図7に示す周波数帯F2のように高い周波数で信号電流を伝送した場合、図8に示すシリコン基板21に電流CFが流れやすくなることが判った。また、シリコン基板21は、母材である半導体材料に不純物がドープされることにより、導電性を獲得しているので、配線22などの導体と比較して、シリコン基板21に電流CFが流れる場合の抵抗値が大きい。このため、電流CFが流れることにより生じた電気的エネルギー(電磁場およびこれに伴い生じる電流CF)は、熱エネルギーに変換され、消費される。この結果、配線22を流れる信号電流の電流値は低下する。すなわち、信号伝送経路に信号損失が発生する。本願発明者の検討によれば、信号伝送経路の動作周波数が1GHz(ギガヘルツ)以上になってくると、信号損失の程度が急激に大きくなる。
したがって、信号伝送の信頼性を向上させる観点から、信号損失の程度が大きくなる周波数帯F2では、信号損失の増大を抑制する対策を施すことが好ましい。本実施の形態によれば、上記した信号損失の増大を抑制することができる。以下、その理由について順に説明する。
図9は、図1に示すロジックチップとメモリチップの間の領域周辺を拡大して示す拡大平面図である。また、図10は、図9のA−A線に沿った断面において、伝送対象の種類別の配線の配置例を示す要部断面図である。なお、図9では、メモリチップ30Aとロジックチップ30Bとを電気的に接続する複数の配線22、および配線22の両端に接続されたインタポーザ20Aの複数の表面電極25を点線で示している。図9では、メモリチップ30Aとロジックチップ30Bとが複数の配線22を介して電気的に接続されていることを模式的に示したもので、配線22や表面電極25の数や位置は、図9に示す態様には限定されない。また、図9では、隣り合う半導体チップに挟まれた領域22A、および隣り合う半導体チップを電気的に接続する複数の配線22が形成された領域22Bの周縁部を二点鎖線で示している。また、領域22Aと領域22Bが重なるので、見易さのため、領域22Aには模様を付している。また、図10は、断面図であるが、複数の配線22が構成する伝送経路の種類を識別するため、伝送対象の種類に応じて異なる模様を付している。詳しくは、図4に示すデータ線DQの一部を構成するデータ信号用配線22DQにはハッチングを、図4に示す制御信号線CMDの一部を構成する制御信号用配線22CMDにはドットパターンを、それぞれ付している。また、基準電位の伝送経路となる基準電位用配線22VSには模様を付さず、ブランクにしている。また、シリコン基板21にも、模様を付さず、ブランクになっている。また、図10では、配線層M4が、表面電極25を形成するための層であることを明示するため、表面電極25を点線で示している。
まず、隣り合う半導体チップ間の信号伝送の信頼性を向上させる観点から、配線構造の検討を行う必要がある領域について説明する。図9に示すように、本実施の形態の半導体装置PKG1が有するメモリチップ30Aとロジックチップ30Bとは、インタポーザ20Aの複数の配線22を介して電気的に接続されている。また、高速信号伝送を行う場合、信号伝送経路は短くすることが好ましい。このため、平面視において、メモリチップ30Aとロジックチップ30Bとを電気的に接続する配線22は、主に、メモリチップ30Aとロジックチップ30Bとに挟まれたインタポーザ20Aの領域22Aに配置される。このため、配線22の電気的特性を検討する場合には、図9に示す領域22Aにおける配線構造を検討すれば良く、他の領域の配線構造は特に限定されない。
なお、メモリチップ30Aとロジックチップ30Bとを電気的に接続する複数の配線22が接続される領域は、厳密には、図9に示すように、複数の配線22の両端に接続される複数の表面電極25の間の領域22Bである。しかし、信号伝送経路を短くするためには、複数の配線22の両端に接続される複数の表面電極25のそれぞれは、隣り合う半導体チップの互いに対向する辺側に寄せて形成される場合が多い。この場合、図9に示すように、領域22Bの大部分は、領域22Aと重複している。したがって、少なくとも、領域22Aの配線構造を改善することにより、隣り合う半導体チップ間の信号伝送の信頼性を向上させることができる。ただし、例えば、隣り合う半導体チップ間を接続する配線22の長さが長く、複数の表面電極25のそれぞれが、隣り合う半導体チップの互いに対向する辺から離れている場合には、領域22Bにおける配線構造を考慮した方が好ましい場合もある。
以下では、図9に示す領域22Aにおける配線構造について説明する。ただし、以下で説明する配線構造は、領域22Bにおける配線構造を考慮する場合にも適用できる。
図10に示すように、本実施の形態の半導体装置PKG1が備えるインタポーザ20Aは、配線層M1と、配線層M1よりもシリコン基板21の主面21tから離れた配線層M2と、配線層M2よりも主面21tから離れた配線層M3と、を有する。
また、領域22A(図9参照)では、複数の配線22のうち、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合(占有率)は、配線層M3における基準電位用配線22VSの割合が配線層M1における基準電位用配線22VSの割合(占有率)よりも多い。上記した配線層M1(または配線層M3)における基準電位用配線22VSの割合とは、配線層M1(または配線層M3)に形成された導体パターンの平面積の合計値に対する基準電位用配線22VSの占有率を意味する。また、配線層M1(または配線層M3)における信号用配線の割合とは、配線層M1(または配線層M3)に形成された導体パターンの平面積の合計値に対する信号用配線の占有率を意味する。以下、本明細書において、ある配線層におけるある種類の配線の割合と記載した場合には、特に違う意味で用いていることを説明した場合を除き、上記と同様の意味である。
また、領域22A(図9参照)では、複数の配線22のうち、信号の伝送経路の一部を構成する信号用配線(データ信号用配線22DQおよび制御信号用配線22CMD)の割合(占有率)は、配線層M1における信号用配線の割合が配線層M3における信号用配線の割合(占有率)よりも多い。
本実施の形態のインタポーザ20Aの構成は、以下のように表現することもできる。すなわち、シリコン基板21の主面21tまでの距離が相対的に近い配線層M1では、主に信号用配線(データ信号用配線22DQまたは制御信号用配線22CMD)が設けられ、シリコン基板21の主面21tまでの距離が相対的に遠い配線層M3では、主に基準電位用配線22VSが設けられている。これにより、以下の効果が得られる。
すなわち、配線22に信号を流した時に発生する電磁場の分布を基準電位用配線22VSにより制御することができる。信号電流が流れる配線22の下方に設けられた基準電位用配線22VSの面積が小さく、配線22の上方に設けられた基準電位用配線22VSの面積が大きい場合、電磁場は、主に配線22と同層あるいは上方に分布するようになる。このため、配線22に流れる信号電流が高周波信号であった場合でも、シリコン基板21に電流CF(図8参照)が流れることによる信号損失を抑制できる。
なお、図10に示す基準電位用配線22VSに供給される基準電位は、例えば図4に示す基準電位線VS1に供給される電位(例えば接地電位)と同じ電位である。また、配線22に信号を流した時に発生する電磁場の分布を制御することは、接地電位以外の電位が供給される伝送経路であっても良い。例えば、図4に示す入出力回路の駆動用に供給される電源電位であっても良い。
ところで、本願発明者は、信号損失を抑制する別の方法として、図11に示す検討例について検討した。図11は、図10とは別の検討例であるインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。図11に示すインタポーザ20Hは、以下の点で図10に示すインタポーザ20Aと相違する。すなわち、シリコン基板21の主面21tまでの距離が相対的に近い配線層M1では、主に基準電位用配線22VSが設けられ、シリコン基板21の主面21tまでの距離が相対的に遠い配線層M3では、主に信号用配線が設けられている。言い換えれば、図11に示すインタポーザ20Hでは、複数の信号用配線とシリコン基板21との間に、基準電位用配線22VSが設けられている。
本願発明者は、複数の信号用配線とシリコン基板21との間に、基準電位用配線22VSを設けることで、信号用配線に高周波信号が流れた時に生じる電磁場を、基準電位用配線22VSによりシールドする構成について検討した。しかし、図11に示すインタポーザ20Hの場合、製造の都合上シールドがメッシュ形状になり、シールド効果が減殺されるため、図10に示すインタポーザ20Aと比較して、信号損失を抑制することが難しいことが判った。この理由を以下に説明する。
シリコン基板21上に複数の配線層を積層する場合、半導体ウエハ上に配線層を形成するプロセスを利用することで、配線22の高密度化が可能である。しかし、下地になる各配線層の表面の平坦性が低い場合、配線22の配線幅を十分に小さくすることができない。このため、配線層を積層するための準備として、下地になる配線層を平坦化する必要がある。平坦化する技術としては、例えば、CMP(Chemical Mechanical Polishing)と呼ばれる研磨技術がある。CMPは、柔らかい絶縁層23(図6参照)が金属パターンの間に埋め込まれることで、研磨面が平坦化する技術なので、金属パターンの間に絶縁層23が埋め込まれる隙間が必要である。したがって、例えばメッシュパターンなど、金属膜の間に複数の隙間を設け、金属膜の被覆率(金属膜が形成される面における金属膜の占有率)は、例えば50%程度にとどめる必要がある。
図11に示す信号用配線(例えばデータ信号用配線22DQ)に高周波信号が流れた時に生じる電磁場を、基準電位用配線22VSによりシールドするためには、配線層M1に設けられている基準電位用配線22VSの面積を大きくする必要があるが、基準電位用配線22VSの平面形状をシート状に形成することは難しい。このため、上記した電磁場が、基準電位用配線22VSを構成する導体パターンの隙間からシリコン基板21に向かって回り込んでしまう。つまり、基準電位用配線22VSにより十分なシールド効果を得ることが難しい。
一方、図10に示す本実施の形態では、基準電位用配線22VSは、電磁場の分布を制御するための導体パターンとして利用される。したがって、例えば、図10に示す基準電位用配線22VSの平面形状が図9に点線で示す配線22のように、メモリチップ30Aおよびロジックチップ30Bのうちの一方から他方に向かって延びる線形のパターンである場合でも、信号損失を抑制することができる。また、例えば、図10に示す基準電位用配線22VSの平面形状がメッシュパターンであっても、信号損失を抑制することができる。図10に示す基準電位用配線22VSは、専ら電磁場の分布を制御するために用いられる必要はない。したがって、上記電磁場の一部が基準電位用配線22VSによりシールドされても良い。また、図10に示す基準電位用配線22VSが、高速信号の帰路電流経路の一部を構成していても良い。
なお、図10を用いて説明した配線構造の表現において「Aの割合は、Bの割合よりも多い」という表現には、Bの割合が0%である場合も含む。また、「Aの割合はBの割合よりも少ない」という表現には、Aの割合が0%である場合も含む。以後、本明細書において、「Aの割合は、Bの割合よりも多い(または少ない)」という表現を用いた場合には、同様の意味である。例えば、図10に示す例では、配線層M1には、基準電位用配線22VSが形成されず、領域22A(図9参照)の配線層M1形成された配線22のうち、信号用配線の割合は100%である。
ただし、図10に対する変形例としては、領域22A(図9参照)の配線層M1に基準電位用配線22VSを形成しても良い。この場合、上記したように、複数の配線22のうち、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合(占有率)は、配線層M3における基準電位用配線22VSの割合が配線層M1における基準電位用配線22VSの割合(占有率)よりも多くなるようにする。これにより、高速信号伝送を行った時に生じる電磁場は、主に配線22と同層あるいは上方に分布するようになり、信号損失を抑制できる。
また、図10に示すインタポーザ20Aの配線構造は、以下のように表現することもできる。また、配線層M1に配置された複数の配線(導体パターン)22において、基準電位の伝送経路の一部を構成する基準電位用配線(基準電位用導体)22VSの割合は、信号の伝送経路の一部を構成する信号用配線(データ信号用配線22DQまたは制御信号用配線22CMD)の割合に比べて少ない。また、配線層M3に配置された複数の配線22において、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。
上記の条件を満たす場合には、「シリコン基板21の主面21tまでの距離が相対的に近い配線層M1では、主に信号用配線(データ信号用配線22DQまたは制御信号用配線22CMD)が設けられ、シリコン基板21の主面21tまでの距離が相対的に遠い配線層M3では、主に基準電位用配線22VSが設けられている」と言える。したがって、高速信号伝送を行った時に生じる電磁場は、主に配線22と同層あるいは上方に分布するようになる。この結果、上記構成によれば、信号損失を抑制できる。
また、図10に示すように、本実施の形態では、複数の信号用配線には、相対的に低い周波数帯F1(図7参照)で信号が伝送される制御信号用配線22CMDと、制御信号用配線22CMDよりも高い周波数帯F2(図7参照)で信号が伝送されるデータ信号用配線22DQとが含まれる。例えば、図4に示す例では、制御信号線CMDで伝送されるアドレス信号やコマンド信号などの制御用のデータ信号は、データ線DQで伝送されるデータ信号の半分以下の周波数で伝送される。図7を見ると判るように、周波数帯F1では、周波数帯F2と比較して、信号損失の程度が低い。
本実施の形態のように、3層以上の配線層を有し、かつ、信号の種類によって、周波数が異なる場合には、図7に示す結果を考慮して、以下の構成が好ましい。すなわち、高周波で伝送されるデータ信号用配線22DQは、シリコン基板21の主面21tまでの距離が相対的に遠い配線層M2、M3に設けられていることが好ましい。一方、シリコン基板21の主面21tまでの距離が相対的に近い配線層M1には、信号損失の程度が低い制御信号用配線22CMDを設けることが好ましい。
なお、配線層M1とシリコン基板21の主面21tとの離間距離は、配線層M1の配線22の厚さよりも薄く、例えば、0.5μm〜0.6μm程度である。言い換えれば、配線層M1とシリコン基板21の主面21tとの間の絶縁層23の厚さは、配線層M1の配線22の厚さよりも薄く、例えば、0.5μm〜0.6μm程度である。したがって、信号損失を低減する観点からは、図10に示すようにデータ信号用配線22DQは、配線層M1には形成されていないことが特に好ましい。ただし、例えば信号線の数を増やすため、配線層M1にデータ信号用配線22DQを形成する場合も考えられる。この場合には、配線層M1とシリコン基板21の主面21tとの離間距離を大きくすることが好ましい。
詳しくは、配線層M1に配置された複数の信号用配線(導体パターン)において、第1の周波数帯(例えば周波数帯F1)で信号(制御用信号)が伝送される制御信号用配線22CMDの割合は、第1の周波数帯よりも高い第2の周波数帯(例えば周波数帯F2)で信号(データ信号)が伝送されるデータ信号用配線22DQの割合よりも多い。また、配線層M2に配置された複数の信号用配線において、第1の周波数帯(例えば周波数帯F1)で信号(制御用信号)が伝送される制御信号用配線22CMDの割合は、第2の周波数帯(例えば周波数帯F2)で信号(データ信号)が伝送されるデータ信号用配線22DQの割合よりも少ない。
なお、上記したように、「Aの割合は、Bの割合よりも多い」という表現には、Bの割合が0%である場合も含む。また、「Aの割合はBの割合よりも少ない」という表現には、Aの割合が0%である場合も含む。例えば、図10に示す例では、配線層M1には、データ信号用配線22DQが形成されず、領域22A(図9参照)の配線層M1に形成された配線22のうち、制御信号用配線22CMDの割合は100%である。また、図10に示す例では、配線層M2、M3には、データ信号用配線22DQは形成されていない。
また、本実施の形態によれば、図4に示すデータ線DQで伝送されるデータ信号の帰路電流経路(リターンパス)を短くすることができる。
例えば図6に示すように、インタポーザ20Aを介して複数の半導体チップ30の間で信号を伝送する場合、インタポーザ20Aに形成される帰路電流経路は、短くすることが好ましい。言い換えれば、半導体チップ30同士を接続する帰路電流経路は、半導体チップ30に近い位置に設けることが好ましい。図4に示すリファレンス用の基準電位線VS2は、例えば接地電位が供給されるが、これは同時に、データ線DQで伝送されるデータ信号の帰路電流経路でもある。
図10に示す基準電位用配線22VSが、リファレンス用の基準電位線VS2の一部を構成する場合、基準電位用配線22VSは、図6に示す半導体チップ30に近い位置に設けることで、帰路電流の経路長を短縮することができる。
ここで、図10に示す本実施の形態のインタポーザ20Aでは、表面電極25に近い配線層M3に、主に基準電位用配線22VSが形成されている。したがって、図11に示すインタポーザ20Hと比較して、リファレンス信号の伝送距離を短くすることができる。
また、図10に示す例では、配線層M1よりも表面電極25に近い配線層M2には、主として、高い周波数帯F2(図7参照)で伝送されるデータ信号用配線22DQが主に形成されている。このため、配線層M3に主に基準電位用配線22VSが形成されている場合でも、高周波信号の伝送距離が長くなることを抑制できる。
また、図6に示すロジックチップ30Bに接続される伝送経路の電気的特性を改善する観点からは、以下の構成が好ましい。図12は、図1に示すB部の拡大平面図である。なお、図12では、半導体チップ30とインタポーザ20Aとの接続部分の平面形状を示すため、メモリチップ30Aの電極33A、ロジックチップ30Bの電極33B、およびインタポーザ20Aの表面電極25の輪郭を点線で示す。また、図12に示す例では、電極33Aの輪郭と電極33Aに接続される表面電極25の輪郭、および電極33Bの輪郭と電極33Bに接続される表面電極25の輪郭、のそれぞれは、ほぼ重なっている。また、上記したように、インタポーザ20Aの表面を覆うパッシベーション膜26には複数の開口部が設けられ、開口部において、表面電極25の一部がパッシベーション膜26から露出する。図12では、インタポーザ20Aの表面電極25の一部を露出させる開口部の輪郭を実線の円で示している。
図4に示すように、ロジックチップ30Bは、メモリチップ30Aとの間で信号を入力または出力する内部インタフェース回路IF2の他、外部機器40との間で信号を入力または出力する外部インタフェース回路IF1を有している。このため、ロジックチップ30Bに接続される信号線(信号線SIG、データ線DQおよび制御信号線CMD)の数は、メモリチップ30Aに接続される信号線(データ線DQおよび制御信号線CMD)の数よりも多い。また、図4に示す信号線SIGの伝送速度は、データ線DQの伝送速度よりも速い。このため、ロジックチップ30Bに接続される信号線SIG、あるいはロジックチップ30B用の駆動電圧を供給する電源線VD1およびVS1は、伝送経路を強化しておく必要がある。
そこで、本実施の形態の例では、図5および図6に示すように、ロジックチップ30Bが有する複数の電極33の場合、一つの電極33に対して複数(図6では二つ)の貫通電極24が接続されている。一方、図6に示すように、メモリチップ30Aが有する複数の電極33の場合、一つの電極33に対して一つの貫通電極24が接続されている。つまり、ロジックチップ30Bの複数の電極33のそれぞれに接続される貫通電極24の数は、メモリチップ30Aの複数の電極33のそれぞれに接続される貫通電極24の数よりも多い。これにより、図4に示す信号線SIGの伝送経路として、複数の貫通電極24(図6参照)を並列で接続した場合、電気信号の伝送経路の電気抵抗を低減できるので、信号の入出力電圧の低下を抑制することができる。また、ロジックチップ30Bに駆動電圧を供給する図4に示す電源線VD1や基準電位線VS1などの伝送経路として、複数の貫通電極24(図6参照)を並列で接続した場合、電源電位や基準電位の伝送経路の電気抵抗を低減できるので、駆動電圧の電圧降下を抑制することができる。なお、図6に示すように複数の電極33のうち、データ線DQなど、半導体チップ間で信号伝送を行う経路は貫通電極24に接続されていない。
また、図4に示すロジックチップ30Bに接続される信号線SIG、あるいはロジックチップ30B用の駆動電圧を供給する電源線VD1およびVS1は、伝送経路を強化する観点からは、以下の構成が好ましい。図12に示すようにロジックチップ30Bの電極33Bの表面電極25Bの面積は、メモリチップ30Aの電極33Aの表面電極25Aの面積よりも大きいことが好ましい。表面電極25Bの平面積を大きくすることにより、一つの電極33Bにインタポーザ20Aの複数の伝送経路を接続することが可能になる。
詳しくは、ロジックチップ30Bの電極(表面電極、パッド)33Bの径D1は、メモリチップ30Aの電極(表面電極、パッド)33Aの径D2よりも大きい。なお、図12では、電極33Aおよび電極33Bの平面形状が四角形である場合を示しており、四角形の対角線を径D2または径D1の値としている。ただし、電極33Aおよび電極33Bの平面形状は、四角形以外の形状であっても良い。例えば、電極33Aおよび電極33Bの平面形状が円形の場合には、円の直径が径D2または径D1の値になる。
また、複数の電極33Bのうち、隣り合う電極33Bの離間距離P1は、複数の電極33Aのうち、隣り合う電極33Aの離間距離P2よりも大きい。なお、多数の電極33Bおよび多数の電極33Aを有し、離間距離P1および離間距離P2が複数の値を取る場合には、上記した、離間距離P1および離間距離P2は、各離間距離の最も小さい値で評価する。
図12に示すように、ロジックチップ30Bの電極33Bの径D1が大きい場合、図6に示すように、ロジックチップ30Bの電極33に接続されるインタポーザ20Aの表面電極25の径も大きくすることができる。これにより、図6に示すように、ロジックチップ30Bが有する一つの電極33に対して複数(図6では二つ)の貫通電極24を接続することができる。
<変形例1>
次に、本実施の形態の変形例について説明する。まず、変形例1として、複数の表面電極25が形成されている最上層の配線層(電極パッド層)M4に基準電位の伝送経路の一部を構成する基準電位用配線22VSを形成した実施態様について説明する。図13は、図6に対する変形例である半導体装置の拡大断面図である。また、図14は、図12に対する変形例であって、図13に示す半導体装置の拡大平面図である。また、図15は、図10に対する変形例であって、図5および図6に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。また、図16は、図10に対する他の変形例を示す要部断面図である。また、図17は、図6に示すインタポーザの複数の表面電極が形成された層の一層下の配線層の構造例を示す拡大平面図である。
図14では、半導体チップ30とインタポーザ20Bとの接続部分の平面形状を示すため、メモリチップ30Aに接続されるインタポーザ20Bの表面電極25A、ロジックチップ30Bに接続されるインタポーザ20Bの表面電極25B、および基準電位用配線22VSの輪郭を点線で示す。また、インタポーザ20Bの表面を覆うパッシベーション膜26(図13参照)には複数の開口部が設けられ、開口部において、表面電極25の一部がパッシベーション膜26から露出する。図14では、インタポーザ20Bの表面電極25の一部を露出させる開口部の輪郭を実線の円で示し、各露出部分が構成する伝送経路の種類について下線を付して記載している。また、図14および図17では、基準電位用配線22VSを構成する導体パターンと、他の伝送経路を構成する導体パターンとの境界を見やすくするため、基準電位用配線22VSに模様(ドットパターン)を付している。
図13に示す半導体装置PKG2は、インタポーザ20Bの配線レイアウトが図6に示す半導体装置PKG1と相違する。詳しくは、半導体装置PKG2が有するインタポーザ20Bは、複数の表面電極25が形成されている最上層の配線層M4に基準電位の伝送経路の一部を構成する基準電位用配線22VSが形成されている点で、図6に示すインタポーザ20Aと相違する。
言い換えれば、インタポーザ20Bでは、基準電位用配線22VSの多くが複数の表面電極25と同層に形成されている点でインタポーザ20Aと異なる。
また、隣り合う半導体チップ30に挟まれた領域22A(図14参照)では、インタポーザ20Bの配線層M4に配置された配線22において、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。図14に示す例では、領域22Aには、基準電位用配線22VS以外の導体パターンは形成されていない。
本変形例では、最上層、すなわち、シリコン基板21の主面21tから最も離れた位置に形成される配線層である配線層M4において、表面電極25が配置されていない領域に基準電位線VS2(図14参照)を構成する基準電位用配線22VSが設けられている。
また、図14に示すように、インタポーザ20Bの基準電位線VS2を構成する表面電極25および基準電位用配線22VSは、一体に形成されている。言い換えれば、基準電位線VS2を構成する表面電極25および基準電位用配線22VSは、互いに連結されている。このため、インタポーザ20Bの最上層の配線層M4の領域22Aでは、配線層M3(図13参照)の大部分を覆うように基準電位用配線22VSが形成され、基準電位用配線22VSの一部が、基準電位伝送用の表面電極25として機能する。また、領域22Aの周辺領域では、基準電位線VS2以外の伝送経路、例えば、図4に示す信号線SG用、あるいは、電源線VD1、VD2用の伝送経路を構成する表面電極25が配置されている位置に、基準電位用配線22VS2に開口部が形成され、開口部内に表面電極25が形成されている。
インタポーザ20Bの場合、最上層に基準電位用配線22VSを設けることで、図10を用いて説明したインタポーザ20Aと同様に、電磁場を上方に分布させることができる。このため、シリコン基板21に電流CF(図8参照)が流れることを抑制できる。
また、インタポーザ20Bの場合、配線層M4を基準電位の伝送経路として活用するので、図15に示すように、配線層M2および配線層M3において、高速伝送経路であるデータ信号用配線22DQの配線数を増大させることができる。例えば、図15に示す例では、領域22A(図14参照)において、配線層M2および配線層M3のそれぞれでは、基準電位用配線22VSは形成されず、データ信号用配線22DQのみが配置されている。このため、図15に示すインタポーザ20Bは、図10に示すインタポーザ20Aよりもデータ信号用配線22DQの配線数を増やすことができる。
ただし、図15に示す例に対する変形例として配線層M2や配線層M3に、基準電位用配線22VSを配置しても良い。その場合でも、配線層M2および配線層M3のそれぞれに設けるデータ信号用配線22DQの配線数は、図10に示すインタポーザ20Aと比較して多くすることができる。また、制御信号用配線22CMDは、主に配線層M1に設けられるので、制御信号用配線22CMDの配線数も十分に確保できる。また、図15に示す例に対する変形例として配線層M2や配線層M3に、制御信号用配線22CMDを配置しても良い。
また、図16に示す半導体装置PKG3が有するインタポーザ20Cのように、配線層M4を基準電位用配線22VSの供給スペースとして活用した場合、配線層M2および配線層M3に設けた複数のデータ信号用配線22DQの離間距離を大きくするこができる。
インタポーザ20Cでは、配線層M4に基準電位用配線22VSが形成され、かつ、高速の信号伝送経路用の配線が、他の配線との距離が大きくなっている。詳しくは、配線層M2に設けられたデータ信号用配線22DQは、配線層M1に形成された制御信号用配線22CMDと厚さ方向に重ならないように設けられている。また、配線層M2に設けられたデータ信号用配線22DQは、配線層M1に形成された制御信号用配線22CMDと厚さ方向に重ならないように配置されている。これにより、データ信号の伝送経路とほかの信号の伝送経路とのクロストークを低減することができる。つまり、図16に示すインタポーザ20Cは、高速信号伝送を行う配線のクロストークの抑制を重視した場合の構成例である。
なお、配線層M3に形成されるデータ信号用配線22DQと、配線層M1に形成される制御信号用配線22CMDの間には、配線層M2が設けられているので、配線層M3に形成されるデータ信号用配線22DQと、配線層M1に形成される制御信号用配線22CMDとは重なっても良い。また、配線層M4は、表面電極25(図6参照)を形成する最上層の配線層なので、配線層M3と配線層M4の離間距離B34は、配線層M1と配線層M2の離間距離B12や、配線層M2と配線層M3の離間距離B23よりも大きい。したがって、配線層M3に形成されるデータ信号用配線22DQと、配線層M4に形成される基準電位用配線22VSとが厚さ方向に重なっていても良い。
また、図15や図16に示すように、配線層M4は、最上層の配線層なので、配線層M4に形成される基準電位用配線22VSは、平坦化処理を行う必要がない。このため、図14に示すように、基準電位以外の伝送経路用の表面電極25が設けられた開口部以外には、開口部を設けなくても良く、一様に広がるシート状の導体パターンを形成することができる。
なお、配線層M4に基準電位用配線22VSを形成しない場合でも、例えば、図17に示す半導体装置PKG4のインタポーザ20Dのように、配線層M3に面積の広い基準電位用配線22VSを形成することはできる。図23に示すインタポーザ20Dの基準電位用配線は、他の配線22よりも面積が大きい。ただし、最上層ではない配線層M3に形成される導体パターンは、最上層である配線層M4(図10参照)に複数の表面電極25(図10参照)を形成する必要があるので、シート状に形成することが難しい。例えば、図17に示すように、インタポーザ20Dの基準電位用配線22VSは、直線的に延びる多数の導体パターンが互いに交差する、メッシュ形状の導体パターン(メッシュパターン)である。
しかし、回路の電気特性を考慮すると、メッシュパターンよりもシート状にした方が好ましい。例えば、図14に示すように、シート状に形成された基準電位用配線22VSは、図17に示すようにメッシュ形状に形成された基準電位用配線22VSよりも電気抵抗が低い。このため、基準電位用配線22VSをリファレンス用の基準電位線VS2(図4参照)として利用する場合には、シート状の基準電位用配線22VSの方が、信号線路特性のばらつきを低減できる。
また、基準電位用配線22VSを駆動電圧用の基準電位を供給する基準電位線VS1(図4参照)として利用する場合には、基準電位用配線22VSの電気抵抗が低くなることで、電圧降下を抑制することができる。
また、基準電位用配線22VSを電磁場のシールド層として機能させることを考慮した場合、シート状の基準電位用配線22VSの方が、メッシュ形状の基準電位用配線22VSよりも電磁場をシールドし易い。したがって、信号損失を低減することができる。
<変形例2>
次に、変形例2として、配線層間の離間距離を層毎に異なる値にした実施態様について説明する。図18は、図10に対する変形例であって、インタポーザの各配線層の間の距離、および伝送対象の種類別の配置割合の例を示す要部断面図である。また、図19は、図10に対する他の変形例を示す要部断面図である。なお、図18および図19は、図10に示す拡大断面図と同様に、シリコン基板21、各配線層を構成する配線22、および表面電極25を図示し、各配線層を覆う、絶縁層23(図6参照)の図示を省略している。
図18に示す半導体装置PKG5は、インタポーザ20Eの配線層間の距離が図10に示す半導体装置PKG1と相違する。詳しくは、半導体装置PKG5が有するインタポーザ20Eは、配線層M3と配線層M2の離間距離B23が、配線層M2と配線層M1の離間距離B12よりも大きい点で、図10に示すインタポーザ20Aと相違する。また、図18に示す例では、配線層M4と配線層M3との離間距離B34が配線層M3と配線層M2の離間距離B23よりもさらに大きい。言い換えれば、インタポーザ20Dは、シリコン基板21からの距離が離れる程、配線層間の離間距離が大きくなっている。
シリコン基板21に配線層を積層する方法は、例えば以下の方法で行われる。まず、シリコン基板21の主面21t上に絶縁層23(図6参照)を堆積する(絶縁層堆積工程)。次に、絶縁層23に開口部を形成し、開口部内に導体を埋め込む(導体埋め込み工程)。次に、導体が埋め込まれた絶縁層の上面側(シリコン基板21の主面21tから離れた面)を例えばCMPにより研磨して平坦化する(研磨工程)。これにより、第1層目の配線層M1が形成される。次に、第1層目の配線層M1上に絶縁層を堆積する(絶縁層堆積工程)。以降、同様に導体埋め込み工程、研磨工程、および絶縁層堆積工程を繰り返して行い、複数の配線層を積層する。
上記の方法で配線層を積層する場合、配線層上面の平坦性を向上させるためには、配線層間の離間距離、および配線層自体の厚さを小さくすることが好ましい。また、複数の配線層を積層する場合、下層の配線層の方が上層の配線層よりも高い平坦性が要求される。したがって、相対的にシリコン基板21に近い位置では、配線層間の離間距離を小さくする方が好ましい。一方、相対的に最上層の配線層M4に近い位置では、図10に示す例のように、離間距離B23と離間距離B12とを同じ値にすることもできるが、図18に示す変形例のように、離間距離B23が離間距離B12よりも大きくなるようにしても良い。
そして、離間距離B23が離間距離B12よりも大きくなるようにすることで、以下の効果が得られる。
上記したインタポーザ20A、20B、20C、20Dのそれぞれは、半導体ウエハに配線を形成する工程と同様のプロセスを利用することで、複数の配線22の配線密度を例えば図6に示す配線基板10の配線13の配線密度よりも向上させることができる。例えば、配線22の厚さは1μm〜1.2μm程度であって、積層された配線層M1、M2、M3のそれぞれの離間距離は、配線22の厚さの半分程度である。
ところが、複数の配線22それぞれの厚さを薄くすると、配線抵抗が高くなる。このため、それぞれの信号伝送経路のインピーダンス値を所定の値に近づけることが難しくなるという課題が生じる。
例えば、図4に示すデータ線DQの特性インピーダンスの設計値が50Ω[Ohm]である時、図10や図18に示すデータ信号用配線22DQを用いた配線経路中、およびリファレンス用の基準電位用配線22VSを用いた配線経路中では、それぞれ50Ωに近づけることが好ましい。
データ線DQが接続される入出力回路が持つ寄生容量と配線抵抗から成る時定数をτとすると、
τ=(信号配線抵抗+基準電位線抵抗)×(出力回路の寄生容量+入力回路の寄生容量)
として定義される。
ここで、データ信号用配線22DQおよび基準電位用配線22VSの配線抵抗が大きい場合、τの値が大きくなるため、信号波形が鈍る原因になる。
一方、√(インダクタンス/容量)で定義される特性インピーダンスの容量成分は、配線層間の離間距離に反比例するので、離間距離が小さい場合には、特性インピーダンスの容量成分が大きい値になる。このため、上記した配線抵抗を下げるため配線幅を太くすると、特性インピーダンスの容量成分がさらに増加して特性インピーダンスが50Ωよりも小さくなりすぎる。このため、信号波形が鈍る原因となる。
このように、配線層の厚さが薄く、配線層間の離間距離が小さい場合には、特性インピーダンスの抵抗成分と容量成分とを調整するマージンが小さくなる。この特性インピーダンスの抵抗成分と容量成分とは、トレードオフの関係にあり、抵抗成分と容量成分とを調整するマージンが小さくなれば、特性インピーダンスの調整が難しくなり、信号伝送経路のインピーダンスを所定の値に近づけることが難しくなる。
そこで、図18に示すように、離間距離B23が離間距離B12よりも大きくなるようにした場合、上記したトレードオフの関係は改善される。すなわち、主にデータ信号用配線22DQが設けられた配線層M2と、主に基準電位用配線22VSが設けられた配線層M3との離間距離B23を大きくすることで、配線幅を太くしても、特性インピーダンスの容量成分が低下し難くなる。この結果、データ信号用配線22DQを用いた配線経路中、およびリファレンス用の基準電位用配線22VSを用いた配線経路中の特性インピーダンスを、例えば50Ωに近づけ易くなる。
また、図18に示す例では、配線層M4と配線層M3との離間距離B34が配線層M3と配線層M2の離間距離B23よりもさらに大きい。配線層M4は最上層の配線層なので、最上層の表面電極25の平坦度は、他の層の配線22と比較して平坦度が低くても良い。このため、離間距離B34は特に大きくすることができる。図18に示すように、領域22A(図9参照)における配線層M4に配線22が形成されていない場合、配線経路の特性インピーダンスの調整の観点では、図7に示す離間距離B34の大小は、影響が小さい。しかし、図19に示す変形例の半導体装置PKG6が有するインタポーザ20Fのように、配線層M4に基準電位用配線22VSが形成されている場合には、以下の効果が得られる。
図19に示すインタポーザ20Fは、領域22A(図9参照)において、シリコン基板21の主面21tから最も離れた位置に形成される配線層である配線層M4に、基準電位線VSを構成する基準電位用配線22VSが設けられている。また、配線層M3には、主に、高速(例えば、図7に示す周波数帯F2)でデータ信号が伝送されるデータ信号用配線22DQが形成されている。つまり、インタポーザ20Eは、最上層の配線層M4には主に基準電位用配線22VSを設け、配線層M3には、主に高速伝送されるデータ信号用配線22DQが設けられる。
上記の配線構造は、以下のように表現することもできる。すなわち、領域22A(図9参照)において、インタポーザ20Fの配線層M4に配置された配線22において、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。また、配線層M3に配置された複数の信号用配線において、第1の周波数帯(例えば周波数帯F1)で信号(制御用信号)が伝送される制御信号用配線22CMDの割合は、第2の周波数帯(例えば周波数帯F2)で信号(データ信号)が伝送されるデータ信号用配線22DQの割合よりも少ない。
上記した「Aの割合は、Bの割合よりも多い」という表現には、Bの割合が0%である場合も含む。また、「Aの割合はBの割合よりも少ない」という表現には、Aの割合が0%である場合も含む。例えば、図19に示す例では、図14に示すインタポーザ20Bと同様に、領域22A(図14参照)における配線層M4(図19参照)には、基準電位用配線22VSのみがシート状に形成され、他の配線22は形成されていない。また、図19に示す例では、領域22A(図9参照)の配線層M3には、制御信号用配線22CMDおよび基準電位用配線22VSは形成されていない。
インタポーザ20Fのように、配線層M4に、基準電位用配線22VSが設けられ、配線層M3に高周波数で信号伝送を行うデータ信号用配線22DQを設ける場合、基準電位用配線22VSとデータ信号用配線22DQの離間距離によって、信号伝送経路の特性インピーダンスが変化する。このデータ信号用配線22DQと基準電位用配線22VSとの距離は配線層M4と配線層M3の離間距離B34により規定される。
したがって、図19に示すように、離間距離B34が離間距離B23よりもさらに大きくなっていることにより、データ信号用配線22DQの特性インピーダンスの値を所定の値(例えば50Ω)に近づけ易い。
また、最上層の配線層M4は、他の配線層M1、M2、M3と比較して、配線22の厚さを厚くすることができる。このため、インタポーザ20Fは、基準電位用配線22VSの配線抵抗を低減する観点で好ましい。
また、上記した<変形例1>で図16を用いて説明したインタポーザ20Cの構造は、高周波での信号伝送経路の特性インピーダンスを所定の値に近づけやすいという点でも好ましい。すなわち、図16に示す例では、領域22A(図9参照)において、配線層M2に設けられた複数のデータ信号用配線22DQのそれぞれが、配線層M1に設けられた複数の配線22、および配線層M3に設けられた複数の配線22と厚さ方向に重なっていない。この場合、データ信号用配線22DQと他の配線22との距離を離すことができるので、信号伝送経路の特性インピーダンスを所定の値に近づけやすい。
一方、図19に示す半導体装置PKG6が有するインタポーザ20Fの場合、配線層M2と配線層M3との離間距離B23は、離間距離B12よりも大きくなっている。このため、配線層M2のデータ信号用配線22DQと、配線層M3のデータ信号用配線22DQとが厚さ方向に重なっていることによる、特性インピーダンスへの影響を低減することができる。そして、インタポーザ20Fの場合、配線層M2のデータ信号用配線22DQと、配線層M3のデータ信号用配線22DQとが厚さ方向に重なっているので、図16に示すインタポーザ20Cと比較してデータ信号用配線22DQの数を増加させることができる。
<半導体装置の製造方法>
次に、図1〜図19を用いて説明した半導体装置PKG1、PKG2、PKG3、PKG4、PKG5の製造工程について説明する。ただし、上記した半導体装置PKG1、PKG2、PKG3、PKG4、PKG5は、インタポーザに配線層を積層する際の工程が異なる以外は同様の製造方法で製造される。したがって、以下の説明では、代表例として半導体装置PKG1の製造方法を説明する。また、以下の説明では、製造工程の流れを示すフロー図と、図1〜図19を必要に応じて参照しながら説明する。図20は、図1〜図19を用いて説明した半導体装置の製造工程の概要を示す説明図である。
<インタポーザ準備>
まず、インタポーザ準備工程では、図10に示すインタポーザ20A、図15に示すインタポーザ20B、図16に示すインタポーザ20C、図18に示すインタポーザ20D、または図19に示すインタポーザ20Eを準備する。インタポーザ20A、20B、20C、20D、20E(以下、製造工程の説明において、代表的にインタポーザ20Aと記載する)の製造方法は、半導体ウエハであるシリコン基板21を準備して、シリコン基板21上に複数の配線層を積層する。配線層の積層方法は、例えば上記したように、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。
本工程では、一枚の半導体ウエハに複数のインタポーザ20Aを一括して形成する。そして、配線層を積層し、電気的試験を行った後、半導体ウエハをダイシングラインに沿って切断し、複数のインタポーザ20Aを取得する。
<ダイボンド>
次にダイボンド工程では、図3に示すようにインタポーザ20A上に複数の半導体チップ30を搭載する。本工程では、複数の半導体チップ30の表面30tとインタポーザ20Aの上面20tとがそれぞれ対向するように、複数の半導体チップ30を順に搭載する。搭載順序は特に限定されないが、複数の半導体チップ30の厚さに差がある場合には、相対的に厚さが薄い半導体チップ30を先に搭載することが好ましい。
例えば、本実施の形態では、メモリチップ30Aは一枚であるが、メモリチップ30Aとして複数枚のメモリチップ30Aが積層された積層体を用いても良い。この場合、ロジックチップ30Bよりもメモリチップ30Aの積層体の方が、厚さが厚くなり易いので、ロジックチップ30Bを先に搭載することが好ましい。
また、本工程では、図6に示すように、半導体チップ30の複数の電極33とインタポーザ20Aの複数の表面電極25とは、複数のバンプ電極35を介して電気的に接続される。
なお、図3、図5および図6では、複数のバンプ電極35が露出しているが、複数のバンプ電極35の周囲を覆うように半導体チップ30とインタポーザ20Aとの間にアンダフィル樹脂(図示は省略)を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極35の周囲を覆うことで、バンプ電極35を保護することができる。
<インタポーザ搭載>
次にインタポーザ搭載工程では、図3に示すようにパッケージ基板である配線基板10を準備して、複数の半導体チップ30が搭載されたインタポーザ20Aを配線基板10上に搭載する。本工程では、インタポーザ20Aの下面20bと配線基板10の上面10tとが対向するように搭載する。
また、本工程では、図6に示すように、インタポーザ20Aの複数の裏面電極と配線基板10の複数のボンディングパッド16とは、バンプ電極28を介して電気的に接続される。
なお、図3、図5および図6では、複数のバンプ電極28が露出しているが、複数のバンプ電極28の周囲を覆うようにインタポーザ20Aと配線基板10との間にアンダフィル樹脂(図示は省略)を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極28の周囲を覆うことで、バンプ電極28を保護することができる。
<ボールマウント>
次に、ボールマウント工程では、図3に示すように、配線基板10の下面10bに形成された複数のランド12に、外部端子になる複数の半田ボール11を接合する。
本工程では、配線基板10の下面10bが上方を向くようにした後、配線基板10の下面10bにおいて露出する複数のランド12のそれぞれの上に半田ボール11を配置する。その後、複数の半田ボール11を加熱することで複数の半田ボール11とランド12を接合する。本工程により、複数の半田ボール11は、配線基板10を介して複数の半導体チップ30(ロジックチップ30Bおよびメモリチップ30A)と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール11を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール11を形成せず、ランド12を露出させた状態、あるいはランド12に半田ボール11よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。LGA型の半導体装置の場合には、ボールマウント工程は省略することができる。
(実施の形態2)
上記実施の形態では、インタポーザとしてシリコン基板21上に複数の配線層が形成された、シリコンインタポーザを用いた実施態様について説明した。シリコンインタポーザの場合、上記実施の形態1で説明したように、半導体ウエハに配線を形成する工程と同様のプロセスを利用できるので、配線密度を向上させ易いという利点がある。
ただし、近年、有機絶縁層を介して複数の配線層を積層した、多層樹脂基板の細線化技術が進歩しており、多層樹脂基板であってもシリコンインタポーザに迫る配線幅や配線層厚さ、あるいは層間絶縁膜の厚さが実現されてきている。そこで、本実施の形態では、前記実施の形態1で説明した技術を、多層樹脂基板に適用した実施態様について説明する。
図21は、図6に対する変形例である半導体装置の拡大断面図である。また、図22は、図10に対する変形例であって、図21に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。
図21に示す半導体装置PKG7は、インタポーザ20Gの構造が、図6に示す半導体装置PKG1と相違する。詳しくは、インタポーザ20Gは、複数の配線層のそれぞれを覆う絶縁層が有機絶縁層29である点で、図6に示すインタポーザ20Aと相違する。
また、インタポーザ20Gは、図6に示すシリコン基板21を有しておらず、インタポーザ20Gの下面20bは、ソルダレジスト膜と呼ばれる有機絶縁膜である絶縁膜17に覆われている。ただし、絶縁膜17には複数の開口部が形成され、開口部において、裏面電極27の一部が露出している。また、同様に、インタポーザ20Gの上面20tは絶縁膜17に覆われ、絶縁膜17に形成された複数の開口部において、複数の表面電極25の一部が露出している。
また、例えばインタポーザ20Gは、配線基板10の上面10t側から順に、最下層の配線層M0、配線層M1、配線層M2、配線層M3、および最上層の配線層M4が積層されている。最下層の配線層M0には、複数の裏面電極27が形成され、最上層の配線層M4には、複数の表面電極25が形成されている。
上記相違点以外の点は、インタポーザ20Gは、上記実施の形態1で説明した図6に示すインタポーザ20Aと同様である。
本実施の形態のインタポーザ20Gは、図6に示すシリコン基板21を有していないので、上記実施の形態1で説明した、信号電流のエネルギーの一部がシリコン基板21で熱エネルギーに変換されて消費され、信号損失が発生するという課題は、生じない。
しかし、インタポーザ20Gを介して複数の半導体チップ30の間で信号を伝送する場合、インタポーザ20Gに形成される帰路電流経路は、短くすることが好ましい。言い換えれば、半導体チップ30同士を接続する帰路電流経路は、半導体チップ30に近い位置に設けることが好ましい。上記実施の形態1で説明したように、図4に示すリファレンス用の基準電位線VS2は、例えば接地電位が供給されるが、これは同時に、データ線DQで伝送されるデータ信号の帰路電流経路でもある。
図22に示す基準電位用配線22VSが、帰路電流経路である基準電位線VS2の一部を構成する場合、基準電位用配線22VSは、図21に示す半導体チップ30に近い位置に設けることで、帰路電流の経路長を短縮することができる。
ここで、インタポーザ20Gは、隣り合う半導体チップ30に挟まれた領域22Aにおいて、以下の配線構造を備える。すなわち、図22に示すように、領域22A(図21参照)では、表面電極25が形成された配線層M4に近い配線層M3には、帰路電流経路を構成する基準電位用配線22VSが主に形成されている。
詳しくは、領域22A(図21参照)では複数の配線22のうち、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合(占有率)は、配線層M3における基準電位用配線22VSの割合が配線層M1における基準電位用配線22VSの割合(占有率)よりも多い。また、領域22A(図9参照)では、複数の配線22のうち、信号の伝送経路の一部を構成する信号用配線(データ信号用配線22DQおよび制御信号用配線22CMD)の割合(占有率)は、配線層M1における信号用配線の割合が配線層M3における信号用配線の割合(占有率)よりも多い。
また、図22に示す例では、以下の配線構造になっている。すなわち、インタポーザ20Gでは、配線層M1に配置された複数の配線(導体パターン)22において、基準電位の伝送経路の一部を構成する基準電位用配線(基準電位用導体)22VSの割合は、信号の伝送経路の一部を構成する信号用配線(信号用導体)の割合に比べて少ない。また、配線層M3に配置された複数の配線22において、基準電位の伝送経路の一部を構成する基準電位用配線22VSの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。
本実施の形態に係るインタポーザ20Gは、上記のように、表面電極25が形成された配線層M4に近い配線層M3に帰路電流経路が設けられているので、例えば、図11に示すインタポーザ20Hと比較して、帰路電流の経路長を短縮することができる。
また、図22に示す例では、配線層M1よりも表面電極25に近い配線層M2には、主として、高い周波数帯F2(図7参照)で伝送されるデータ信号用配線22DQが主に形成されている。言い換えれば、配線層M2に配置された複数の信号用配線において、第1の周波数帯(例えば周波数帯F1)で信号(制御用信号)が伝送される制御信号用配線22CMDの割合は、第2の周波数帯(例えば周波数帯F2)で信号(データ信号)が伝送されるデータ信号用配線22DQの割合よりも少ない。また、配線層M1に配置された複数の信号用配線(導体パターン)において、第1の周波数帯(例えば周波数帯F1)で信号(制御用信号)が伝送される制御信号用配線22CMDの割合は、第1の周波数帯よりも高い第2の周波数帯(例えば周波数帯F2)で信号(データ信号)が伝送されるデータ信号用配線22DQの割合よりも多い。このため、高周波信号の伝送距離を短くすることが可能になる。
なお、本実施の形態では、上記実施の形態1で説明したインタポーザ20Aに対する変形例について相違点を中心に説明した。しかし、上記実施の形態1で説明した変形例1および変形例2のそれぞれと本実施の形態2の半導体装置PKG7の構造を組み合わせて適用することもできる。以下では、本実施の形態2のように、有機絶縁層29(図21参照)を有する中継基板と、上記実施の形態で説明した各変形例で説明した技術とを組み合わせた場合の実施態様を例示的に説明する。例えば、図23に示す半導体装置PKG8が有するインタポーザ20Jは、図19を用いて説明したインタポーザ20Fの配線構造と、図22を用いて説明したインタポーザ20Gの配線構造とを組み合わせた中継基板である。
インタポーザ20Jは、配線層M4に基準電位用配線22VSが形成されている点で、図22に示すインタポーザ20Gと相違する。このため、インタポーザ20Jは、インタポーザ20Gよりもデータ信号用配線22DQの配線数を増やすことができる。
また、インタポーザ20Jは、最上層である配線層M4に基準電位用配線22VSを有するので、図14を用いて説明したように、配線層M4の基準電位用配線22VSは、シート状にすることができる。この場合、基準電位用配線22VSを電磁場のシールド層として機能させることができる。
また、半導体装置PKG8が有するインタポーザ20Jは、配線層M3と配線層M2の離間距離B23が、配線層M2と配線層M1の離間距離B12よりも大きい点で、図22に示すインタポーザ20Gと相違する。また、図23に示す例では、配線層M4と配線層M3との離間距離B34が配線層M3と配線層M2の離間距離B23よりもさらに大きい。
このため、インタポーザ20Jは、図22に示すインタポーザ20Gと比較して、データ信号用配線22DQを用いた配線経路中、およびリファレンス用の基準電位用配線22VSを用いた配線経路中の特性インピーダンスを、所定の値に近づけ易い。
上記の他、本実施の形態で説明した中継基板を、上記実施の形態で変形例として説明した各技術と組み合わせることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態1では、中継基板として、図10に示すように、シリコン基板21の主面21t上に配線層M1、配線層M2、配線層M3、および配線層M4が積層された四層構造の中継基板を取り上げて説明した。また、上記実施の形態2では、図21に示すように、配線基板10の上面10t側から順に最下層の配線層M0、配線層M1、配線層M2、配線層M3、および配線層M4が積層された五層構造の中継基板を取り上げて説明した。しかし、上記実施の形態1および上記実施の形態2で説明した、相対的に半導体チップ30に近い側の配線層に主に基準電位用配線22VSを設け、信号用配線は主に下層の配線層に設けるという技術は、種々の配線層数の中継基板に適用できる。
例えば、表面電極25が形成される配線層M4とシリコン基板21との間(または図21に示す配線層M0との間)に、二層の配線層を有する中継基板であっても良い。この場合、配線層M4に主に基準電位用配線22VSを設けることで、三層分の配線層が確保できる。
また例えば、表面電極25が形成される配線層M4とシリコン基板21との間(または図21に示す配線層M0との間)に、四層以上の配線層を有する中継基板であっても良い。この場合、データ信号用配線22DQを配置可能なスペースが更に増加するので、図4に示すデータ線DQの数を増加させることができる。
また例えば、表面電極25が形成される配線層M4とシリコン基板21との間(または図21に示す配線層M0との間)に、一層の配線層を有する中継基板に適用することもできる。この場合、最上層の配線層に基準電位用の配線を設け、最下層の配線層にデータ信号用配線22DQを含む複数の信号用配線を設ければ良い。ただし、シリコン基板21を用いる場合、シリコン基板21の主面21tと、主面21tに最も近い配線層との離間距離を大きくした方が良い。
また、例えば、上記実施の形態や各変形例では、簡単のため、配線基板10にインタポーザのみが搭載された実施態様について説明した。しかし、インタポーザ以外の半導体部品や電子部品が配線基板10上に搭載されていても良い。
また、例えば、上記実施の形態や各変形例では、インタポーザ上にロジックチップ30Bとメモリチップ30Aとがそれぞれ一個ずつ搭載された例を取り上げて説明した。しかし、インタポーザ上に三個以上の半導体チップ30が搭載されていても良い。例えば、メモリチップ30Aの場合、複数のメモリチップ30Aを積層して、記憶容量を増加させる技術がある。したがって、上記実施の形態等で説明したメモリチップ30Aは、複数のメモリチップの積層体であっても良い。
また、例えば、隣り合ってインタポーザ上に搭載される半導体チップ30の間が、インタポーザの配線層を介して接続されていれば良いので、複数の半導体チップ30はメモリチップ30Aとロジックチップ30Bではなくても良い。例えば、複数の半導体チップ30は、センサ回路が形成されたセンサチップと、センサ回路を制御する制御回路が形成されたコントローラチップであっても良い。
また、例えば、上記実施の形態や各変形例で、データ信号の伝送経路として説明した、データ線DQ(図4参照)は、所謂シングルエンド構造の信号伝送経路である。しかし、変形例としては、対になる二本の信号伝送経路を用いた差動信号の伝送経路であっても良い。
また例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
その他、実施の形態に記載された内容の一部を以下に記載する。
(1)
配線基板と、
前記配線基板の第1面に搭載されたインタポーザと、
前記インタポーザ上に搭載された第1半導体部品と、
前記インタポーザ上に前記第1半導体部品と並べて搭載され、かつ、前記第1半導体部品を制御する第2半導体部品と、
前記配線基板の前記第1面とは反対側の第2面に形成された複数の外部端子と、
を含み、
前記インタポーザは、複数の配線層を有し、
前記第1半導体部品と前記第2半導体部品は、前記複数の配線層を介して、互いに電気的に接続され、
前記複数の配線層は、第1配線層と、前記第1配線層よりも前記配線基板の前記第1面から離れた第2配線層と、前記第2配線層よりも前記第1面から離れた第3配線層と、を有し、
前記第1配線層に配置された複数の配線において、基準電位の伝送経路の一部を構成する基準電位用配線の割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて少なく、
前記第3配線層に配置された複数の配線において、前記基準電位用配線の割合は、前記信号用配線の割合に比べて多い、
半導体装置。
(2)
配線基板と、
前記配線基板の第1面に搭載されたインタポーザと、
前記インタポーザ上に搭載された第1半導体部品と、
前記インタポーザ上に前記第1半導体部品と並べて搭載され、かつ、前記第1半導体部品を制御する第2半導体部品と、
前記配線基板の前記第1面とは反対側の第2面に形成された複数の外部端子と、
を含み、
前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
前記第1半導体部品と前記第2半導体部品は、前記複数の配線層を介して、互いに電気的に接続され、
前記複数の配線層は、第1配線層と、前記第1配線層よりも前記基材の主面から離れた第2配線層と、を有し、
平面視において、前記第1半導体部品と前記第2半導体部品とに挟まれた前記インタポーザの第1領域では、
基準電位の伝送経路の一部を構成する基準電位用配線の割合は、前記第2配線層における前記基準電位用配線の割合が前記第1配線層における前記基準電位用配線の割合よりも多く、
信号の伝送経路の一部を構成する信号用配線の割合は、前記第1配線層における前記信号用配線の割合が前記第2配線層における前記信号用配線の割合よりも多い、
半導体装置。
(3)
配線基板と、
前記配線基板の第1面に搭載されたインタポーザと、
前記インタポーザ上に搭載された第1半導体部品と、
前記インタポーザ上に前記第1半導体部品と並べて搭載され、かつ、前記第1半導体部品を制御する第2半導体部品と、
前記配線基板の前記第1面とは反対側の第2面に形成された複数の外部端子と、
を含み、
前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
前記第1半導体部品と前記第2半導体部品は、前記複数の配線層を介して、互いに電気的に接続され、
前記複数の配線層は、第1配線層と、前記第1配線層よりも前記基材の主面から離れた第2配線層と、を有し、
平面視において、前記第1半導体部品と前記第2半導体部品とに挟まれた前記インタポーザの第1領域では、
前記第1配線層に配置された複数の配線において、基準電位の伝送経路の一部を構成する基準電位用配線の割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて少なく、
前記第2配線層に配置された複数の配線において、前記基準電位用配線の割合は、前記信号用配線の割合に比べて多い、
半導体装置。