JP2011119479A - パッケージ基板および半導体装置 - Google Patents

Abstract

【課題】多信号系のレイアウトスペースを十分に確保しつつ、電源供給系の電源ノイズを低減すること。
【解決手段】電源電圧が印加される電源プレーンを電源電極に電気的に接続する電源ビア４４が通過する配線層５２は、電源ビア４４を取り囲む格子状グランドプレーン５１が形成されている。格子状グランドプレーン５１の全部は、グランドビア４５を介して、グランドプレーンに電気的に接続されている。このとき、半導体装置１は、電源ビア４４と格子状グランドプレーン５１とは、強い相互インピーダンスをもち、電源の実効インピーダンスを著しく低減させ、電源ノイズを低減することができる。
【選択図】図８

Description

本発明は、パッケージ基板および半導体装置に関し、特に、コアレス・高多層配線基板を備えるパッケージ基板および半導体装置に関する。

ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の高速化、多信号ピン化、および低消費電力化のための低電圧化によって電源ノイズによる誤動作が非常に大きな問題となっている。特に、いわゆるハイエンドに分類されるＬＳＩでは、電源ノイズを適正量に抑えるために、Ｓｉ（半導体チップ）、パッケージおよびボードを総合的に設計することが主流となりつつある。パッケージ基板一つを取っても、いかに電源ノイズを適正量に抑制するかが非常に大きな課題である。

高速化、多信号ピン化、および低電圧化によるパッケージ設計に対する影響には、次のようなものがある。
１つめの影響は、信号の高速化に伴い、電源・グランド系からＬＳＩ内部素子が引き出すあるいは放出するスイッチング電流の時間変化率が増大することである。この電流は、ＬＳＩパッケージの電源供給系からＬＳＩに流れ込む（流れ出す）ので、ＬＳＩパッケージの寄生（電源）インダクタンスＬによって発生する電源ノイズ（逆起電力）Ｖｎは、その電流Ｉと時間ｔとを用いて、次式：
Ｖｎ＝−ＬｄＩ／ｄｔ…（１）
により表現される。電源ノイズは、（１）式からわかるように、信号の高速化に伴って増大することがわかる。実際には半導体チップ上にコンデンサを搭載することによって、ＬＳＩパッケージに流れ込む電流の時間変化率を低減することもできるが、チップの面積を消費してコスト増加を招く上、内部遅延も増加するので好ましくない。（１）式からわかるように、半導体チップ側の対応に頼らずに電源ノイズを一定値に抑えるには概略、信号スピードに反比例してＬＳＩパッケージの電源インダクタンス（各周波数をかければ電源インピーダンス）を低減する必要がある。

２つめの影響は、多信号ピン化により、ＳＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔ、同時スイッチング出力）によるＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ、同時スイッチングノイズ）が問題となっていることである。もし、Ｎ本の信号線が全く同時にＯＮ／ＯＦＦしたとすると、スイッチング電流がＮ倍になるので、（１）式は、次式：
Ｖｎ＝−ＮＬｄＩ／ｄｔ…（２）
となって、Ｎ倍の電源ノイズを発生させることになる。よって、ふたたび半導体チップ側の対応に頼らずに電源ノイズを一定値に抑えるには、概略、信号数に反比例してＬＳＩパッケージの電源インピーダンスを低減する必要がある。

３つめの影響は、低電圧化によるものである。ＬＳＩ回路が誤動作しないためには、電源電圧の変動量に限度（動作マージン）がある。電源電圧を下げる場合トランジスタのしきい値電圧も下げる必要があるので、一般的に、動作マージンは、電源電圧に概略比例する。たとえば、電源電圧に対して５％などである。この場合、電源電圧が２．０Ｖであれば１００ｍＶであるが、電源電圧が１．０Ｖになれば、約半分の５０ｍＶとなる。よってみたび、ＬＳＩパッケージの電源インピーダンスを概略電源電圧に反比例させて低減したいという要求が発生する。結局、高速化、多信号ピン化、および低電圧化の３つの影響を全て総合すると、次式：
信号速度 × 信号ピン数 ／ 電源電圧
により表現される値に反比例させてＬＳＩパッケージの電源インピーダンスを低減しなくてはならず、非常に困難な状況に陥りつつある。よっていかにＬＳＩパッケージの電源供給系インピーダンスを低減するかがＬＳＩ産業における大きな課題の一つとなっている。

しかし、一言でＬＳＩパッケージの電源供給系インピーダンスを低減するといっても特に信号ピンが多数ある場合には容易ではない。ＬＳＩパッケージの形状や大きさには必ず制限があるからである。つまり、電源インピーダンスを低減するためにパッケージ内部のレイアウトスペースを電源供給系に多く使ってしまうと、信号を配置するスペースが不足してしまい、信号間の干渉や伝送インピーダンスの不整合が多発して信号波形が劣化してしまう。本来、電源インピーダンスを低減する目的は、ＬＳＩ動作による電源変動つまり電源ノイズによって、信号波形が劣化するのを防ぐことにある。したがって、これでは本末転倒である。

逆に、信号間の干渉や伝送インピーダンスの不整合を低減するために信号配置スペースを多く確保すると、電源供給系に割り当てるスペースが不足してしまい、電源ノイズが増加してやはり信号波形が劣化する。このように高速・多信号ＬＳＩパッケージにおいては信号系のレイアウトリソースと電源供給系のレイアウトリソースがトレードオフの関係にあり、総合的に良好（安定）な動作をさせるのが難しい状況になりつつある。

特開２０００−１８８４７８号公報には、特性インピーダンスの整合に要する基板構造の小型化を図る多層回路基板が開示されている。その多層回路基板は、対向配置された少なくとも２つの配線層と、前記配線層の間に設けられた絶縁体と、前記配線層の対向方向に沿って前記絶縁体を貫通して設けられて前記配線層どうしを接続する接続体と、前記配線層の対向方向に沿った前記接続体の中央位置において前記接続体に挟み込まれて、前記接続体の一端側部分と他端側部分とを電気的に接続する中間接続層と、前記中間接続層の略同一面上に設けられ、かつ、当該中間接続層の周囲に離間して配置されたシールド層とを有し、前記接続体および中間接続層を介した前記配線層間の接続距離をｈとし、前記接続体を略円柱体とみなした場合の直径をＲとし、前記中間接続層を略円形とみなした場合の直径をｒとし、前記中間接続層と前記シールド層との間の離間距離をＬとすると、
（Ｒ・ｒ）／（２・ｈ）≦Ｌ≦（５・Ｒ・ｒ）／ｈ
の条件を満たす範囲が中間接続層とシールド層との間の離間距離Ｌの最適値である。

特開２００５−０６４０２８号公報には、電源スルーホール導体あるいはグランドスルーホール導体のインピーダンスを低減し、この多層配線基板を使用した電気信号回路の高速論理回路の性能低下を防ぐことができる多層配線基板が開示されている。その配線基板は、板状金属コアの第一主表面と第二主表面とのそれぞれに金属導体層と誘電体層とが交互に積層され、前記導体層は少なくとも１層が電源層とされ、また、他の少なくとも１層はグランド層とされ、前記板状金属コアにコア貫通孔が形成され、該コア貫通孔内には、これを充填する誘電体材料により互いにかつ前記板状金属コアから空間的に隔てられた形で、前記第一主表面側の導体層と前記第二主表面側の導体層とを互いに接続する２以上のスルーホール導体が配置され、それらスルーホール導体の少なくとも一つが、前記電源層に導通する電源スルーホール導体とされ、他の少なくとも一つが前記グランド層に導通するグランドスルーホール導体とされたことを特徴とする。

文献「Ｒ．Ｏｉｋａｗａ ａｎｄ Ｋ．Ｓｕｚｕｋｉ：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ３９ｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌ ｓｙｍｐｏｓｉｕｍ ｏｎ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ， １１４８（２００６）」には、熱可塑性樹脂を利用したコアレス・高多層基板によって電源インピーダンスの低減をはかっている例が開示されている。その例では、配線・電源・グランドに使用できる合計２０層以上のメタル層を有することにより、多信号系においても十分な信号レイアウトスペースを確保しつつ、電源供給系用に多くのレイアウトスペースを残しておくことができる。結果として、その例では、コア層を有するｂｕｉｌｄ−ｕｐ基板などと比較して、特に多信号系における電源供給系インピーダンスを格段に低減することが可能となる。

特開２０００−１８８４７８号公報 特開２００５−０６４０２８号公報 特開平０６−０８５０９９号公報

Ｒ． Ｏｉｋａｗａ ａｎｄ Ｋ． Ｓｕｚｕｋｉ： Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ３９ｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌ ｓｙｍｐｏｓｉｕｍ ｏｎ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ， １１４８（２００６）

特開２００５−０６４０２８号公報には、電源とグランドの貫通孔（スルーホール）を隣接して並べ、相互インダクタンスによりスルーホールのインピーダンスを低減するというものが開示されている。これは、一般的によく知られた差動信号の原理である。電源とグランドを流れる電流は概ね逆位相で、したがって磁場の向きも概ね逆位相になるため、電源スルーホールとグランドスルーホールの発生磁場が打ち消しあって、実効インピーダンス（正確に言えばループインピーダンス）が低減する。相互インダクタンス分だけ実効インピーダンスが低減すると言い換えてもよい。もともと電源スルーホールもグランドスルーホールも必要なものなので、追加のレイアウトスペースを要することなく電源供給系のインピーダンスを低減することができる。

もっとも、通常のＬＳＩパッケージ基板では電源スルーホールとグランドスルーホールを隣接しないように配置することは実質、幾何学的に不可能であって、信号スルーホールの周囲または空きスペースに電源とグランドのスルーホールをほぼ交互に配置するのが通常使われているパッケージ基板の構造である。

あるいは文献「Ｒ． Ｏｉｋａｗａ ａｎｄ Ｋ． Ｓｕｚｕｋｉ： Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ３９ｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌ ｓｙｍｐｏｓｉｕｍ ｏｎ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ， １１４８（２００６）」に見られるように、熱可塑性樹脂を利用したコアレス・高多層基板によって電源インピーダンスの低減をはかっている例も見られる。配線・電源・ＧＮＤに使用できる合計２０層以上のメタル層を有することにより、多信号系においても十分な信号レイアウトスペースを確保しつつ、電源供給系用に多くのレイアウトスペースを残しておくことができる。結果としてコア層を有するｂｕｉｌｄ−ｕｐ基板などと比較して、特に多信号系における電源供給系インピーダンスを格段に低減することが可能となる。しかしながら、コアレス・高多層基板をもってしても常に十分に低い電源インピーダンスが得られるわけではない。

図１〜３は、周辺Ｉ／Ｏの他にＳｉ ｄｉｅ内側に形成されるいわゆるエリアＩ／Ｏを使用する多信号半導体チップにおいて、ＦＣＢＧＡ（ｆｌｉｐ−ｃｈｉｐ ＢＧＡ）パッケージ基板を適用した例を示している。

図１は、その例のパッケージ基板に配置された電極を示している。その電極１０６は、周辺グランド電極１２１と周辺電源電極１２２と周辺信号電極１２３とエリア電源電極１２４とエリア信号電極１２５とエリアグランド電極１２０とを含んでいる。そのパッケージ基板の電極１０６が配置される面は、半導体チップの実装エリアにあり、周辺グランド電極１２１と周辺電源電極１２２と周辺信号電極１２３とが配置される周辺Ｉ／Ｏ領域１１１と、エリア電源電極１２４とエリア信号電極１２５とエリアグランド電極１２０とが配置されるエリアＩ／Ｏ領域１１２とから形成されている。エリアＩ／Ｏ領域１１２は、周辺Ｉ／Ｏ領域１１１に隣接して配置され、周辺Ｉ／Ｏ領域１１１よりそのパッケージ基板の中央の側（半導体チップ中心方向１１５）に配置されている。すなわち、図１には、パッケージ基板の電極１０６が配置される面の一部のみが描かれているために、周辺Ｉ／Ｏ領域１１１とエリアＩ／Ｏ領域１１２とが一方向に並んでいるが、実際には、周辺Ｉ／Ｏ領域１１１は、エリアＩ／Ｏ領域１１２を取り囲むように配置されている。

周辺Ｉ／Ｏ領域１１１は、周辺グランド電極１２１直線状に並んで配置されている周辺グランド領域１２６と、周辺電源電極１２２が直線状に並んで配置されている周辺電源領域１２７と、周辺信号電極１２３が配置されている周辺信号領域１２８とを含んでいる。周辺グランド領域１２６は、周辺Ｉ／Ｏ領域１１１のうちのそのパッケージ基板の縁の側（半導体チップ外側方向１１４）に配置されている。周辺電源領域１２７は、周辺Ｉ／Ｏ領域１１１のうちのそのパッケージ基板の中央の側の縁に配置されている。周辺信号領域１２８は、周辺グランド領域１２６に隣接して配置され、周辺グランド領域１２６より半導体チップ中心方向１１５に配置されている。周辺信号領域１２８は、周辺電源領域１２７に隣接して配置され、周辺電源領域１２７より半導体チップ中心方向１１５の反対方向に配置されている。すなわち、周辺グランド領域１２６は、周辺信号領域１２８を取り囲むように配置され、周辺信号領域１２８は、周辺電源領域１２７を取り囲むように配置されている。周辺信号領域１２８は、周辺グランド領域１２６と周辺電源領域１２７との間に配置されている。

エリアＩ／Ｏ領域１１２は、エリアグランド電極１２０とエリア電源電極１２４が配置されているエリア電源グランド領域１２９と、エリア信号電極１２５が配置されているエリア信号領域１３０とを含んでいる。エリア電源電極１２４とエリアグランド電極１２０とは、エリア電源グランド領域１２９に直線状に並んで配置され、エリア電源電極１２４同士、エリアグランド電極１２０同士が隣り合わないで、エリア電源電極１２４とエリアグランド電極１２０とが隣接するように配置されている。すなわち、エリア電源電極１２４とエリアグランド電極１２０とは、交互にならぶように配置されている。エリア電源グランド領域１２９は、エリアＩ／Ｏ領域１１２のうちの半導体チップ中心方向１１５の縁に配置されている。エリア信号領域１３０は、エリア電源グランド領域１２９に隣接して配置され、エリア電源グランド領域１２９より半導体チップ中心方向１１５の反対方向に配置されている。すなわち、エリア信号領域１３０は、エリア電源グランド領域１２９を取り囲むように配置されている。

図２は、そのパッケージ基板を示している。パッケージ基板１０２は、複数の配線層１３１−１〜１３１−ｎが積層されて形成されている。複数の配線層１３１−１〜１３１−ｎは、それぞれ、金属に例示される導体から形成される複数の配線プレーンから形成され、各配線層間に絶縁層が配置されることにより互いに絶縁されている。その複数の配線プレーンは、周辺電源プレーン１３２とグランドプレーン１３３とエリア電源プレーン１３４とロジック電源プレーン１３５と信号プレーン１３６とを含んでいる。周辺電源プレーン１３２は、プリント基板を介して電源電圧が印加されている。グランドプレーン１３３は、プリント基板を介して接地されている。エリア電源プレーン１３４は、プリント基板を介して電源電圧が印加されている。ロジック電源プレーン１３５は、プリント基板を介して電源電圧が印加されている。信号プレーン１３６は、プリント基板のうちの信号線に電気的に接続されている。

パッケージ基板１０２は、複数のビアが形成されている。そのビアは、導体から形成され、複数の配線層１３１−１〜１３１−ｎのうちの１つの配線層１３１−ｉ（ｉ＝１，２，３，…，ｎ）の配線プレーンの一部を配線層１３１−ｉに隣接する配線層１３１−（ｉ−１）の配線プレーンの一部に電気的に接続する。その複数のビアは、周辺電源ビア１４１と周辺信号ビア１４２とエリア信号ビア１４３とエリア電源ビア１４４とエリアグランドビア（後述される）とを含んでいる。周辺電源ビア１４１は、周辺電源電極１２２から周辺電源プレーン１３２までを直線状に繋ぐように配置され、周辺電源電極１２２を周辺電源プレーン１３２に電気的に接続している。周辺信号ビア１４２は、それぞれ、周辺信号電極１２３から信号プレーン１３６のうちの１つの信号プレーンまでを直線状に繋ぐように配置され、周辺信号電極１２３をその１つの信号プレーンに電気的に接続している。エリア信号ビア１４３は、それぞれ、エリア信号電極１２５から信号プレーン１３６のうちの１つの信号プレーンまでを直線状に繋ぐように配置され、エリア信号電極１２５をその１つの信号プレーンに電気的に接続している。エリア電源ビア１４４は、エリア電源電極１２４からエリア電源プレーン１３４までを直線状に繋ぐように配置され、エリア電源電極１２４をエリア電源プレーン１３４に電気的に接続している。このとき、周辺電源ビア１４１が沿う直線と周辺信号ビア１４２が沿う直線とエリア信号ビア１４３が沿う直線とエリア電源ビア１４４が沿う直線とは、互いに平行になるように配置されている。

図３は、その複数のビアのうちのエリアグランドビアを示している。そのエリアグランドビア１４５は、エリア電源ビア１４４とほぼ平行に配置され、エリアグランド電極１２０をグランドプレーン１３３に電気的に接続している。さらに、エリアグランドビア１４５とエリア電源ビア１４４とは、１つの平面に含まれるように配置され、交互にならぶように配置されている。

周辺Ｉ／Ｏ領域１１１では、周辺電源電極１２２の列と周辺グランド電極１２１の列が周辺信号電極１２３の群を挟んで離れて配置されているが、このような配置はまれである。理由は、丁度真ん中の信号を駆動するＩ／Ｏバッファ以外では、電圧降下が非対称になってしまうからである。通常は、エリアＩ／Ｏ領域１１２のように、電源・グランドが交互にならぶか電源列とグランド列が隣接して配置される。これら電源・グランドのＣ４電極は、下層の電源・グランドプレーンにビアホールによって接続されるので、電源・グランドのビアホールはＣ４電極配列を反映して互いに隣接して配置される。よって、電源ビアホールとグランドビアホールの互いに逆向きに発生する磁場によって実効インダクタンスが低減される。

この例のように周辺Ｉ／Ｏ領域１１１、エリアＩ／Ｏ領域１１２ともに、信号ピンが高密度に配置されている場合が問題となる。信号を高密度にしかも多層にわたって配置したことにより、エリアＩ／Ｏ領域１１２では、ＦＣＢＧＡ基板の上面側（ｄｉｅに近い側）に電源プレーンを配置するスペースが十分に取れなくなる。図２に示されているように、エリアＩ／Ｏ領域１１２のエリア電源電極１２４がかなり下層、すなわちｄｉｅからかなり離れた層でしか電源プレーン１３４に接続できない場合が発生する。このときｄｉｅから電源プレーン１３４までの距離が大きいためエリアＩ／Ｏ領域１１２で電源インピーダンスが高くなりやすい。エリア電源ビア１４４とエリアグランドビア１４５を隣り合わせに並べることによってインピーダンスの低減がはかられてはいるが、これだけの効果では不十分であることがある。実際のところ電源ビアとグランドビアとを隣接させて配置する場合、グランドビアを配置した分だけ電源ビアを配置することができるスペースが減ってしまうので、インピーダンス減少効果と増加効果が相殺しあって大きな効果が得られない。

図４Ａは、この例におけるエリア電源ビア１４４のインピーダンスの測定結果を示している。その測定結果１６１は、エリア電源ビア１４４のインピーダンスのばらつきが比較的大きいことを示している。図４Ｂは、この例における周辺電源ビア１４１のインピーダンスの測定結果を示している。その測定結果１６２は、周辺電源ビア１４１のインピーダンスのばらつきが比較的大きいことを示している。測定結果１６１と測定結果１６２とは、周辺電源ビア１４１のインピーダンスとエリア電源ビア１４４のインピーダンスとに２倍以上の開きがあることを示している。

本発明の目的は、多信号系のレイアウトリソース（レイアウトスペース）を十分に確保しつつ、電源供給系の電源インピーダンスを低減するパッケージ基板を提供することにある。

以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるパッケージ基板（２）は、半導体チップ（３）に電気的に接続される複数の電極（４）と、積層された複数の配線層（３１−１〜３１−ｎ）と、複数の配線層（３１−１〜３１−ｎ）に形成される複数のプレーンを電気的に接続する複数のビアとを備えている。その複数のビアのうちの電源ビア（４４）は、その複数のプレーンのうちの電源電圧が印加される電源プレーン（３４）を複数の電極（４）のうちの電源電極（２４）に電気的に接続する。複数の配線層（３１−１〜３１−ｎ）のうちの電源ビア（４４）が通過する通過配線層は、電源ビア（４４）を取り囲む格子状グランドプレーン（５１、５３）が形成されている。格子状グランドプレーン（５１、５３）の全部は、その複数のビアのうちのグランドビア（４５）を介して、その複数のプレーンのうちの接地されるグランドプレーン（３３）に電気的に接続されている。このとき、電源ビア（４４）と格子状グランドプレーン（５１、５３）とは、強い相互インピーダンスをもち、電源の実効インピーダンスが低減する。このため、このようなパッケージ基板（２）は、電源ビア（４４）からの電源ノイズを低減することができる。

本発明による半導体装置（１）は、半導体チップ（３）と、半導体チップ（３）に電気的に接続される複数の電極（４）と、積層された複数の配線層（３１−１〜３１−ｎ）と、複数の配線層（３１−１〜３１−ｎ）に形成される複数のプレーンを電気的に接続する複数のビアとを備えている。その複数のビアのうちの電源ビア（４４）は、その複数のプレーンのうちの電源電圧が印加される電源プレーン（３４）を複数の電極（４）のうちの電源電極（２４）に電気的に接続する。複数の配線層（３１−１〜３１−ｎ）のうちの電源ビア（４４）が通過する通過配線層は、電源ビア（４４）を取り囲む格子状グランドプレーン（５１、５３）が形成されている。格子状グランドプレーン（５１、５３）の全部は、その複数のビアのうちのグランドビア（４５）を介して、その複数のプレーンのうちの接地されるグランドプレーン（３３）に電気的に接続されている。このとき、電源ビア（４４）と格子状グランドプレーン（５１、５３）とは、強い相互インピーダンスをもち、電源の実効インピーダンスが低減する。このため、このような半導体装置（１）は、電源ビア（４４）からの電源ノイズを低減することができる。

本発明によるパッケージ基板は、電源ビアと格子状パターンとの間に強い相互インダクタンスが発生し、電源ビアの実効インピーダンスが低減し、このため、電源ノイズを低減することができる。本発明によるパッケージ基板は、さらに、電源・グランド系のレイアウトスペースの増加が比較的少なく、電源・グランド系以外のレイアウトスペース（たとえば、信号系のレイアウトリソース）を十分に確保することができる。

従来のパッケージ基板の複数の電極配置を示す平面図である。 従来のパッケージ基板の断面図である。 従来のパッケージ基板の電極配置の例を示す平面図である。 従来の半導体装置のエリア電源ビアのインピーダンスの測定結果を示すグラフである。 従来の半導体装置の周辺電源ビアのインピーダンスの測定結果を示すグラフである。 本発明による半導体装置の実施の形態を示す断面図である。 本発明によるパッケージ基板の複数の電極配置を示す平面図である。 本発明のパッケージ基板の断面図である。 本発明のパッケージ基板の電源配線層のエリア電源ビアと格子状のエリアグランドパターンとを示す平面図である。 本発明のパッケージ基板のグランド配線層のエリア電源ビアと格子状のエリアグランドパターンを示す平面図である。 本発明の半導体装置のエリア電源ビアのインピーダンスの測定結果を示すグラフである。 本発明の半導体装置の周辺電源ビアのインピーダンスの測定結果を示すグラフである。

図面を参照して、本発明による半導体装置の実施の形態を記載する。その半導体装置１は、図５に示されているように、パッケージ基板２と半導体チップ３と樹脂５と複数のバンプ６とを備えている。パッケージ基板２は、板状に形成され、半導体チップ３の側の面に複数の電極を備えている。半導体チップ３は、多くの回路素子を備え、複数のボンディングパッドを備えている。半導体チップ３は、その複数のボンディングパッドを介して入力される入力電気信号に基づいて、出力電気信号を生成し、その複数のボンディングパッドを介してその出力電気信号を外部に出力する。バンプ６は、それぞれ、導体から形成され、半導体チップ３のボンディングパッドのうちの１つをパッケージ基板２の複数の電極のうちの１つに電気的に接続している。樹脂５は、絶縁体である樹脂から形成され、半導体チップ３とパッケージ基板２との間のバンプ６が配置されている空間を封止している。

半導体装置１は、プリント基板７に実装されて利用される。すなわち、プリント基板７は、複数のボールランド（図示せず）を備えている。その複数のボールランドは、プリント基板７の半導体装置１の側の面に露出するように配置されている。パッケージ基板２は、さらに、プリント基板７の側の面に複数のボールランド（図示せず）を備えている。半導体装置１は、複数のはんだボール８を介して、パッケージ基板２のボールランドがプリント基板７のボールランドの１つに電気的に接続されている。

図６は、パッケージ基板２に配置された電極４を示している。電極４は、周辺グランド電極２１と周辺電源電極２２と周辺信号電極２３とエリア電源電極２４とエリア信号電極２５とを含んでいる。パッケージ基板２のうちの電極４が配置される面は、半導体チップ３の側で半導体チップの実装エリアにあり、周辺グランド電極２１と周辺電源電極２２と周辺信号電極２３とが配置される周辺Ｉ／Ｏ領域１１とエリア電源電極２４とエリア信号電極２５とが配置されるエリアＩ／Ｏ領域１２とからなる。エリアＩ／Ｏ領域１２は、周辺Ｉ／Ｏ領域１１に隣接して配置され、周辺Ｉ／Ｏ領域１１よりパッケージ基板２の中央の側（半導体チップ中心方向１５）に配置されている。すなわち、図６には、パッケージ基板２の電極４が配置される面の一部のみが描かれているために、周辺Ｉ／Ｏ領域１１とエリアＩ／Ｏ領域１２とが一方向に並んでいるが、実際には、周辺Ｉ／Ｏ領域１１は、エリアＩ／Ｏ領域１２を取り囲むように配置されている。

周辺Ｉ／Ｏ領域１１は、周辺グランド電極２１が直線状に並んで配置される周辺グランド領域２６と、周辺電源電極２２が直線状に並んで配置される周辺電源領域２７と、周辺信号電極２３が配置される周辺信号領域２８とを含んでいる。周辺グランド領域２６は、周辺Ｉ／Ｏ領域１１のうちのパッケージ基板２の縁の側（半導体チップ外側方向１４）に配置されている。周辺電源領域２７は、周辺グランド領域２６に隣接して配置され、周辺グランド領域２６より半導体チップ中心方向１５に配置されている。周辺信号領域２８は、周辺電源領域２７に隣接して配置され、周辺電源領域２７より半導体チップ中心方向１５に配置され、周辺Ｉ／Ｏ領域１１のうちの半導体チップ中心方向１５の縁に配置されている。すなわち、周辺グランド領域２６は、周辺電源領域２７を取り囲むように配置され、周辺電源領域２７は、周辺信号領域２８を取り囲むように配置されている。

エリアＩ／Ｏ領域１２は、エリア電源電極２４が直線状に並んで配置されるエリア電源領域２９と、エリア信号電極２５が配置されているエリア信号領域３０とを含んでいる。エリア電源領域２９は、エリアＩ／Ｏ領域１２のうちの半導体チップ中心方向１５の縁に配置されている。エリア信号領域３０は、エリア電源領域２９に隣接して配置され、エリア電源領域２９より半導体チップ外側方向１４に配置されている。すなわち、エリア信号領域３０は、エリア電源領域２９を取り囲むように配置されている。

図７は、パッケージ基板２の一部分の断面を示している。パッケージ基板２は、複数の配線層３１−１〜３１−ｎが積層されて形成されている。複数の配線層３１−１〜３１−ｎは、それぞれ、金属に例示される導体から形成される複数の配線プレーンから形成され、各配線層間に絶縁層が配置されることにより互いに絶縁されている。その複数の配線プレーンは、周辺電源プレーン３２とグランドプレーン３３と下部電源プレーン３４と内側電源プレーン３５と信号プレーン３６とを含んでいる。周辺電源プレーン３２は、プリント基板７を介して電源電圧が印加されている。グランドプレーン３３は、プリント基板７を介して接地されている。下部電源プレーン３４は、信号プレーン３６が形成される配線層より半導体チップ３から遠い側に配置される配線層に形成され、プリント基板７を介して電源電圧が印加されている。内側電源プレーン３５は、周辺電源プレーン３２より半導体チップ中心方向１５の側に配置され、プリント基板７を介して電源電圧が印加されている。信号プレーン３６は、プリント基板７のうちの信号線に電気的に接続されている。

パッケージ基板２は、複数のビアが形成されている。そのビアは、導体から形成され、複数の配線層３１−１〜３１−ｎのうちの１つの配線層３１−ｉ（ｉ＝１，２，３，…，ｎ）の配線プレーンの一部を配線層３１−ｉに隣接する配線層３１−（ｉ−１）の配線プレーンの一部に電気的に接続する。その複数のビアは、周辺電源ビア４１と周辺信号ビア４２とエリア信号ビア４３とエリア電源ビア４４とエリアグランドビア４５とを含んでいる。周辺電源ビア４１は、周辺電源電極２２から周辺電源プレーン３２までを直線状に繋ぐように配置され、周辺電源電極２２を周辺電源プレーン３２に電気的に接続している。周辺信号ビア４２は、それぞれ、周辺信号電極２３から信号プレーン３６のうちの１つの信号プレーンまでを直線状に繋ぐように配置され、周辺信号電極２３をその１つの信号プレーンに電気的に接続している。エリア信号ビア４３は、それぞれ、エリア信号電極２５から信号プレーン３６のうちの１つの信号プレーンまでを直線状に繋ぐように配置され、エリア信号電極２５をその１つの信号プレーンに電気的に接続している。エリア電源ビア４４は、エリア電源電極２４から下部電源プレーン３４までを直線状に繋ぐように配置され、エリア電源電極２４を下部電源プレーン３４に電気的に接続している。エリアグランドビア４５は、複数の配線層３１−１〜３１−ｎのうちのエリア電源ビア４４が通過する配線層を直線状に繋ぐように配置され、複数の配線層３１−１〜３１−ｎに形成される格子状グランドプレーン（後述される）の全部をグランドプレーン３３に電気的に接続している。このとき、周辺電源ビア４１が沿う直線と周辺信号ビア４２が沿う直線とエリア信号ビア４３が沿う直線とエリア電源ビア４４が沿う直線とエリアグランドビア４５が沿う直線とは、互いにほぼ平行になるように配置されている。

パッケージ基板２は、複数の配線層３１−１〜３１−ｎのうちのエリア電源ビア４４が配置される配線層に格子状パターンが形成されている。

図８は、複数の配線層３１−１〜３１−ｎのうちの内側電源プレーン３５が形成された電源配線層５２を示している。電源配線層５２には、格子状グランドプレーン５１が形成されている。格子状グランドプレーン５１は、エリア電源ビア４４と電気的に絶縁され、エリア電源ビア４４の各々を取り囲むように形成されている。すなわち、エリア電源ビア４４のうちの２つのエリア電源ビアの間には、格子状グランドプレーン５１の一部が配置されている。かつ、エリア電源ビア４４の各々とエリア信号ビア４３の各々との間には、格子状グランドプレーン５１の一部が配置されている。格子状グランドプレーン５１は、さらに、内側電源プレーン３５と電気的に絶縁されている。格子状グランドプレーン５１は、エリアグランドビア４５を介してグランドプレーン３３に電気的に接続されている。各々のエリア信号ビア４３の間には、格子状グラウンドプレーン５１が配置されていない。つまり、複数のエリア信号ビア４３各々は、格子状グラウンドプレーン５１を介さずに、隣接して配置されている。

図９は、複数の配線層３１−１〜３１−ｎのうちのグランドプレーン３３が形成されたグランド配線層５４を示している。グランド配線層５４には、格子状グランドプレーン５３が形成されている。格子状グランドプレーン５３は、エリア電源ビア４４と電気的に絶縁され、エリア電源ビア４４の各々を取り囲むように形成されている。すなわち、エリア電源ビア４４のうちの２つのエリア電源ビアの間には、格子状グランドプレーン５３の一部が配置されている。かつ、エリア電源ビア４４の各々とエリア信号ビア４３の各々との間には、格子状グランドプレーン５３の一部が配置されている。格子状グランドプレーン５３は、さらに、エリアグランドビア４５に電気的に接続され、グランドプレーン３３と電気的に接続されている。

このとき、エリアグランドビア４５は、格子状グランドプレーン５１の全部と格子状グランドプレーン５３の全部とをグランドプレーン３３に電気的に接続している。エリアグランドビア４５と格子状グランドプレーン５１の全部と格子状グランドプレーン５３の全部とは、エリア電源ビア４４を取り囲む格子状パターンに形成されている。

パッケージ基板２のエリア電源ビア４４は、まわりをその格子状パターンで取り囲まれているために、エリア電源ビア４４とその格子状パターンとは、強い相互インピーダンスをもち、エリア電源の実効インピーダンスが著しく低下する。この結果、半導体装置１の電源ノイズを低減することができる。また、エリア電源電極２４がエリア信号電極２５よりパッケージ基板２の半導体チップ中心方向１５の側に配置されているために、半導体装置１は、さらに、多信号系のレイアウトスペースを十分に確保することができる。

また、パッケージ基板２の複数のエリア信号ビア４３の各々の間には、格子状グラウンドプレーン５１が配置されず、エリア信号ビア４３が隣接して配置されている。これにより、多信号マクロのＩ／Ｏサイズとパッケージのレイアウトスペースを節約しつつ、エリア信号ビア４３をまとめて高密度に配置し、かつ電源インピーダンスを低くすることができる。

これに対して、例えば特開平０６−０８５０９９号公報では、信号ビアの周囲を取り囲むようにグランドプレーンを複数層設けて、擬似的な同軸線路構造が形成されている。かかる構成では、少ない信号での高速伝送には良いが、信号密度を十分に稼ぐことができない、Ｉ／Ｏマクロサイズが大きくなるといった問題がある。このため、本願発明のような効果を得ることができない。

なお、エリア電源ビア４４は、１つの直線に沿わないで配置することもできる。このとき、エリア電源ビア４４は、第１エリア電源ビア４７と第２エリア電源ビア４８とから形成されている。第１エリア電源ビア４７は、下部電源プレーン３４から配線層３１−２までを直線状に繋ぐように配置され、下部電源プレーン３４を配線層３１−２の一部に電気的に接続している。配線層３１−２は、複数の配線層３１−１〜３１−ｎのうちのエリア電源電極２４に２番目に近いプレーンである。第２エリア電源ビア４８は、配線層３１−２のうちの第１エリア電源ビア４７に電気的に接続される。また、一方をエリア電源電極２４に電気的に接続している。このようなエリア電源ビア４４は、エリア電源電極２４のピッチが小さいために配線層３１−１に格子状パターンを形成することができないときに、適用される。このようなエリア電源ビア４４であっても、その格子状パターンとの間に強い相互インピーダンスをもち、エリア電源の実効インピーダンスを低減することができる。この結果、半導体装置１の電源ノイズを低減することができる。

３次元電磁界解析結果によれば、図１〜図３に示される半導体装置の例のように電源ビアホールとグランドビアホールを隣接させて配置させるよりも、本発明のように電源ビアホールを格子状グランドプレーンによって取り囲んだほうがより低いインピーダンスを示している。これは、一つには、ビアホールとプレーンの電磁界結合がかなり強いこと、もう一つには、グランドビアホールを減らしてその分を電源ビアホールに回すことが可能になるという理由による。本発明による半導体装置は、ビアホール−ｐｌａｎｅ結合、電源ビアホール数およびグランドビアホール数を、電磁界解析を行いながら最適化することにより、図１〜図３の半導体装置よりも著しく低いインピーダンスを得ることが可能となる。

図１０Ａは、本発明による半導体装置１におけるエリア電源ビア４４のインピーダンスの測定結果を示している。その測定結果６１は、図４Ａ、Ｂの測定結果１６１、１６２が示すインピーダンスに比較して、エリア電源ビア４４のインピーダンスのばらつきがより小さいことを示している。図１０Ｂは、本発明による半導体装置１における周辺電源ビア４１のインピーダンスの測定結果を示している。その測定結果６２は、図４Ａ、Ｂの測定結果１６１、１６２が示すインピーダンスに比較して、周辺電源ビア４１のインピーダンスのばらつきが小さいことを示している。測定結果６１と測定結果６２とは、周辺電源ビア４１のインピーダンスとエリア電源ビア４４のインピーダンスとが概ね一致することを示し、さらに、周辺電源ビア４１のインピーダンスとエリア電源ビア４４のインピーダンスとのばらつきが小さいことを示している。すなわち、測定結果６１と測定結果６２とは、さらに、図１〜図３に示される半導体装置に比較して、本発明による半導体装置１がエリア電源ビア４４よる電源ノイズをより低減することができることを示している。

なお、本発明による半導体装置１は、パッケージ基板２がエリアＩ／Ｏ領域１２にエリアグランド電極をさらに備えることができる。そのエリアグランド電極は、エリア信号領域３０とエリア電源領域２９との間に配置されるエリアグランド領域に配置され、直線状に並んで配置されている。そのエリアグランド電極は、さらに、エリアグランドビア４５に電気的に接続されている。そのエリアグランド電極は、半導体チップ３に電気的に接続されて適用される。本発明による半導体装置は、このようなエリアグランド電極を備える場合であっても、既述の実施の形態における半導体装置と同様にして、エリア電源ビア４４とその格子状パターンとが強い相互インピーダンスをもち、エリア電源の実効インピーダンスが著しく低下し、エリア電源ビア４４からの電源ノイズを低減することができ、さらに、多信号系のレイアウトスペースを十分に確保することができる。すなわち、本発明による技術は、このようなエリアグランド電極を備える半導体装置にも適用されることができる。

また、上述の実施形態では、格子状グランドプレーン５１が、エリア電源ビア４４と電気的に絶縁され、エリア電源ビア４４の各々を取り囲むように形成されている例を示したが、グラウンドと電源の関係は逆になっていても同様の効果を有する。具体的には、図７および図８において、格子状電源プレーンが、エリアグラウンドビア４４と電気的に絶縁され、エリアグラウンドビア４４の各々を取り囲むように形成されていてもよい。このとき、エリアグラウンドビア４４のうちの２つのエリアグラウンドビアの間には、格子状電源プレーン５１の一部が配置される。かつ、エリアグラウンドビア４４の各々とエリア信号ビア４３の各々との間には、格子状電源プレーン５１の一部が配置される。格子状電源プレーン５１は、さらに、内側グラウンドプレーン３５と電気的に絶縁される。格子状電源プレーン５１は、エリア電源ビア４５を介して電源プレーン３３に電気的に接続される。各々のエリア信号ビア４３は、格子状電源プレーン５１を介さずに、隣接して配置される。

さらに、電源とグラウンドの関係は、各配線層間で切り替えてもよい。つまり、ある配線層では格子状グランドプレーンが、エリア電源ビアの各々を取り囲むように形成され、別の配線層では格子状電源プレーンが、エリアグラウンドビアの各々を取り囲むように形成されていてもよい。かかる構成においても、上述の実施形態と同様の効果を有する。

１ ：半導体装置
２ ：パッケージ基板
３ ：半導体チップ
４ ：電極
５ ：樹脂
６ ：バンプ
７ ：プリント基板
８ ：はんだボール
１１：周辺Ｉ／Ｏ領域
１２：エリアＩ／Ｏ領域
１４：半導体チップ外側方向
１５：半導体チップ中心方向
２１：周辺グランド電極
２２：周辺電源電極
２３：周辺信号電極
２４：エリア電源電極
２５：エリア信号電極
２６：周辺グランド領域
２７：周辺電源領域
２８：周辺信号領域
２９：エリア電源領域
３０：エリア信号領域
３１−１〜３１−ｎ：複数の配線層
３２：周辺電源プレーン
３３：グランドプレーン
３４：下部電源プレーン
３５：内側電源プレーン
３６：信号プレーン
４１：周辺電源ビア
４２：周辺信号ビア
４３：エリア信号ビア
４４：エリア電源ビア
４５：エリアグランドビア
４７：第１エリア電源ビア
４８：第２エリア電源ビア
５１：格子状グランドプレーン
５２：電源配線層
５３：格子状グランドプレーン
５４：グランド配線層
６１：測定結果
６２：測定結果

Claims (10)

1. 半導体チップに電気的に接続される複数の電極と、
   積層された複数の配線層と、
   前記複数の配線層に形成される複数のプレーンを電気的に接続する複数のビアとを具備し、
   前記複数のビアのうちの電源ビアは、前記複数のプレーンのうちの電源電圧が印加される電源プレーンを前記複数の電極のうちの電源電極に電気的に接続し、
   前記複数の配線層のうちの前記電源ビアが通過する通過配線層は、前記電源ビアを取り囲む格子状グランドプレーンが形成され、
   前記格子状グランドプレーンの全部は、前記複数のビアのうちのグランドビアを介して、前記複数のプレーンのうちの接地されるグランドプレーンに電気的に接続される
   パッケージ基板。
2. 請求項１において、
   前記複数のビアは、電気信号を伝達するための複数の信号ビアを含み、前記複数の信号ビアは前記格子状グラウンドプレーンを介さずに隣接して配置されている
   パッケージ基板。
3. 請求項２において、
   前記通過配線層には、前記複数のプレーンのうちの前記電気信号を伝達するための信号プレーンが形成されており、
   前記信号ビアは前記信号プレーンに電気的に接続されている
   パッケージ基板。
4. 請求項２または請求項３のいずれかにおいて、
   前記電源電極は、前記複数の電極のうちの前記電気信号が伝達される信号電極より本パッケージ基板の中央の側に配置されている
   パッケージ基板。
5. 半導体チップに電気的に接続される複数の電極と、
   積層された複数の配線層と、
   前記複数の配線層に形成される複数のプレーンを電気的に接続する複数のビアとを具備し、
   前記複数のビアのうちのグラウンドビアは、前記複数のプレーンのうちの接地されるグラウンドプレーンを前記複数の電極のうちのグラウンド電極に電気的に接続し、
   前記複数の配線層のうちの前記グラウンドビアが通過する通過配線層は、前記グラウンドビアを取り囲む格子状電源プレーンが形成され、
   前記格子状電源プレーンの全部は、前記複数のビアのうちの電源ビアを介して、前記複数のプレーンのうちの電源電圧が印加される電源プレーンに電気的に接続される
   パッケージ基板。
6. 請求項５において、
   前記複数のビアは、電気信号を伝達するための複数の信号ビアを含み、前記複数の信号ビアは前記格子状電源プレーンを介さずに互いに隣接して配置されている
   パッケージ基板。
7. 半導体チップと、
   前記半導体チップに電気的に接続される複数の電極と、
   積層された複数の配線層と、
   前記複数の配線層に形成される複数のプレーンを電気的に接続する複数のビアとを具備し、
   前記複数のビアのうちの電源ビアは、前記複数のプレーンのうちの電源電圧が印加される電源プレーンを前記複数の電極のうちの電源電極に電気的に接続し、
   前記複数の配線層のうちの前記電源ビアが通過する通過配線層は、前記電源ビアを取り囲む格子状グランドプレーンが形成され、
   前記格子状グランドプレーンの全部は、前記複数のビアのうちのグランドビアを介して、前記複数のプレーンのうちの接地されるグランドプレーンに電気的に接続される
   半導体装置。
8. 請求項７において、
   前記複数のビアは、電気信号を伝達するための複数の信号ビアを含み、前記複数の信号ビアは前記格子状グラウンドプレーンを介さずに互いに隣接して配置されている
   半導体装置。
9. 請求項７または請求項８のいずれかにおいて、
   前記通過配線層には、前記複数のプレーンのうちの電気信号を伝達するための信号プレーンが形成されおり、
   前記信号ビアは前記信号プレーンに電気的に接続されている
   半導体装置。
10. 請求項８または請求項９のいずれかにおいて、
    前記電源電極は、前記複数の電極のうちの前記電気信号が伝達される信号電極より本パッケージ基板の中央の側に配置されている
    半導体装置。

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