JP6449760B2 - 半導体装置 - Google Patents
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
まず、図1および図2を用いて、マザーボード上に複数の半導体装置(半導体パッケージ)が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置(通信装置)の構成例について説明する。図1は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図2は、図1に示す電子装置が備える回路の構成例を示す説明図である。なお、図1では、半導体装置PKG1と半導体装置PKG2とが電気的に接続されていることを明示的に示すため、高速伝送経路SGP1を太線により模式的に示す。
次に、本実施の形態の半導体装置の構造について説明する。本セクションでは半導体装置の基本構成の概要について説明した後、次のセクションで高速信号経路に接続される補正回路の詳細について説明する。
次に、本実施の形態の半導体装置PKG1を用いて、高速伝送経路に接続されるインピーダンス整合用の補正回路の形成位置および接続位置について説明する。なお、以下に説明する各図面では、半導体装置PKG1が有する複数の(多数の)高速伝送経路SGP1のうちの一つを代表的に示している。したがって、例えば、後述する図19に示す半導体装置PKG6と同様に、複数の高速伝送経路SGP1のそれぞれが、以下で説明する高速伝送経路SGP1と同様に、補正回路IMC1に接続されている。あるいは、半導体装置PKG1が有する多数の高速伝送経路のうちの一部が、以下で説明する高速伝送経路SGP1の構造になっていても良い。後述する半導体装置PKG3(図15参照)、半導体装置PKG4(図17参照)、および半導体装置PKG5(図18参照)についても同様である。
1SB バンプ電極
3b 下面(第1裏面)
3BF 端子(ボンディングパッド、ボンディングリード、チップ接続用端子)
3Cb 下面
3Ct 上面
3LD ランド(外部端子、電極、外部電極)
3PL 導体プレーン(導体パターン)
3s 側面
3t 上面(第1表面)
3THL スルーホールランド
3TW スルーホール配線
3V ビア配線
3VL ビアランド
3W 配線
4b 下面(第2裏面)
4PL 導体プレーン(導体パターン)
4SB バンプ電極
4s 側面
4t 上面(第2表面)
4THL スルーホールランド
4TSV 貫通電極
4TW スルーホール配線
4V ビア配線
4VL ビアランド
4W 配線
10、10A、10B、20 半導体チップ(半導体部品)
10b 裏面(主面、下面)
10s 側面
10t 表面(主面、上面)
11 シリコン基板(基板、基材、半導体基板)
11t 主面
12 配線層
13 パッシベーション膜
30 配線基板、30h(基板、パッケージ基板)
31、31B、31T 絶縁層
31C 絶縁層(コア材、コア絶縁層)
40、40A、40B インタポーザ(基板、中継基板)
41 絶縁層
41b 下面
41C コア層(コア材、コア絶縁層、絶縁層)
41t 上面
42 上面端子(ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子)
43 下面端子(端子、半田接続用パッド、ランド、配線基板接続用端子)
45 基板(半導体基板、基材)
45t 主面
BR1、BR2 分岐部
CAP1、CAP2、CAPh 容量素子
CP1、CP2、CP4、CP5 接続部
CP3、CP6 外部端子部(接続部)
DSn、DSp 差動信号伝送経路
EDG1、EDG2 端部
EDV1 電子装置(電子機器)
IMC、IMC1、IMC2 補正回路(回路部)
M1、M2、M3、M4、M5、M6、M7、M8 配線層
MB1 配線基板(マザーボード、実装基板)
MP1、MP2、MP3、MP4、MP5、MPh 電極(導体パターン)
MP6 導体パターン
PKG1、PKG2、PKG3、PKG4、PKG5、PKG6 半導体装置
Rx、RxL、Tx、TxL 電極(電極パッド)
SB 半田ボール(半田材、外部端子、電極、外部電極)
SGP1、SGP3 高速伝送経路
SGP、SGP4 信号伝送経路
SGP2 低速伝送経路
TP1、TP2、TP2、TP3、TP4 伝送部
WL1、WL2、WL3、WL4、WL5、WL6 配線層
WRP1 延在部
Claims (18)
- 第1表面、および前記第1表面の反対側に位置する第1裏面を備える第1基板と、
第2表面、および前記第2表面の反対側に位置する第2裏面を備え、前記第1基板の前記第1表面と前記第2裏面とが対向した状態で前記第1基板に搭載される第2基板と、
前記第2基板の前記第2表面上に搭載され、第1信号伝送経路が接続された第1半導体部品と、
を有し、
前記第1信号伝送経路は、
前記第1半導体部品と前記第2基板とを電気的に接続する第1接続部と、
前記第2基板と前記第1基板とを接続する第2接続部と、
前記第1基板の前記第1裏面に形成された第1外部端子部と、
前記第2基板に設けられ、前記第1接続部と前記第2接続部とを電気的に接続する第1伝送部と、
前記第1基板に設けられ、前記第2接続部と前記第1外部端子部とを電気的に接続する第2伝送部と、
を有し、
前記第1信号伝送経路には、一方の端部が前記第2伝送部の途中の第1分岐部に接続され、かつ他方の端部が第1容量素子に接続された第1回路部が接続され、
前記第1容量素子は、前記第2基板に形成されている、半導体装置。 - 請求項1において、
前記第1基板と前記第2基板のそれぞれは、複数の導体パターンを有し、
前記第2基板における前記複数の導体パターンの配置密度は、前記第1基板における前記複数の導体パターンの配置密度よりも高い、半導体装置。 - 請求項2において、
前記第1伝送部の配線経路距離は、前記第2伝送部の配線経路距離より短い、半導体装置。 - 請求項3において、
前記第1基板は、第1コア絶縁層、前記第1コア絶縁層を厚さ方向に貫通する第1スルーホール配線、および前記第1スルーホール配線に接続される第1スルーホールランドを有し、
前記第1容量素子を構成する第1電極の面積は、前記第1スルーホールランドの面積より小さい、半導体装置。 - 請求項3において、
前記第1基板は、第1コア絶縁層、前記第1コア絶縁層を厚さ方向に貫通する第1スルーホール配線、前記第1コア絶縁層と前記第1表面との間に位置する第1配線層、および前記第1コア絶縁層と前記第1裏面との間に位置する第2配線層を有し、
前記第1信号伝送経路の前記第1分岐部は、前記第1基板の前記第1配線層に形成されている、半導体装置。 - 請求項5において、
前記第2基板は、第2コア絶縁層、前記第2コア絶縁層を厚さ方向に貫通する第2スルーホール配線、前記第2コア絶縁層と前記第2表面との間に位置する第3配線層、および前記第2コア絶縁層と前記第2裏面との間に位置する第4配線層を有し、
前記第1回路部の前記第1容量素子を構成する第1電極は、前記第2基板の前記第4配線層に形成されている、半導体装置。 - 請求項1において、
前記第2基板は、複数の配線層を有し、
前記第1容量素子を構成する第1電極は、前記第2基板の前記複数の配線層に形成され、かつ、前記複数の配線層を電気的に接続するビア配線を介して接続されている、半導体装置。 - 請求項1において、
前記第1容量素子を構成する第1電極は、前記第1基板の前記第2伝送部を構成する配線の幅より太い幅を有する導体パターンである、半導体装置。 - 請求項1において、
前記第1容量素子を構成する第1電極は、
前記第1分岐部側に配置される第1端部と、
前記第1端部の反対側において、前記第1電極以外の導体パターンと離間して配置される第2端部と、
前記第1端部と前記第2端部とを接続する延在部と、
を有する導体パターンである、半導体装置。 - 請求項1において、
前記第1基板および前記第2基板のそれぞれは、複数の配線層を有し、
前記第2基板の前記複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、前記第1基板の前記複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離より短い、半導体装置。 - 請求項10において、
前記第1基板は、第1コア絶縁層、前記第1コア絶縁層を厚さ方向に貫通する第1スルーホール配線、および前記第1スルーホール配線に接続される第1スルーホールランドを有し、
前記第1容量素子を構成する第1電極の面積は、前記第1スルーホールランドの面積より小さい、半導体装置。 - 請求項1において、
前記第1半導体部品には、前記第1信号伝送経路の他、第2信号伝送経路が接続され、
前記第2信号伝送経路は、
前記第1半導体部品と前記第2基板とを電気的に接続する第3接続部と、
前記第2基板と前記第1基板とを接続する第4接続部と、
前記第1基板の前記第1裏面に形成された第2外部端子部と、
前記第2基板に設けられ、前記第3接続部と前記第4接続部とを電気的に接続する第3伝送部と、
前記第1基板に設けられ、前記第4接続部と前記第2外部端子部とを電気的に接続する第4伝送部と、
を有し、
前記第2信号伝送経路の前記第3伝送部の配線経路中に第2容量素子が接続されている、半導体装置。 - 請求項12において、
前記第3伝送部の配線経路距離は前記第1伝送部の配線経路距離より長い、半導体装置。 - 請求項13において、
前記第4伝送部の配線経路距離は、前記第2伝送部の配線経路距離より短い、半導体装置。 - 請求項1において、
前記第2基板は、
前記第2裏面、および前記第2裏面の反対側の主面を有する半導体基板と、
前記主面と前記第2表面との間に配置された配線層と、
前記半導体基板の前記主面および前記第2裏面のうち、一方から他方までを貫通する状態で配置される複数の貫通電極と、
を有し、
前記第1回路部の前記第1容量素子は、
前記複数の貫通電極のうちの第1貫通電極を介して前記第1信号伝送経路と電気的に接続され、かつ、前記配線層に形成された第1導体パターンを含む、半導体装置。 - 請求項15において、
前記第1回路部の前記第1容量素子は、
前記半導体基板の前記主面側から前記第2裏面側に向かって延び、前記第1導体パターンを介して前記第1信号伝送経路と電気的に接続される第2導体パターンを含む、半導体装置。 - 請求項1において、
前記第2基板の前記第2表面上には、複数の第2信号伝送経路を介して前記第1半導体部品と電気的に接続された第2半導体部品が搭載され、
前記第2基板は、第1コア絶縁層、前記第1コア絶縁層を厚さ方向に貫通する複数の第1スルーホール配線、前記第1コア絶縁層と前記第2表面との間に位置する第1配線層、および前記第1コア絶縁層と前記第2裏面との間に位置する第2配線層を有し、
前記複数の第2信号伝送経路は、前記複数の第1スルーホール配線および前記第2配線層には形成されず、
前記第1回路部の前記第1容量素子を構成する第1電極は、前記第2基板の前記第2配線層に形成されている、半導体装置。 - 第1表面、および前記第1表面の反対側に位置する第1裏面を備える第1基板と、
第2表面、および前記第2表面の反対側に位置する第2裏面を備え、前記第1基板の前記第1表面と前記第2裏面とが対向した状態で前記第1基板に搭載される第2基板と、
前記第2基板の前記第2表面上に搭載され、複数の第1信号伝送経路が接続された第1半導体部品と、
前記第2基板の前記第2表面上に搭載され、複数の第2信号伝送経路を介して前記第1半導体部品と電気的に接続された第2半導体部品と、
を有し、
前記複数の第1信号伝送経路のそれぞれは、
前記第1半導体部品と前記第2基板とを電気的に接続する第1接続部と、
前記第2基板と前記第1基板とを接続する第2接続部と、
前記第1基板の前記第1裏面に形成された第1外部端子部と、
前記第2基板に設けられ、前記第1接続部と前記第2接続部とを電気的に接続する第1伝送部と、
前記第1基板に設けられ、前記第2接続部と前記第1外部端子部とを電気的に接続する第2伝送部と、
を有し、
前記複数の第1信号伝送経路のそれぞれには、一方の端部が前記第2伝送部の途中の第1分岐部に接続され、かつ他方の端部が第1容量素子に接続された第1回路部が接続され、
前記第2基板は、第1コア絶縁層、前記第1コア絶縁層を厚さ方向に貫通する複数の第1スルーホール配線、前記第1コア絶縁層と前記第2表面との間に位置する第1配線層、および前記第1コア絶縁層と前記第2裏面との間に位置する第2配線層を有し、
前記複数の第2信号伝送経路は、前記複数の第1スルーホール配線および前記第2配線層には形成されず、
前記第1回路部の前記第1容量素子を構成する第1電極は、前記第2基板の前記第2配線層に形成されている、半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015247784A JP6449760B2 (ja) | 2015-12-18 | 2015-12-18 | 半導体装置 |
US15/295,094 US9853002B2 (en) | 2015-12-18 | 2016-10-17 | Semiconductor device |
TW105140973A TW201733038A (zh) | 2015-12-18 | 2016-12-12 | 半導體裝置 |
CN201611153554.0A CN107039393B (zh) | 2015-12-18 | 2016-12-14 | 半导体器件 |
KR1020160171741A KR20170073512A (ko) | 2015-12-18 | 2016-12-15 | 반도체 장치 |
US15/719,634 US10147690B2 (en) | 2015-12-18 | 2017-09-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015247784A JP6449760B2 (ja) | 2015-12-18 | 2015-12-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017112330A JP2017112330A (ja) | 2017-06-22 |
JP6449760B2 true JP6449760B2 (ja) | 2019-01-09 |
Family
ID=59064482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015247784A Active JP6449760B2 (ja) | 2015-12-18 | 2015-12-18 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US9853002B2 (ja) |
JP (1) | JP6449760B2 (ja) |
KR (1) | KR20170073512A (ja) |
CN (1) | CN107039393B (ja) |
TW (1) | TW201733038A (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10971440B2 (en) * | 2016-09-30 | 2021-04-06 | Intel Coropration | Semiconductor package having an impedance-boosting channel |
US10403599B2 (en) * | 2017-04-27 | 2019-09-03 | Invensas Corporation | Embedded organic interposers for high bandwidth |
US10163825B1 (en) * | 2017-10-26 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
JP2019160833A (ja) | 2018-03-07 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置 |
JP7052464B2 (ja) * | 2018-03-22 | 2022-04-12 | 凸版印刷株式会社 | 微細配線層付きコアレス基板の製造方法、および半導体パッケージの製造方法 |
JP7001530B2 (ja) * | 2018-04-16 | 2022-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US11894322B2 (en) * | 2018-05-29 | 2024-02-06 | Analog Devices, Inc. | Launch structures for radio frequency integrated device packages |
US11424196B2 (en) | 2018-06-01 | 2022-08-23 | Analog Devices, Inc. | Matching circuit for integrated circuit die |
KR102560697B1 (ko) | 2018-07-31 | 2023-07-27 | 삼성전자주식회사 | 인터포저를 가지는 반도체 패키지 |
US11417615B2 (en) * | 2018-11-27 | 2022-08-16 | Analog Devices, Inc. | Transition circuitry for integrated circuit die |
JP2020126921A (ja) * | 2019-02-04 | 2020-08-20 | 株式会社村田製作所 | 高周波モジュールおよび通信装置 |
KR20200099261A (ko) | 2019-02-14 | 2020-08-24 | 삼성전자주식회사 | 인터포저 및 이를 포함하는 전자 장치 |
US11350537B2 (en) | 2019-05-21 | 2022-05-31 | Analog Devices, Inc. | Electrical feedthrough assembly |
KR20210012516A (ko) | 2019-07-25 | 2021-02-03 | 삼성전자주식회사 | Led 패키지를 구비한 디스플레이 모듈 및 그 제조 방법 |
JP7442136B2 (ja) * | 2020-04-28 | 2024-03-04 | パナソニックIpマネジメント株式会社 | 基板モジュール、接続システム及び基板 |
JP7507061B2 (ja) | 2020-10-29 | 2024-06-27 | ルネサスエレクトロニクス株式会社 | 電子装置および半導体装置 |
JP7342060B2 (ja) | 2021-05-10 | 2023-09-11 | 新光電気工業株式会社 | 複合配線基板、半導体装置及び複合配線基板の製造方法 |
US11744021B2 (en) | 2022-01-21 | 2023-08-29 | Analog Devices, Inc. | Electronic assembly |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003068571A (ja) * | 2001-08-27 | 2003-03-07 | Nec Corp | 可変コンデンサおよび可変インダクタ並びにそれらを備えた高周波回路モジュール |
US7095072B2 (en) * | 2003-01-16 | 2006-08-22 | Nec Electronics Corporation | Semiconductor device with wiring layers forming a capacitor |
US7327554B2 (en) * | 2003-03-19 | 2008-02-05 | Ngk Spark Plug Co., Ltd. | Assembly of semiconductor device, interposer and substrate |
US7566960B1 (en) * | 2003-10-31 | 2009-07-28 | Xilinx, Inc. | Interposing structure |
JP2006054260A (ja) * | 2004-08-10 | 2006-02-23 | Toshiba Corp | 外部とのインターフェース機能を有するlsiパッケージ、外部とのインターフェース機能を備えたlsiパッケージを有する実装体、外部とのインターフェース機能を備えたlsiパッケージを有する実装体の製造方法 |
US7288459B2 (en) * | 2005-03-31 | 2007-10-30 | Intel Corporation | Organic substrates with integral thin-film capacitors, methods of making same, and systems containing same |
JP4654853B2 (ja) * | 2005-09-12 | 2011-03-23 | 日本電気株式会社 | 電子部品の設計方法 |
JP2010093109A (ja) * | 2008-10-09 | 2010-04-22 | Renesas Technology Corp | 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法 |
US8183678B2 (en) * | 2009-08-04 | 2012-05-22 | Amkor Technology Korea, Inc. | Semiconductor device having an interposer |
US8618651B1 (en) * | 2012-11-01 | 2013-12-31 | Nvidia Corporation | Buried TSVs used for decaps |
JP6088893B2 (ja) * | 2013-04-09 | 2017-03-01 | ルネサスエレクトロニクス株式会社 | 半導体装置及び配線基板 |
-
2015
- 2015-12-18 JP JP2015247784A patent/JP6449760B2/ja active Active
-
2016
- 2016-10-17 US US15/295,094 patent/US9853002B2/en active Active
- 2016-12-12 TW TW105140973A patent/TW201733038A/zh unknown
- 2016-12-14 CN CN201611153554.0A patent/CN107039393B/zh active Active
- 2016-12-15 KR KR1020160171741A patent/KR20170073512A/ko unknown
-
2017
- 2017-09-29 US US15/719,634 patent/US10147690B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10147690B2 (en) | 2018-12-04 |
US20170179050A1 (en) | 2017-06-22 |
KR20170073512A (ko) | 2017-06-28 |
TW201733038A (zh) | 2017-09-16 |
CN107039393B (zh) | 2021-11-26 |
US9853002B2 (en) | 2017-12-26 |
US20180025998A1 (en) | 2018-01-25 |
CN107039393A (zh) | 2017-08-11 |
JP2017112330A (ja) | 2017-06-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180508 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181206 |
|
R150 | Certificate of patent or registration of utility model |
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