KR20180115696A - 3d 전자 모듈의 칩 상호접속상의 소형화된 칩의 방법 - Google Patents

3d 전자 모듈의 칩 상호접속상의 소형화된 칩의 방법 Download PDF

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KR20180115696A
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die
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크리스띠앙 발
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3디 플러스
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Abstract

본 발명은 소위 수직 방향을 따라, 전자 슬라이스들 (16) 의 스택 (4) 을 포함하는 3D 전자 모듈에 관한 것이며, 각각의 슬라이스는 상호접속 패드들 (10) 이 제공된 적어도 하나의 칩 (1) 을 포함하며, 이러한 스택은 접속 볼들 (balls) 이 제공된 모듈의 상호접속 회로 (2) 에 어셈블링되고, 각각의 칩의 패드들 (10) 은 모듈 상호접속 회로 (2) 에 차례로 전기적으로 링크되는 수직 버스들 (41) 에 전기 배선 리드들 (15) 에 의해 접속되며, 배선 리드 및 배선 리드가 링크되는 수직 버스는 칩의 패드와 상호접속 회로 사이의 전기 도체를 형성하고, 각각의 전기 배선 리드 (15) 는 수직 평면에서 경사진 각도 (α2) 를 형성함으로써 그것의 수직 버스 (41) 에 링크되고, 하나의 슬라이스의 칩의 패드와 대응하는 수직 버스 사이의 배선 리드의 길이가 다른 슬라이스의 칩의 동일한 패드와 대응하는 수직 버스 사이의 배선 리드의 길이와는 상이하며, 이것은 슬라이스의 칩의 패드와 상호접속 회로 사이의 전기 도체, 및 다른 슬라이스의 칩의 동일한 패드와 상호접속 회로 사이의 전기 도체가 동일한 길이를 갖도록 하는 방식으로, 슬라이스 마다 수직 버스의 수직 길이에서의 차이를 보상하기 위해 배선 리드의 비직선 배선에 의해 획득되는 것을 특징으로 한다.

Description

3D 전자 모듈의 칩 상호접속상의 소형화된 칩의 방법
본 발명의 분야는 3D 전자 모듈들의 분야이고, 특히 적층된 칩들의 상호접속의 분야이다.
서로의 상부에 적층되는 칩들을 상호접속하는 하나의 솔루션은 칩들 사이에 전기 접속들을 형성하기 위해, 금속화되는, 스택의 수직면들을 사용하는 것에 있다. 이들 칩들은 접속 범프들에 접속되는 접속 패드들을 포함하지만, 이들 패드들로부터 리딩 (leading) 하는 전기 본딩 와이어들을 포함하지 않는다. WDoD 기술로서도 지칭되는 그러한 솔루션은 특허들 FR 2 857 157 (발명자: Val Christian 및 Lignier Olivier) 및 FR 2 905 198 (발명자: Val Christian) 에 기술되어 있다. 그러나, 그것은 구현하기에 고가이다.
하나의 덜 고가의 솔루션은 적층된 및 배선된 칩들을 사용하는 칩-온-칩 (CoC) 기술을 사용하는 것에 있다. 이러한 기술을 사용하여 획득된 3D 전자 모듈의 하나의 예는 PCB (인쇄 회로 보드) 와 같은 상호접속 기판 (2) 상에 적층된 2 개의 칩들 (1) 을 갖는 도 1 에 도시된다. 규칙적으로 배선된 와이어 리본들 (15) 은 제 1 칩이 본딩되는 기판 (2) 의 땜납 범프들 (30) 에 각각의 칩 (1) 의 패드들 (10) 을 링크하고, 제 2 칩은 제 1 칩에 본딩되는 것을 알 수 있다.
칩-온-칩 (CoC) 기술을 사용하여 칩들을 적층하는 것은 오늘날까지 이 분야에서 (예를 들어, 전화들 등에서) 가장 밀집하고 가장 통상적으로 사용되는 기법들 중 하나이다. 적층된 칩들 (1) 은 접속 패드들 (10) 및 이들 패드들로부터 리딩하는 전기적 본딩 와이어들 (15) 을 포함한다.
그러나, 이러한 CoC 기술을 사용하여 획득된 스택에 의해 차지되는 "풋프린트" 또는 수평 영역 (즉, 스택의 방향 z 에 수직인 평면 x,y 내의 영역) 은 일반적으로 WDoD 기술을 사용하여 획득된 것의 2 배만큼 크다. 소형 칩들의 경우 6 x 6 ㎟ 사이에 그리고 대형 칩들의 경우 9 x 9 ㎟ 사이에 통상 포함되는 수평 영역들을 갖는, 가변 사이즈의 칩들은 일반적으로 접속 범프들에 의해 스택을 다른, 외부의 회로와 상호접속하는 상호접속 회로 (2) 상에 적층된다. 가변 영역들을 갖는 칩들의 스택의 경우에, 그들은 감소하는 영역의 순서로 적층된다 (가장 큰 칩이 PCB 상에서 스택의 저부에 있고, 가장 작은 칩이 스택의 상부에 있다).
캐리어 기판상의 땜납 범프들 (30) 은 공간의 실질적인 양을 차지한다. 이들 땜납 범프들에서, 각각의 와이어 리본 사이의 거리는 400 ㎛ 로부터 800 ㎛ 까지 변한다는 것, 즉 평균 500 ㎛ 라는 것이 추정된다. 4 개의 적층된 칩들의 경우, 스택 둘레의 4 x 500 ㎛ = 2000 ㎛ = 2 mm 의 거리가 획득되며, 즉 이들 전기 본딩 와이어들이 제공되는 스택의 경우,
- 4 개의 소형 칩들의 스택의 경우 (6 mm + (2 x 2 mm)) x (6 mm + (2 x 2 mm)) = 100 ㎟ 의 수평 영역인 반면, WDoD 를 사용하면, 칩들의 둘레에 100 ㎛ 가 존재하고, 그것은 6.2 x 6.2 = 38.5 ㎟ 의 영역을 제공하며, 즉 CoC 기술을 사용하는 영역보다 2.5 배 더 작고,
- 적어도 하나의 대형 칩을 갖는 4 개의 칩들의 스택의 경우 (9 mm + (2 x 2 mm)) x (9 mm + (2 x 2 mm)) = 169 ㎟ 의 수평 영역인 반면, WDoD 를 사용하면, 9.2 x 9.2 = 84.6 ㎟ 의 영역을 제공하며, 즉 CoC 기술을 사용하는 영역보다 2 배 더 작다.
더욱이, 본딩 와이어들의 길이는 칩에 가장 가까운 리본과 칩으로부터 가장 멀리 떨어진 리본 사이에서 1 로부터 3 으로 변한다.
{기판에 본딩된 PCB - 와이어들을 갖는 스택} 어셈블리가 다음에 수지로 오버몰딩되고, 그 후 제조자에게 전달될 준비가된 3D 전자 모듈을 획득하기 위해 다이싱된다.
이에 따라, 스택이 마이크로웨이브 주파수 도메인에서, 특히 2 GHz 를 넘어서 동작하는 칩들을 포함할 때 신호 무결성의 문제가 발행한다.
결과적으로, 제조 비용, "풋프린트" 및 마이크로웨이브 주파수들에서의 신호 무결성의 면에서 상술한 필요들 모두를 동시에 충족시키는 적층된 칩들을 상호접속하는 프로세스에 대한 필요가 여전히 존재한다.
더욱 구체적으로는, 본 발명의 하나의 주제는, 수직 방향으로 지칭되는 방향으로, 전자 다이들의 스택을 포함하는 3D 전자 모듈이고, 각각의 다이는 상호접속 패드들이 제공된 적어도 하나의 칩을 포함한다. 이러한 스택은 접속 범프들이 제공된, 모듈에 대한 상호접속 회로에 부착된다. 각각의 칩의 패드들은 모듈에 대한 상호접속 회로에 그들 자신이 전기적으로 링크되는 수직 버스들에 전기 본딩 와이어들에 의해 접속되며, 본딩 와이어 및 그것이 링크되는 수직 버스는 칩의 패드와 상호접속 회로 사이의 전기 도체를 형성한다. 그것은 주로 각각의 전기 본딩 와이어가 수직 평면에서 경사진 각도를 형성함으로써 그것의 수직 버스에 링크되는 것 및 하나의 다이의 칩의 패드와 대응하는 수직 버스 사이의 본딩 와이어의 길이가 다른 다이의 칩의 하나의 동일한 패드와 대응하는 수직 버스 사이의 본딩 와이어의 길이와 상이한 것을 특징으로 하고, 이것은 하나의 다이의 칩의 패드와 상호접속 회로 사이의 전기 도체, 및 다른 다이의 칩의 상기 동일한 패드와 상호접속 회로 사이의 전기 도체가 동일한 길이이도록, 하나의 다이로부터 다른 다이까지의 수직 버스의 수직 길이에서의 차이를 보상하기 위해 비직선 방식으로 본딩 와이어를 배선함으로써 획득된다.
하나의 실시형태에 따르면, 상호접속 회로는 경사진 본딩 와이어들을 포함하고 수직 버스들은 상호접속 회로 외부에 위치된 평면에 존재한다.
다른 실시형태에 따르면, 상호접속 회로는 임의의 본딩 와이어들을 포함하지 않고 수직 버스들이 상호접속 회로를 통과한다.
칩들은 1 GHz 이상에서 실행할 수 있을 수도 있다.
금속화 및 에칭에 의해 통상 획득되는 수직 버스들의 두께는 일반적으로 10 ㎛ 보다 작다.
하나의 대안에 따르면, 수직 버스들은 금속화된 비아들의 형태를 취한다.
수동 컴포넌트들을 갖고 본딩 와이어들을 포함하는 전자 회로가 스택으로 삽입될 수도 있다.
본 발명의 다른 주제는 상술된 바와 같은 3D 전자 모듈을 제조하기 위한 프로세스로서, 그것은 집합적으로 수행되는 다음의 단계들을 포함하는 것을 특징으로 하고:
A) 상호접속 회로의 상부에 전자 다이를 적층하고, 수직 평면에서 기울어진 본딩 와이어들을 획득하도록 본딩 와이어들에 의해 상호접속 회로와 동일한 레벨에 위치되는 금속화된 기판에 칩 (또는 칩들) 의 패드들을 접속하는 단계, 미리 정의된 스택이 획득될 때까지 선행의 스택의 상부에 적층된 새로운 전자 다이로 이러한 단계를 반복하는 단계;
B) 스택 및 그것의 본딩 와이어들, 및 상호접속 회로를 오버몰딩하기 위해 에폭시 수지를 디포짓하는 단계;
C) 복수의 패키지들을 획득하기 위해 스택 외부에 위치되는 수직 평면들을 따라 수지를 통해 수직으로 절단하는 단계;
및 그것은 각각의 패키지에 대해 개별적으로 수행되는 다음의 단계를 포함하는 것을 특징으로 한다:
수직 버스들을 형성하도록 그리고 3D 전자 모듈을 획득하도록 패키지의 수직 면들을 금속화하고 에칭하는 단계.
하나의 대안에 따르면, 3D 전자 모듈을 제조하기 위한 프로세스는 집합적으로 수행되는 다음의 단계들을 포함한다:
A) 상호접속 회로의 상부에 전자 다이를 적층하고, 수직 평면에서 기울어진 본딩 와이어들을 획득하도록 본딩 와이어들에 의해 상호접속 회로와 동일한 레벨에 위치되는 금속화된 기판에 칩 (또는 칩들) 의 패드들을 접속하는 단계, 미리 정의된 스택이 획득될 때까지 선행의 스택의 상부에 적층된 새로운 전자 다이로 이러한 단계를 반복하는 단계;
B) 스택 및 그것의 본딩 와이어들, 및 상호접속 회로를 오버몰딩하기 위해 에폭시 수지를 디포짓하는 단계;
C) 스택 외부의 수지를 통해 비아들을 천공하고, 수직 버스들을 형성하기 위해 그 비아들을 금속화하는 단계;
C) 복수의 패키지들을 획득하기 위해 비아들을 넘어 수직 평면들을 따라 수지를 통해 수직으로 절단하는 단계.
상호접속 회로는 임의의 본딩 와이어들을 포함할 필요가 없으며; 절단 동작은 PCB 를 통과하는 수직 평면을 통해 수행된다.
상호접속 회로는 금속화된 기판에 링크되는 본딩 와이어들을 포함할 수도 있으며; 절단 동작은 상호접속 회로와 금속화된 기판 사이에 위치된 수직 평면을 통해 수행되고, 본딩 와이어들은 수직 절단 평면에서 경사진 각도를 형성한다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여 및 비제한적인 예시로써 주어진, 다음의 상세한 설명을 읽을 때에 분명해질 것이다.
도 1 은, 상술된 바와 같이, 종래 기술에 따른 CoC 기술을 사용하여 획득된 3D 전자 모듈의 예의 개략 단면도를 도시한다.
도 2a 및 도 2b 는 직각들에서의 (도 2a) 및 경사진 (비직각) 각도들에서의 (도 2b) 전기 접속들의 개략 단면도를 도시한다.
도 3 은 본 발명에 따른 프로세스를 통해 제조되는 표준 PCB 를 갖는 3D 전자 모듈의 예의 개략 단면도를 도시한다.
도 4 는 본 발명에 따른 프로세스를 통해 제조되는 본딩 와이어들을 갖는 PCB 를 갖는 3D 전자 모듈의 예의 개략 단면도를 도시한다.
도 5a 및 도 5b 는 위에서 본 (도 5a) 및 단면도인 (도 5b) 비아들의 형태의 수직 버스들의 하나의 실시형태를 개략적으로 도시한다.
도 6 은 비직선 본딩 와이어들, 에칭된 수직 버스들 및 본딩 와이어들을 갖지 않는 PCB 를 갖는 본 발명에 따른 3D 전자 모듈의 예의 개략 사시도를 도시한다.
하나의 도면으로부터 다른 도면까지, 동일한 엘리먼트들은 동일한 참조 부호들을 지닌다.
설명의 나머지에서, 표현 "높은" 및 "낮은" 은 기술된 도면들의 배향에 대해 사용된다. 3D 전자 모듈이 다른 배향들에 따라 위치될 수도 있는 한에서, 방향 용어는 예시로써 표시되고 제한하는 것이 아니다.
본 발명에 따른 솔루션은 CoC 및 WDoD 기술들의 독창적인 결합에 기초한다. 칩들은 CoC 기술을 사용하여 상호접속 회로보드상에 적층되고 전체 어셈블리는 수지로 오버몰딩된다. 다음에, WDoD 기술을 사용하여, 이러한 어셈블리가 수직으로 다이싱되고 절단면들의 표면들 상에 보이는 본딩 와이어들은 그 후 칩들을 서로에 그리고 상호접속 회로와 수직으로 상호접속할 목적으로 수직 금속 버스들에 접속된다.
출원인은 마이크로웨이브 주파수 도메인에서 동작하는 스택의 면들상에 수직 접속들을 갖는 3D 전자 모듈의 문제의 원인을 식별했다. 구체적으로, 도 2a 에 도시된 바와 같이 직각들로 (α1 = 90°) 로 위치되는 전기 도체들 (칩들 (1) 로부터 리딩하는 도체들 (15) 및 수직 도체들 (41)) 사이에 T-접속들을 행할 때, 전자들이 접속의 사이트에서 반사되며, 이것은 전기 접속을 방해하고 그것을 약화시킨다.
이들 전자 반사들을 피하기 위한 본 발명에 따른 솔루션은, 스택의 수평 영역을 최소로 유지하면서, 수직 버스들 (41) 과의 접속들의 사이트에서, 도 2b 에 도시된 바와 같이 경사진 접속들, 즉 경사지거나 비직각들인 (α2 < 90°또는 α2 > 90°) 접속들을 행하는 것이다.
그러한 3D 전자 모듈을 제조하기 위한 프로세스의 단계들이 이제 상세히 기술될 것이다.
스택을 위한 기판이 제조된다. 기판은 구리로된 도전성 와이어들을 포함하는 PCB 또는 텅스텐, 니켈 또는 금으로된 도전성 와이어들을 포함하는 알루미나 기판일 수도 있는 일반적으로 다층, 상호접속 회로 (2) 이다. 상세한 설명의 나머지 전체를 통해, PCB 가 상호접속 회로로서 예시로써 사용될 것이다. 이러한 PCB 는 복수의 구성들을 가질 수도 있다:
- 도 3 에 도시된 바와 같이 평면 D 를 따라 수지 (5) 내에 오버몰딩된 어셈블리를 다이싱할 때 그것은 그것 자체가 다이싱되도록 스택 (4) 의 수평 영역보다 큰 수평 영역을 갖는 표준 PCB (2a), 즉 본딩 와이어들을 갖지 않는 PCB: PCB (2a) 와 칩들 (1) 로부터 리딩하고 스택의 절단면들의 표면상에 보이는 본딩 와이어들 (15) 의 단면들 (151) 사이의 수직적 상호접속은 절단 단면들 (151) 에 연결되고 PCB 내에 포함된 금속 도체들 (121) 과 만나는 수직 버스들 (141) 을 형성함으로써 행해진다.
- 공간 애플리케이션들을 포함하는 소정의 애플리케이션들의 경우, PCB 를 다이싱하지 않는 것이 바람직하다. 그러한 경우에, 스택 (4) 의 다른 와이어들 (15) 과 일관되도록, 그의 외주에 배열되는 접속 패드들 (20) 로부터 리딩하는 본딩 와이어들 (25) 을 갖는 PCB (2b) 가 사용된다. 수직 상호접속들은 그 후 PCB 의 도체들 (21) 을 통과하지 않고 와이어들의 모든 단면들 (151, 251) 사이에서 행해진다.
양자의 경우들에서, 상호접속 회로 (2) 는 그 자신이:
ㅇ 도 3 및 도 4 에 도시된 바와 같이, 임베딩된 다이 프로세스에 따라 현재의 트렌드인, PCB 내에 임베딩되는;
ㅇ PCB 또는 알루미나 기판의 뒷면측 (= 저부) 에 리플로우 납땜 및/또는 와이어-본딩에 의해 부착되고, 그 후 상부측이 칩-온-칩 칩들의 와이어-본딩을 위해 사용되도록, 평탄한 표면을 갖도록 오버몰딩되는
컴포넌트들 (22) (일반적으로 수동 컴포넌트들) 을 포함할 수도 있다.
물론, 컴포넌트들을 갖는 PCB 또는 알루미나 기판이 본딩 와이어들 없이 표준 방식으로 사용될 때, PCB 또는 알루미나 기판을 통한 D 를 따른 다이싱 동작은 도 3 에서 알수 있듯이 컴포넌트의 외부에서 수행된다.
스택 (4) 은 그 후 칩-온-칩 제조 프로세스의 제 1 단계들을 따라 이러한 PCB 상에 형성된다. 제 1 칩이 PCB 에 본딩되고 그 후 와이어들 (15) 을 사용하여 배선되며, 제 2 칩이 제 1 칩에 본딩되고, 그 후 배선되고, 제 3 칩이 선행하는 레벨에 본딩되고 그 후 배선되는 등이다. 스택의 각각의 레벨은 하나 이상의 칩들 (1) 을 포함할 수도 있다: 이들은 그 후 적어도 하나의 칩 (1) 을 포함하는 전자 다이들 (16) 로서 지칭된다. 도 3 및 도 4 를 참조하여 기술된 다음의 단계들은 집합적으로 수행된다:
A) 예를 들어 에폭시 접착제와 같은 접착제 (12) 에 의해 상호접속 회로 (2) 의 상부에 다이 (16) 를 적층하고, 경사진 본딩 와이어들, 즉 도 2b 에 도시된 바와 같이 수직 평면 (z) 에서 기울어진 와이어들을 획득하도록, 전기 본딩 와이어들 (15) 을 통해 PCB (2) 상에 위치된 금속화된 기판 (6) 에 다이 (16) 의 칩 (또는 칩들) 의 패드들 (10) 을 접속하는 단계; 적어도 2 개의 다이들의, 그리고 통상적으로 4 개 내지 9 개의 다이들을 포함하는 다이들의 미리 정의된 스택을 획득할 때까지 하위의 다이의 상부에 새로운 다이를 적층함으로써 이러한 단계를 반복하는 단계. 캐리어 기판 (6) 은 PCB (2) 의 부분을 형성할 수 있을 것이지만, 그것의 기능은 단지 여러 와이어들 (15) 에 대한 땜납 범프들 (30) 을 지니는 것이기 때문에 PCB 와 같이 복수의 상호접속 레벨들을 요구하지 않는 더 단순한 캐리어를 사용하는 것이 덜 고가이다. 한 장의 니켈- 또는 금-금속화된 구리와 같은 금속 캐리어 (6) 가 충분하다.
B) 경사진 본딩 와이어들 (15 (및 선택적으로 25)), 및 PCB (2) 와 함께 스택 (4) 을 오버몰딩하기 위해 에폭시 수지 (5) 를 디포짓하는 단계;
C) 복수의 패키지들을 획득하기 위해 스택 외부에 위치되는 수직 절단 평면들을 따라 수지 (5) 를 통해 절단하는 단계. 와이어들 (15) 의 세트의 단면들은 모듈의 1, 2, 3, 또는 4 개의 면들상에 나타나며, 본딩 와이어들은 대응하는 절단 평면들에서 경사진 각도를 형성한다.
표준 PCB (2a) 를 사용할 때, 하나 (또는 그 이상) 의 수직 절단 평면(들) (D) 은, 통상 가장 큰 수평 영역을 갖는 칩 (1) 의 에지로부터 대략 0.2 mm 에 위치되면서, 도 3 에 도시된 바와 같이 PCB 를 통과한다.
도 4 에 도시된 바와 같은 본딩 와이어들을 갖는 PCB (2b) 를 사용할 때, 제조 프로세스는 단계 A) 에서와 같이 경사진 본딩 와이어들을 획득하도록 본딩 와이어들 (25) 을 사용하여 금속화된 기판 (6) 에 PCB (2b) 의 패드들 (20) 을 접속하는 (단계 A 전의) 이전 단계를 포함한다. 단계 C) 의 수직 절단 평면은 (상부에 적층된 다이들의 수평 영역들보다 큰 수평 영역을 갖는) PCB (2b) 와 금속화된 기판 (6) 사이에 위치된다.
D) 이 단계 D 는 각 패키지에 대해 개별적으로 수행된다: 패키지의 4 개의 수직 면들은 금속화되고 그 후 본딩 와이어들 (15) 의 단면들 (151), 및 선택적으로 단면들 (251) 을 PCB (2) 에 링크하여, 3D 전자 모듈을 획득하는 금속 접속 버스들 (41) 을 형성하기 위해 에칭된다. 이들 수직 버스들 (41) 은 거의 평면형이다: 그들은 (z 에 수직인 방향으로) 두께가 10 ㎛ 미만이다.
하나의 대안에 따르면, 단계들 C 및 D 는 다음의 집합적인 단계들에 의해 대체된다:
C') 단계 B 에서 디포짓된 수지 (5) 를 통해 그리고 스택 (4) 의 외부에 수직 비아들을 천공하는 단계로서, 본딩 와이어들 (15) 은 도 5b 에 도시된 바와 같이 이들 비아들과 경사진 각도를 형성하는, 상기 수직 비아들을 천공하는 단계, 및 본딩 와이어들의 단면들을 PCB 에 접속하기 위한 수직 버스들 (41) 을 형성하기 위해 비아들을 금속화하는 단계. 그들은 도 5a 에 도시된 바와 같이 평행한 평면들에서 선택적으로 위치된다. 이러한 기법은 특허들 n°2 895 568 및 n°2 923 081 (발명자: Christian Val) 에 기술되어 있다. 사용되는 PCB 에 따라, 비아들은 본딩 와이어들을 갖지 않는 표준 PCB 에 대한 PCB 를 통해 또는 PCB 와 본딩 와이어들을 갖는 PCB 에 대한 금속화된 기판 사이에서 천공된다.
D') 복수의 3D 전자 모듈들을 획득하기 위해, D 를 따라, 비아들을 넘어 어셈블리를 수직으로 다이싱하는 단계.
스택의 수직 면들에 의해 상호접속되는 3D 전자 모듈이 따라서 획득되고, 칩들로부터 리딩하는 본딩 와이어들은 상호접속들의 수직 평면과 비직각 (α2) 을 형성한다. 따라서, 특히 (1 GHz 를 넘는) 고주파수들에서, 전자 반사들이 회피된다.
하나의 칩으로부터 다른 칩으로의 신호들의, 특히 고주파수 (> 1 GHz) 신호들에 대한 무결성을 보장하기 위해, 신호들 사이에 동일한 (또는 가능한 가장 가까운) 임피던스를 갖는 것이 필요하다; 달리 진술하면, 기생 커패시턴스들 및 인덕턴스들은 동일한 길이의 도체들에서 동일하기 때문에 동일한 길이의 전기 도체들을 갖는 것이 필요하다.
수직 버스 (41) 를 통한, 스택 (4) 의 상부에 위치된 다이 (16) 의 칩 (14) (도 6 에 도시) 의 패드 (10) 와 PCB (2a 또는 2b) 사이의 전기 도체 (15) 의 길이는, 동일한 수직 버스 (41) 를 통한, 스택 (4) 의 저부에 위치된 다이 (16) 의 칩 (11) 의 패드 (10) 와 PCB (2a 또는 2b) 사이의 전기 도체 (15) 의 길이보다 선험적으로 훨씬 크다. 이러한 전기 접속 길이는 다이 당 다수의 칩들이 존재할 때 잠재적으로 다이의 평면에서 xy 의 면에서 그것의 위치에 그리고 스택에서 (높이의 면에서) 그것의 위치에 의존하여 하나의 칩으로부터 다른 칩으로 변화한다. 본 발명에 따르면, 길이에 있어서의 이들 차이들은, 비직선 배선에 의해, 칩의 패드와 수직 버스와의 접속 사이에서, 즉 수직 버스에 대한 그것의 접속 이전에 본딩 와이어의 길이를 증가시킴으로써 보상된다. 달리 진술하면, 전기 도체의 길이는 모든 도체들이 (패드로부터 상호접속 회로까지) 동일한 전체 길이를 갖도록 그것의 수직 길이를 보상하도록 조정된다. 더욱 구체적으로, 수직 도체들 (41) 은 그들이 에칭되는지 또는 금속화된 비아들의 형태인지 여부에 관계없이 직선형이기 때문에, 따라서, 선행의 길이들, 즉 본딩 와이어들의 길이들을 조정하는 것이 필요하다. 따라서, 도체는 이러한 이유로 칩의 패드 (10) 와 대응하는 수직 버스 (41) 사이에서 항상 직선으로 라우팅되지는 않는다. 따라서, 도 6 에서 알 수 있듯이:
- (저부, 칩 (11) 에서) 제 1 다이 (16) 의 칩에 대응하는 전기 도체는 L1' + L2' + L3' 를 측정하며, 여기서 L1' + L2' 는 금속 버스 (41) 과 만날 때까지 칩의 패드 (101) 로부터 리딩하는 비직선 와이어 (15) 의 길이이고, L3' 는 이러한 만남부와 PCB (2a) 의 도체 (21) 사이의 버스 (41) 를 따른 거리이다;
- (상부, 칩 (14) 에서; 중간 다이들은 미도시) 마지막 다이 (16) 의 칩에 대응하는 도체는 L1 + L4 + L3' 를 측정하며, 여기서 L1 은 동일한 금속 버스 (41) 와 만날 때까지 칩의 패드 (104) 로부터 리딩하는 비직선 와이어 (15) 의 길이이고, L4 + L3' 는 이러한 만남부와 PCB (2a) 의 도체 (21) 사이의 버스 (41) 를 따른 거리이다.
L4 가 스택에서의 다이의 레벨에 의해 영향을 받고, L1 은 일반적으로 패드와 수직 버스와의 만남부 사이의 직선 배선에 의해 결정되기 때문에, 따라서 도체들의 길이들에서의 차이들을 보상하는 것은:
L1' + L2' = L1 + L4
를 제공하도록 L1' 및 L2' 를 선택하는 것이 된다.
도면에서 그리고 그것을 과부하시키지 않도록, 다이 당 단지 하나의 도체만이 도시된다. 물론, 이러한 방식으로 길이를 보상하는 것은 관계된 모든 도체들에 적용된다. 하나의 동일한 다이에 대해, 비선형 와이어 결합들은 교차하지 않는 (접촉하지 않는) 금속 본딩 와이어들을 사용하여, 또는 다르게는 교차될 수도 있는 절연된 본딩 와이어들을 사용하여 행해질 수도 있다.
이러한 타입의 비선형 와이어 결합은 칩들을 와이어-본딩하기 위해 새로운 장비를 사용하여 산업적으로 행해질 수도 있으며, 그 장비는 칩-온-칩 기법들을 위해 와이어들의 라우팅을 용이하게 하기 위해 개발되었다; 본 발명에 따른 제조 프로세스는 교차를 회피하기 위해 이러한 디바이스를 사용하지 않고 대신 일정한 임피던스를 확보하기 위해 이러한 디바이스를 사용한다.
스택에서 하나의 다이로부터 다른 다이까지, 칩들 (1) 은 동일할 수도 있지만, 동일할 필요는 없다. 상이한 칩들의 경우에, 일반적으로 하나의 다이로부터 다른 다이까지 하나의 칩의 패드들 (10) 과 수직 버스들에 대한 그들의 접속 (151) 사이에 본딩 와이어들의 배선 (경로) 을 차별화하는 것이 필요하다. 동일한 칩들의 경우에, 하나의 동일한 패드로부터 리딩하는 본딩 와이어들은 일반적으로 (동일한 수직 버스인) 대응하는 수직 버스에 의해 하나의 다이로부터 다른 다이까지 동일한 칩들에 대해 단락된다. 그러나, 하나의 칩의 패드와 연관된 신호가 다른 다이에 위치된 동일한 칩의 동일한 패드와 연관된 신호와 독립적인 것이 필요할 수도 있다. 본딩 와이어들을 단락시키는 것이 회피되어야 하는 모든 이러한 경우들에서, 간접 라우팅이 상이한 수직 버스들을 조인시키기 위해 또한 수행된다. 그러나, 동일한 임피던스들을 획득하는 것이 필요하지 않기 때문에, 본딩 와이어들의 길이들을 보상하는 것은 필요하지 않다.
수동 컴포넌트들 (22) 을 포함하는 PCB 를 스택 (4) 으로 삽입하는 것이 가능하다. 구체적으로, 이들 수동 컴포넌트들은 그들의 본딩 패드들이 리플로우 납땜에 의한 부착을 위해서만 의도되고 그들을 와이어-본딩하는 것이 가능하지 않기 때문에 와이어들 (15) 을 사용하여 와이어-본딩될 수 없다. 이러한 경우에, 이들 컴포넌드들은 스택 (4) 으로 삽입되는 PCB 에 종래와 같이 부착 및 납땜될 수도 있다. 이러한 PCB 는 아마도 표준 형태 (2a) 를 취할 것이다.

Claims (12)

  1. 3D 전자 모듈로서,
    수직 방향으로 지칭되는 방향으로, 전자 다이들 (16) 의 스택 (4) 을 포함하고,
    각각의 다이는 상호접속 패드들 (10) 이 제공된 적어도 하나의 칩 (1) 을 포함하며,
    상기 스택은 접속 범프들이 제공된 상기 모듈에 대한 상호접속 회로 (2) 에 부착되고,
    각각의 칩의 상기 패드들 (10) 은 상기 모듈에 대한 상기 상호접속 회로 (2) 에 그들 자신이 전기적으로 링크되는 수직 버스들 (41) 에 전기 본딩 와이어들 (15) 에 의해 접속되며,
    본딩 와이어 및 상기 본딩 와이어가 링크되는 수직 버스는 칩의 패드와 상기 상호접속 회로 사이의 전기 도체를 형성하고,
    각각의 전기 본딩 와이어 (15) 는 수직 평면에서 경사진 각도 (α2) 를 형성함으로써 그것의 수직 버스 (41) 에 링크되고,
    하나의 다이의 칩의 패드와 대응하는 수직 버스 사이의 상기 본딩 와이어의 길이가 다른 다이의 칩의 하나의 동일한 패드와 대응하는 수직 버스 사이의 상기 본딩 와이어의 길이와는 상이하며, 이것은 하나의 다이의 칩의 패드와 상기 상호접속 회로 사이의 전기 도체, 및 상기 다른 다이의 칩의 상기 동일한 패드와 상기 상호접속 회로 사이의 전기 도체가 동일한 길이이도록, 하나의 다이로부터 상기 다른 다이까지의 상기 수직 버스의 수직 길이에서의 차이를 보상하기 위해 비직선 방식으로 상기 본딩 와이어를 배선함으로써 획득되는 것을 특징으로 하는 3D 전자 모듈.
  2. 제 1 항에 있어서,
    상기 상호접속 회로 (2) 는 경사진 각도들 형성함으로써 수직 버스들에 링크되는 전기 본딩 와이어들 (25) 을 포함하고,
    상기 수직 버스들 (41) 은 상기 상호접속 회로 외부에 위치된 평면에 있는 것을 특징으로 하는 3D 전자 모듈.
  3. 제 1 항에 있어서,
    상기 상호접속 회로 (2) 는 임의의 본딩 와이어들을 포함하지 않고,
    상기 수직 버스들 (41) 은 상기 상호접속 회로를 통과하는 것을 특징으로 하는 3D 전자 모듈.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 칩들은 1 GHz 이상에서 실행할 수 있는 것을 특징으로 하는 3D 전자 모듈.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    적층된 다이들 (16) 의 수는 4 와 9 사이에 포함되는 것을 특징으로 하는 3D 전자 모듈.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 수직 버스들 (41) 의 두께는 10 ㎛ 미만인 것을 특징으로 하는 3D 전자 모듈.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 수직 버스들 (41) 은 금속화된 비아들의 형태를 취하는 것을 특징으로 하는 3D 전자 모듈.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    수동 컴포넌트들 (22) 을 갖고 전기 본딩 와이어들 (25) 을 포함하는 전자 회로가 상기 스택 (4) 으로 삽입되는 것을 특징으로 하는 3D 전자 모듈.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 3D 전자 모듈을 제조하기 위한 프로세스로서,
    상기 프로세스는 집합적으로 수행되는 다음의 단계들을 포함하는 것을 특징으로 하고:
    A) 상기 상호접속 회로 (2) 의 상부에 전자 다이 (16) 를 적층하는 단계 및 수직 평면에서 기울어진 본딩 와이어들을 획득하도록 전기 본딩 와이어들 (15) 에 의해 상기 상호접속 회로 (2) 와 동일한 레벨에 위치되는 금속화된 기판 (6) 에 상기 칩 (1) (또는 칩들) 의 패드들을 접속하는 단계, 미리 정의된 스택 (4) 이 획득될 때까지 선행의 스택의 상부에 적층된 새로운 전자 다이로 이러한 단계를 반복하는 단계;
    B) 상기 스택 및 그것의 본딩 와이어들, 및 상기 상호접속 회로를 오버몰딩하기 위해 에폭시 수지 (5) 를 디포짓하는 단계;
    C) 복수의 패키지들을 획득하기 위해 상기 스택의 외부에 위치되는 수직 평면들을 따라 상기 수지를 통해 수직으로 절단하는 단계; 및
    상기 프로세스는 각각의 패키지에 대해 개별적으로 수행되는 다음의 단계를 포함하는 것을 특징으로 하는 3D 전자 모듈을 제조하기 위한 프로세스:
    상기 수직 버스들 (41) 을 형성하도록 그리고 3D 전자 모듈을 획득하도록 패키지의 수직 면들을 금속화하고 에칭하는 단계.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 3D 전자 모듈을 제조하기 위한 프로세스로서,
    상기 프로세스는 집합적으로 수행되는 다음의 단계들을 포함하는 것을 특징으로 하는 3D 전자 모듈을 제조하기 위한 프로세스:
    A) 상기 상호접속 회로 (2) 의 상부에 전자 다이 (16) 를 적층하는 단계 및 수직 평면에서 기울어진 본딩 와이어들을 획득하도록 본딩 와이어들 (15) 에 의해 상기 상호접속 회로와 동일한 레벨에 위치되는 금속화된 기판 (6) 에 상기 칩 (1) (또는 칩들) 의 패드들 (10) 을 접속하는 단계, 미리 정의된 스택 (4) 이 획득될 때까지 선행의 스택의 상부에 적층된 새로운 전자 다이로 이러한 단계를 반복하는 단계;
    B) 상기 스택 및 그것의 도체들, 및 상기 상호접속 회로를 오버몰딩하기 위해 에폭시 수지 (5) 를 디포짓하는 단계;
    C) 상기 스택의 외부의 상기 수지를 통해 비아들을 천공하고, 상기 수직 버스들 (41) 을 형성하기 위해 상기 비아들을 금속화하는 단계;
    D) 복수의 패키지들을 획득하기 위해 상기 비아들을 넘어 수직 절단 평면들을 따라 상기 수지 (5) 를 통해 수직으로 절단하는 단계.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 상호접속 회로 (2a) 는 임의의 전기 본딩 와이어들을 포함하지 않고,
    절단 동작은 상기 상호접속 회로를 통과하는 적어도 하나의 수직 절단 평면을 통해 수행되는 것을 특징으로 하는 3D 전자 모듈을 제조하기 위한 프로세스.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 상호접속 회로 (2b) 는 수지를 디포짓하는 단계 전에 금속화된 기판 (6) 에 링크되는 본딩 와이어들 (25) 을 포함하고,
    절단 동작은 상기 상호접속 회로와 상기 금속화된 기판 사이에 위치된 적어도 하나의 수직 절단 평면을 통해 수행되고,
    상기 상호접속 회로에 대한 상기 본딩 와이어들 (25) 은 상기 수직 절단 평면에서 경사진 각도를 형성하는 것을 특징으로 하는 3D 전자 모듈을 제조하기 위한 프로세스.
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