JP7134077B2 - 半導体装置および電子装置 - Google Patents

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    • H01L2924/1901—Structure
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Description

本発明は、半導体装置および半導体装置を含む電子装置に関し、例えば、配線基板上に半導体チップが搭載された半導体装置および電子装置に適用して有効な技術に関する。
特許文献１（特開平１１－１４５３１９号公報）には、半導体チップが搭載される配線基板において、複数の半田ボールが接続された下面において半導体チップが搭載された領域の反対側には半田ボールが配置されない構造の半導体装置が記載されている。
特開平１１－１４５３１９号公報
半導体チップが搭載されるチップ搭載面の反対側に複数の半田ボールなどの端子がマトリクス状に配置された、ＢＧＡ（Ball Grid Allay）タイプの半導体装置の場合、配線基板の被実装面に外部端子を配列させることができるので、半導体装置の端子数を増加させつつ、半導体装置の実装面積の増大を抑制する一つの解決策として有効である。
しかし、配線基板は反り変形が発生し易く、この反り変形に関連する課題が生じる。例えば、反り変形により、複数の端子のコプラナリティ（端子の頂点の高さのバラつき）が大きくなると、複数の端子のうちの一部が実装基板の端子と接続されない。例えば、配線基板に搭載される半導体チップの回路を安定的に動作させるためには、電源電位や基準電位を供給する経路が多数必要である。しかし、コプラナリティが大きいと、端子の一部が実装基板の端子と接続されない為、必要な電力が不足する場合がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置が有する配線基板の下面は、上面に搭載された半導体チップと重なる第１領域と、上記第１領域を囲み、かつ、上記半導体チップと重ならない第２領域と、を含む。上記第１領域は、上記配線基板の上記下面に形成される複数の第２端子が配置されない第３領域と、上記第３領域を囲み、かつ、上記複数の第２端子が配置される第４領域と、を含む。上記複数の第２端子は、上記第１領域の上記第４領域に配置される複数の第１領域端子と、上記第２領域に配置される複数の第２領域端子と、を含む。上記複数の第１領域端子は、上記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および上記半導体チップの回路に基準電位を供給する複数の基準端子、を含む。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ－Ａ線に沿った断面図である。 図４に示す半導体チップが有する回路構成例を模式的に示す説明図である。 図１に示す半導体チップの表面（電極配置面）の平面図である。 図２に示す配線基板の上面において、半導体チップおよびアンダフィル樹脂を取り除いた状態を示す平面図である。 図７に示す配線基板において、最上層の絶縁膜を取り除いた第１層目の配線層のレイアウトの例を示す平面図である。 図７に示す配線基板において、第２層目の配線層のレイアウトの例を示す平面図である。 図９に示す配線層の中央部分を拡大した拡大平面図である。 図７に示す配線基板において、第３層目の配線層のレイアウトの例を示す平面図である。 図４に示す配線基板において、第４層目の配線層のレイアウトの例を示す平面図である。 図４に示す配線基板において、第５層目の配線層のレイアウトの例を示す平面図である。 図４に示す配線基板において、第６層目の配線層のレイアウトの例を示す平面図である。 図４に示す配線基板の反り変形のモデルを示す断面図である。 図３に示す配線基板の中央部周辺の拡大平面図である。 図１６に示す配線基板の変形例を示す拡大平面図である。 図１６に示す配線基板の他の変形例を示す拡大平面図である。 図１６に示す配線基板の他の変形例を示す拡大平面図である。 図４に示す半導体装置を実装基板に搭載した電子装置の断面図である。 図２０に示す実装基板の上面の拡大平面図である。 図２０に示す実装基板の下面の拡大平面図である。 図２２のコンデンサが搭載された領域周辺の拡大平面図である。 図５に対する変形例である半導体装置の回路構成例を模式的に示す説明図である。 図２４に示す半導体装置の配線基板の上面における端子レイアウトの構成例を示す平面図である。 図１５に対する変形例を示す断面図である。 図１５に示す半導体装置に対する他の変形例を示す断面図である。 図２７に示す配線基板において、第１層目の配線層のレイアウトの例を示す平面図である。 図２７に示す配線基板において、最下層の配線層のレイアウトの例を示す平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、以下の説明において、ある値と他の値とが「同じ」、あるいは「同一」と記載する場合があるが、「同じ」または「同一」の意味は、厳密に全く同じである場合の他、実質的に同等と見做せる範囲内において誤差がある場合も含む。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜半導体装置＞
まず、本実施の形態の半導体装置ＰＫＧ１の概要構成について、図１～図４を用いて説明する。図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の上面図である。また、図３は、図１に示す半導体装置の下面図である。また、図４は図１のＡ－Ａ線に沿った断面図である。なお、図示は省略するが、端子（端子２ＰＤ、ランド２ＬＤ、外部端子３０）の数は、図１～図４に示す態様以外にも種々の変形例が適用できる。
図１に示すように、本実施の形態の半導体装置ＰＫＧ１は、半導体チップ１０と、半導体チップ１０が搭載される上面（面、主面、チップ搭載面）２０ｔを有する配線基板２０と、を有する。例えば、図４は、図１に示す半導体装置の断面図であるが、見易さのため、外部端子３０の数は、図３に示す例よりも少なく表示されている。
図４に示すように、半導体チップ１０は、表面（主面、上面）１０ｔ、表面１０ｔとは反対側の裏面（主面、下面）１０ｂ、および、表面１０ｔと裏面１０ｂとの間に位置する側面１０ｓを有している。また、半導体チップ１０は、図２に示すように平面視において配線基板２０よりも平面積が小さい四角形の外形形状を成す。図２に示す例では、半導体チップ１０は、四つの側面１０ｓのそれぞれが、配線基板２０の四つの側面２ｓのそれぞれに沿って延びるように配線基板２０の上面２０ｔの中央部に搭載されている。
また、図４に示すように、半導体チップ１０の表面１０ｔには、複数の電極（チップ電極、電極パッド、電極部）１ＰＤが配列されている。本実施の形態では、半導体チップ１０の表面１０ｔには、複数の電極１ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップ１０の外部入出力端子である複数の電極１ＰＤを行列状に配置することで、半導体チップ１０が備える電極数が増大しても平面積の増大を抑制出来る。また、平面視において、半導体チップ１０の中央部分に電力供給用の電極１ＰＤが配置されている場合、半導体チップ１０の中央部分に形成されるコア回路に対する電力供給経路を短くできる。
半導体チップ１０の表面１０ｔは、配線基板２０の上面２０ｔと対向する。このように、半導体チップ１０の電極形成面である表面１０ｔが配線基板２０のチップ搭載面である上面２０ｔと対向するように半導体チップ１０が配線基板２０に搭載される方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
フリップチップ接続方式の場合、半導体チップ１０の表面１０ｔに配列される電極１ＰＤと配線基板２０の上面２０ｔに配列される端子２ＰＤとは、突起電極ＳＢを介して接続される。図４に示すように、複数の電極１ＰＤのそれぞれに突起電極ＳＢが接続され、半導体チップ１０の複数の電極１ＰＤと、配線基板２０の複数の端子２ＰＤとは、複数の突起電極ＳＢを介して、それぞれ電気的に接続されている。
突起電極ＳＢは、半導体チップ１０の表面１０ｔ上に突出するように形成された金属部材である。突起電極ＳＢは、本実施の形態では、電極１ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極１ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材は、例えば、鉛（Ｐｂ）入りのＳｎ－Ｐｂ半田材や、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫－ビスマス（Ｓｎ－Ｂｉ）、または錫－銅－銀（Ｓｎ－Ｃｕ－Ａｇ）、錫－銅（Ｓｎ－Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
半導体チップ１０を配線基板２０に搭載する際には、複数の電極１ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極ＳＢが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプが突起電極ＳＢとして用いられても良い。
図示は省略するが、本実施の形態に対する変形例として、半導体チップの裏面１０ｂが配線基板２０のチップ搭載面と対向する場合（フェイスアップ実装方式と呼ばれる）もある。この場合、半導体チップ１０の電極１ＰＤは表面１０ｔの周縁部に配列される。また、半導体チップの電極１ＰＤと配線基板２０の端子２ＰＤとは、図示しないワイヤを介して電気的に接続される。本実施の形態のように、フェイスダウン方式で半導体チップが配線基板２０上に搭載される場合、単位面積当たりの電極１ＰＤの配置密度を向上させることができる。また、本実施の形態のように、半導体チップ１０の電極１ＰＤと配線基板２０の端子２ＰＤとが、突起電極ＳＢを介して電気的に接続される方式の場合、ワイヤによる接続方式と比較して、電極１ＰＤと端子２ＰＤとの間の伝送経路のインピーダンスを低減できる。
また、図示は省略するが、半導体チップ１０の主面（詳しくは、半導体チップ１０の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極１ＰＤは、半導体チップ１０の内部（詳しくは、表面１０ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップ１０（詳しくは、半導体チップ１０の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面１０ｔには、半導体チップ１０の基材および配線を覆う絶縁膜が形成されており、複数の電極１ＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極１ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）からなる。
また、半導体チップ１０が搭載される配線基板２０は、図４に示すように、半導体チップ１０が搭載された上面２０ｔ、上面２０ｔとは反対側の下面（面、主面、被実装面）２０ｂ、および上面２０ｔと下面２０ｂの間に配置された複数の側面２０ｓ（図１～図２参照）を有する。また、図３に示すように、配線基板２０は、平面視において四角形の外形形状を成す。
配線基板２０は、チップ搭載面である上面２０ｔの端子２ＰＤと被実装面である下面２０ｂのランド２ＬＤとを電気的に接続する複数の配線層を有する。図４に示す例では、配線層は、上面２０ｔ側から順に、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５およびＷＬ６の６層の配線層を有している。各配線層は、絶縁膜２ｅにより覆われる。各配線層を覆う絶縁膜２ｅには、複数の開口部が設けられ、この複数の開口部のそれぞれには、ビア配線（ビア、層間導電路）２ｖが埋め込まれている。配線層ＷＬ１、ＷＬ２、ＷＬ３のそれぞれ、および配線層ＷＬ４、ＷＬ５、ＷＬ６のそれぞれは、複数のビア配線２ｖを介して電気的に接続される。
配線基板２０の複数の配線層は、例えば、ガラス繊維に樹脂を含浸させたプリプレグ材からなる絶縁層（コア層、コア材、コア絶縁層）２ＣＲの上面２Ｃａおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃａにある配線層ＷＬ３と下面２Ｃｂにある配線層ＷＬ４とは、上面２Ｃａと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線（層間導電路）２ＴＷを介して電気的に接続されている。
なお、図４では、配線基板の一例としてコア層である絶縁層２ＣＲを有する配線基板２０を示しているが、図４に対する変形例として、コア層を有しない、所謂、コアレス基板を用いることもできる。この場合、変形例の配線基板には、スルーホール配線２ＴＷは形成されない。また、この変形例の配線基板において、積層された複数の配線層同士は、各配線層の間に設けられた複数のビア配線２ｖを介して電気的に接続される。
配線基板２０の上面２０ｔには、半導体チップ１０と電気的に接続される複数の端子（端子部、パッド、半導体チップ接続用端子）２ＰＤが形成されている。複数の端子２ＰＤのそれぞれは、半導体チップ１０と配線基板２０とを電気的に接続するための内部インタフェース端子である。また、配線基板２０の下面２０ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド（端子、外部端子、電極、外部電極）２ＬＤが形成されている。ランド２ＬＤは、配線基板２０と外部装置（例えば後述する図２０に示す実装基板５０）とを電気的に接続するための外部インタフェース端子である。
複数の端子２ＰＤと複数のランド２ＬＤは、配線基板２０に形成された複数の配線２ｗ、および層間導電路である複数のビア配線２ｖおよび配線層ＷＬ３と配線層ＷＬ４とを電気的に接続するスルーホール配線２ＴＷを介して電気的に接続される。図４に示す例では、配線基板２０の配線層ＷＬ３と配線層ＷＬ４との間にコア層である絶縁層２ＣＲがある。コア層は、他の絶縁膜２ｅと比較して硬さが硬く、厚さが厚い。このため、絶縁層２ＣＲには、絶縁層２ＣＲの上面２Ｃａおよび下面２Ｃｂのうち、一方から他方まで貫通するように形成された複数のスルーホールが設けられている。この複数のスルーホールのそれぞれには、導体（例えば銅などの金属）が埋め込まれ、層間導電路として機能するスルーホール配線２ＴＷを構成する。配線基板２０が有する各配線層の詳細な構成は、後述する。
また、図４に示す例では、複数のランド２ＬＤのそれぞれには、外部端子（半田ボール、半田材、端子、外部端子、電極、外部電極）３０が接続されている。外部端子３０は、半導体装置ＰＫＧ１を後述する図２０に示す実装基板に実装する際に、実装基板側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。外部端子３０は、上記した突起電極ＳＢと同様に、例えば、鉛フリー半田からなる。
また、図３に示すように複数の外部端子３０は、行列状（アレイ状、マトリクス状）に配置されている。また、図３では図示を省略するが、複数の外部端子３０が接合される複数のランド２ＬＤ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２０の被実装面側に、複数の外部端子（外部端子３０、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２０の被実装面（下面２０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
なお、図１、図３および図４に示す例では、外部端子３０として、ボール形状の半田材である半田ボールを用いた、所謂、ＢＧＡ（Ball Grid Array）型の半導体パッケージを例示的にしめしているが、外部端子の配列および構造には、種々の変形例がある。例えば、図４に示す下面２０ｂにおいて、複数のランド２ＬＤを露出させた構造、あるいは、下面２０ｂにおいて露出する複数のランド２ＬＤに、薄い半田材を接合した構造などの変形例がある。これらの変形例の半導体パッケージは、ＬＧＡ（Land Grid Array）型と呼ばれる。
また、図４に示すように半導体チップ１０と配線基板２０の間には、アンダフィル樹脂（絶縁性樹脂）４０が配置される。アンダフィル樹脂４０は、半導体チップ１０の表面１０ｔと配線基板２０の上面２０ｔの間の隙間を塞ぐように配置される。また、アンダフィル樹脂４０は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ１０と配線基板２０の電気的接続部分（複数の突起電極ＳＢの接合部）を封止するように配置される。このように、複数の突起電極ＳＢの接続部を封止するようにアンダフィル樹脂４０を配置することで、半導体チップ１０と配線基板２０の電気的接続部分に生じる応力を緩和させることができる。
＜回路構成例＞
次に、図４に示す半導体チップが備える回路構成例について説明する。図５は、図４に示す半導体チップが有する回路構成例を模式的に示す説明図である。また、図６は、図１に示す半導体チップの表面（電極配置面）の平面図である。図６は平面図であるが、複数の電極１ＰＤｖ、複数の電極１ＰＤｇ、および複数の電極１ＰＤｓのそれぞれを識別するため、ドットパターンやハッチングを付している。図６において、円形で示される複数の電極１ＰＤのうち、電極１ＰＤｓは、白抜きで示され、電極１ＰＤｖは、ドットパターンで示され、電極１ＰＤｇはハッチングで示される。
図５に示すように半導体チップ１０は、半導体チップ１０の外部との間で電気信号ＳＩＧの入力あるいは出力を行う入出力回路１１と、入出力回路１１に接続され、信号データに対して処理（例えば演算処理など）を行うコア回路１２と、を有する。また、半導体チップ１０の複数の電極１ＰＤは、複数の電極１ＰＤｓ、複数の電極１ＰＤｖ、および複数の電極１ＰＤｇが含まれる。複数の電極１ＰＤｓのそれぞれは、入出力回路１１に接続され、電気信号を伝送する信号端子である。複数の電極１ＰＤｖのそれぞれは、コア回路１２に接続され、コア回路１２を駆動する電源電位ＶＤを供給する電源端子である。複数の電極１ＰＤｖ同士は互いに接続されている。また、複数の電極１ＰＤｇのそれぞれは、コア回路１２に接続され、コア回路１２に基準電位ＶＧを供給する基準電位端子である。複数の電極１ＰＤｇ同士は互いに接続されている。
なお、図５に示す例では、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、入出力回路１１にも電気的に接続されている。入出力回路１１には、電極１ＰＤｖより電源電位ＶＤが、電極１ＰＤｇより基準電位ＶＧが供給される。この電源電位ＶＤと基準電位ＶＧとの電位差により、入出力回路１１を駆動することができる。また、図５に示す例のように、複数の電極１ＰＤｖが互いに電気的に接続されている場合、例えばコア回路１２において、瞬間的に電力需要が大きくなった場合に、電源電位が複数の経路から供給される。このため、複数の電極１ＰＤｖのそれぞれに安定的に電源電位を供給できれば、瞬間的な電力需要増大に伴う電圧降下などの現象の発生を抑制できる。
また、図５に示す例の変形例として、入出力回路１１の駆動電圧とコア回路１２との駆動電圧が異なる場合、入出力回路１１に電源電位ＶＤとは異なる電源電位が供給されても良い。また、複数のコア回路１２があり、かつ複数のコア回路１２が互いに異なる駆動電圧で動作する場合、複数のコア回路１２に互いに異なる電源電位が供給されても良い。この場合、複数の電極１ＰＤｖが複数個ずつのグループ（電極群）に分かれていても良い。この場合、上記グループのそれぞれが電気的に分離されていれば、グループ毎に異なる電源電位を供給することができる。ただし、上記したように瞬間的な電力需要の増加に伴う電圧降下を抑制するためには、各電源電位を供給する経路がそれぞれ複数個ずつあることが好ましい。
また、図６に示すように、半導体チップ１０の表面１０ｔにおいて、複数の電極１ＰＤｓ、複数の電極１ＰＤｖ、および複数の電極１ＰＤｇのそれぞれは、規則的に配列されている。複数の電極１ＰＤｖおよび複数の電極１ＰＤｇは、表面１０ｔの中央部に最も多く配列されている。一方、複数の電極１ＰＤｓは、表面１０ｔの外周側、言い換えれば、表面１０ｔの外縁と上記中央部との間にある周辺部に最も多く配列されている。
図６に示す例では、複数の電極１ＰＤｓのそれぞれは、複数の電極１ＰＤの配列のうち、最外周、および最外周の一つ内側の周に配列されている。電気信号ＳＩＧ（図５参照）を伝送する配線経路は、後述する図９において、配線２ｗｓとして示すように、配線基板２０の外周側に引き出される。このため、半導体チップ１０の表面１０ｔにおいて、電気信号ＳＩＧを伝送する複数の電極１ＰＤｓのそれぞれを外周側に配列することにより、信号伝送経路の経路距離を短縮できる。
また、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、表面１０ｔにおいて、複数の電極１ＰＤｓの内側に配列されている。言い換えれば、複数の電極１ＰＤは、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇと、表面１０ｔの外縁との間に配列される。上記したコア回路１２（図５参照）は、平面視において表面１０ｔの中央部（複数の電極１ＰＤｖおよび複数の電極１ＰＤｇが配列される部分）と重なる（オーバーラップする）ように形成される。上記した入出力回路１１（図５参照）は、平面視において表面１０ｔの中央部と外縁との間に形成される。複数の電極１ＰＤｖおよび複数の電極１ＰＤｇがコア回路１２と重なっているように形成されることにより、コア回路１２に対する電源供給経路を短くできる。この結果、コア回路１２に電力を供給する際のロスやノイズを低減できる。
また、図６に示す例では、表面１０ｔの複数の電極１ＰＤの配列のうち、最外周、および最外周の一つ内側の周には、電極１ＰＤｖおよび電極１ＰＤｇは配置されていない。また、表面１０ｔの複数の電極１ＰＤの配列のうち、最外周の二つ以上内側の周には電極１ＰＤｓが配置されていない。ただし、図６では、半導体チップ１０の表面１０ｔにおいて、信号伝送用の電極１ＰＤｓを外周側に配列し、駆動電圧供給用の電極１ＰＤｖ、電極１ＰＤｇを中央部に配列する理想的な構成を示している。したがって、電極１ＰＤの配列には種々の変形例がある。
例えば、複数の電極１ＰＤｓのうちの一部が表面１０ｔの複数の電極１ＰＤの配列のうち、最外周の二つ以上内側の周に配列される場合もある。あるいは、最外周、および最外周の一つ内側の周に電極１ＰＤｖや電極１ＰＤｇが配列される場合もある。例えば、信号伝送において、信号伝送経路とリファレンス経路とを並走させる場合がある。このリファレンス経路として、基準電位の伝送経路を利用する場合、電極１ＰＤｓの近傍に基準電位用の電極１ＰＤｇが配列されることが好ましい。この場合、複数の電極１ＰＤｇのうちの一部が、複数の電極１ＰＤの配列のうち、最外周や最外周の一つ内側の周に配列されていることが好ましい。
また、図６に示すように、表面１０ｔの中央部において、複数の電極１ＰＤｖと複数の電極１ＰＤｇとは、以下のように配置される。すなわち、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、Ｘ方向に沿って列を成すように配置される。また、Ｘ方向と交差（図６では直交）するＹ方向において、Ｘ方向に並ぶ複数の電極１ＰＤｖから成る第１の電極列と、Ｘ方向に並ぶ複数の電極１ＰＤｇから成る第２の電極列とは、交互に配置される。複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、Ｘ方向において、同じ配置ピッチ（中心間距離）で配置される。同様に、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、Ｙ方向において、同じ配置ピッチ（中心間距離）で配置される。また、Ｘ方向に並ぶ複数の電極１ＰＤｖから成る第１の電極列は、Ｘ方向に並ぶ複数の電極１ＰＤｇから成る第２の電極列に対して、上記した配置ピッチに対して１／２シフトした位置に配置される。このように、複数の電極１ＰＤのそれぞれは千鳥状に配列される。
上記した「千鳥状に配列」とは、以下のように表現することができる。すなわち、Ｙ方向における第１列目にある複数の電極１ＰＤのそれぞれは、Ｙ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第１列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。また、Ｙ方向における第３列目にある複数の電極１ＰＤのそれぞれは、Ｙ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第３列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。また、Ｘ方向における第１列目にある複数の電極１ＰＤのそれぞれは、Ｘ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第１列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。また、Ｘ方向における第３列目にある複数の電極１ＰＤのそれぞれは、Ｘ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第３列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。
また、Ｘ方向に並ぶ複数の電極１ＰＤｖから成る第１列と、Ｘ方向に並ぶ複数の電極１ＰＤｇから成る第２列とに着目すると、Ｘ方向における複数の電極１ＰＤｖの配置ピッチ（中心間距離）と、Ｘ方向における複数の電極１ＰＤｇの配置ピッチ（中心間距離）と、は互いに等しい。
コア回路１２を安定的に動作させるためには、コア回路１２の動作時に、コア回路１２用の駆動電圧を安定的に供給する必要がある。半導体装置の性能向上に伴い、コア回路１２の動作速度（周波数）は高速化する。また、図５では、例示的に１個のコア回路１２を示しているが、半導体チップ１０の性能向上のため、一つの半導体チップ１０は複数の（多数の）コア回路１２を有し、そのコア回路１２のそれぞれが、高速で動作する。この場合、複数のコア回路１２の動作に応じて急激に変動する電力需要に対応して必要かつ十分な電力をタイミングよく供給する必要がある。また、消費電力低減の要請により、駆動電圧は低下傾向である。このため、供給される電圧のばらつきに対する許容マージンは小さくなり、低速動作時には問題にならなかったような小さなノイズが、コア回路１２の動作に影響を与える場合がある。
図５に示すコア回路１２の駆動電圧は、電源電位ＶＤと基準電位ＶＧとの電位差により規定される。このため、各コア回路１２の近傍に複数の電極１ＰＤｖおよび複数の電極１ＰＤｇが配置されていることが好ましい。また、電源電位の供給経路と基準電位の供給経路とが隣り合っている場合、隣り合う供給経路の相互インダクタンスにより、各経路のノイズを低減することができる。したがって、複数の電極１ＰＤｖの群および複数の電極１ＰＤｇの群が、それぞれ局所的に集まって配置されているより、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇがバランスよく分散して（例えば交互に）配列されていることが好ましい。
例えば図６に示す例では、半導体チップ１０が備える複数の電極１ＰＤは以下のように配列されている。すなわち、半導体チップ１０は、平面視において、Ｘ方向に複数の電極１ＰＤｖが配列される電源電位用電極群と、Ｘ方向に複数の電極１ＰＤｇが配列される基準電位用電極群と、を有する。この電源電位用電極群と基準電位用電極群とはそれぞれ複数列ずつ有り、平面視において、Ｙ方向に沿って交互に配列されている。この配列方法の場合、電極１ＰＤｖは、１個以上の電極１ＰＤｇと隣り合うように配列される。また、電極１ＰＤｇは、１個以上の電極１ＰＤｖと隣り合うように配列される。言い換えれば、半導体チップ１０は、互いに隣り合う電極１ＰＤｖと電極１ＰＤｇとの対を複数対有する。また、上記複数対において、隣り合う電極１ＰＤｖと電極１ＰＤｇとの離間距離は等距離である。図６に示すような電極１ＰＤの配列は、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇがバランスよく分散していると言える。
＜配線レイアウトの詳細＞
次に、図４に示す配線基板２０が有する各配線層における配線レイアウトについて図面を用いて詳細に説明する。図７は、図２に示す配線基板の上面において、半導体チップおよびアンダフィル樹脂を取り除いた状態を示す平面図である。図８は、図７に示す配線基板において、最上層の絶縁膜を取り除いた第１層目の配線層のレイアウトの例を示す平面図である。図７および図８では、図７に示すチップ搭載領域と重なっている領域を拡大して示している。図９は、図７に示す配線基板において、第２層目の配線層のレイアウトの例を示す平面図である。図１０は、図９に示す配線層の中央部分を拡大した拡大平面図である。図１１は、図７に示す配線基板において、第３層目の配線層のレイアウトの例を示す平面図である。図１２は、図４に示す配線基板において、第４層目の配線層のレイアウトの例を示す平面図である。図１３は、図４に示す配線基板において、第５層目の配線層のレイアウトの例を示す平面図である。図１４は、図４に示す配線基板において、第６層目の配線層のレイアウトの例を示す平面図である。図７～図１４のそれぞれは平面図であるが、信号伝送経路と、電源電位の供給経路と、基準電位の供給経路と、をそれぞれ識別するため、図６と同様の模様を付している。すなわち、図７～図１０において、信号伝送経路は白抜きで示され、電源電位の供給経路は、ドットパターンで示され、基準電位の供給経路はハッチングで示される。なお、既に説明した図３では、領域２Ｒ１およびその周辺にのみ、図６から図１４と同様のルールに則ってドットパターンまたはハッチングを付している。
半導体装置ＰＫＧ１の場合、半導体チップ１０と配線基板２０はフリップチップ接続方式により、電気的に接続されている。すなわち、図４に示すように、半導体チップ１０の表面１０ｔは、配線基板２０の上面２０ｔと対向する。また、半導体チップ１０の複数の電極１ＰＤは、配線基板２０の複数の端子２ＰＤのそれぞれと対向配置され、かつ、突起電極ＳＢを介してそれぞれ接続されている。このようにフリップチップ接続方式を適用することにより、半導体チップ１０と配線基板２０とを電気的に接続する導電経路が短くなる。これにより、導電経路のインピーダンスを低減することができる。
また、図７と図８を比較して判るように、配線基板２０の最上層の配線層ＷＬ１は、大部分が絶縁膜２ｅ１に覆われている。絶縁膜２ｅ１は、配線基板２０の上面２０ｔ側を保護する有機絶縁膜（ソルダレジスト膜）である。絶縁膜２ｅ１には、複数の開口部が設けられ、複数の開口部のそれぞれにおいて、絶縁膜２ｅ１の下層にある導体パターンの一部分が露出している。この複数の開口部において絶縁膜２ｅ１から露出する部分が、配線基板２０の端子２ＰＤである。
図７に示す複数の端子２ＰＤは、図６に示す半導体チップ１０の複数の電極１ＰＤのそれぞれと対向する位置に配置されている。配線基板２０の上面２０ｔにおいて、複数の開口部は、半導体チップ１０（図１参照）と重なっている領域であるチップ搭載領域１０ｒに形成されている。配線基板２０の上面２０ｔにおいて、複数の端子２ＰＤは、チップ搭載領域１０ｒに配置されている。配線基板２０の複数の端子２ＰＤは、複数の端子２ＰＤｓ、複数の端子２ＰＤｖ、および複数の端子２ＰＤｇが含まれる。
配線基板２０の上面２０ｔにおいて、複数の端子２ＰＤｓ、複数の端子２ＰＤｖ、および複数の端子２ＰＤｇのそれぞれは、規則的に配列されている。複数の端子２ＰＤｖおよび複数の端子２ＰＤｇは、上面２０ｔのチップ搭載領域１０ｒの中央部に最も多く配列されている。一方、複数の端子２ＰＤｓは、上面２０ｔのチップ搭載領域１０ｒの外周側に最も多く配列されている。
詳しくは、複数の端子２ＰＤｓのそれぞれは、複数の端子２ＰＤの配列のうち、最外周、および最外周の一つ内側の周に配列されている。配線基板２０の上面２０ｔにおいて、電気信号ＳＩＧ（図５参照）を伝送する複数の端子２ＰＤｓのそれぞれを外周側に配列することにより、信号伝送経路の経路距離を短縮できる。
複数の端子２ＰＤｓのそれぞれは、図９に示す配線層ＷＬ２に設けられた複数の配線２ｗｓを介して配線基板２０の外周側に配置された複数のビア配線（ビア）２ｖｓと電気的に接続される。配線層ＷＬ２において、配線２ｗｓおよびビア配線２ｖｓの周囲には、導体プレーン２ＰＬが配置されている。また、配線２ｗｓおよびビア配線２ｖｓは、図８に示す配線層ＷＬ１に形成された導体プレーン２ＰＬと重なる。また、複数のビア配線２ｖｓは、図４に示す信号伝送用のスルーホール配線２ＴＷｓと電気的に接続されている。複数のスルーホール配線２ＴＷｓのそれぞれは、半導体チップ１０と重ならない位置（配線基板２０の周辺領域）に配置されている。
図７に示すように、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇのそれぞれは、上面２０ｔにおいて、複数の端子２ＰＤｓの内側に配列されている。言い換えれば、複数の端子２ＰＤｓは、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇと、上面２０ｔの外縁との間に配列される。図１に示す半導体チップ１０が配線基板２０に搭載された状態において、コア回路１２（図５参照）は、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇが配列される部分と重なっている。図４に示すように、半導体チップ１０の電極１ＰＤと配線基板２０の端子２ＰＤとは突起電極ＳＢを介して接続される。このため、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇがコア回路１２と重なっていることにより、コア回路１２に対する電源供給経路を短くできる。この結果、コア回路１２に電力を供給する際のロスやノイズを低減できる。
また、図７に示す複数の端子２ＰＤｖのそれぞれは、図８に示す第１層目の配線層ＷＬ１に配置される端子２ＰＤｖの一部分である。同様に、図７に示す複数の端子２ＰＤｇのそれぞれは、図８に示す第１層目の配線層ＷＬ１に配置される導体パターン２Ｐｇ１の一部分である。複数の端子２ＰＤｖおよび導体パターン２Ｐｇ１のそれぞれは、図１に示す半導体チップ１０と重なっている位置に配置されている。また、配線層ＷＬ１では、半導体チップ１０（図１参照）と重なっている領域の周囲に、導体プレーン２ＰＬが配置される。導体プレーン２ＰＬは、配線２ｗと比較して、面積が大きい大面積の導体パターンである。導体プレーン２ＰＬには、例えば接地電位が供給される。図４に示すように半導体装置ＰＫＧ１の配線基板２０の場合、信号伝送用の配線２ｗｓは配線層ＷＬ２に配置され、配線層ＷＬ１に設けられた導体プレーン２ＰＬと重なっている。このように、信号伝送用の配線２ｗｓが、固定電位が供給される大面積の導体パターンと重なる場合、電磁的なノイズをシールドすることができる。配線（信号配線）２ｗｓは、半導体チップ１０と重なっている領域の外側に引き出されるので、配線層ＷＬ１において、半導体チップ１０と重なっていない領域に導体プレーン２ＰＬを配置することにより、配線２ｗｓの大部分は導体プレーン２ＰＬと重なる。
図８に示すように、配線層ＷＬ１において、半導体チップ１０（図４参照）と重なっている領域には、複数の端子２ＰＤｓ、導体パターン２Ｐｇ１および複数の端子２ＰＤｖが配置されている。複数の端子２ＰＤｓは、複数の導体パターン２Ｐｇ１および複数の端子２ＰＤｖが配置された領域の周囲に配置され、信号伝送用のビア配線（ビア）２ｖｓ（図４参照）を介して配線層ＷＬ２と電気的に接続されている。複数の端子２ＰＤｖのそれぞれには、図５に示す電源電位ＶＤが供給される。また、複数の導体パターン２Ｐｇ１のそれぞれには、図５に示す基準電位ＶＧが供給される。
なお、図８に示す例では、導体パターン２Ｐｇ１は、導体プレーン２ＰＬと離間している。ただし、導体プレーン２ＰＬと導体パターン２Ｐｇ１に同じ電位が供給される場合には、図８に対する変形例として、導体パターン２Ｐｇ１と導体プレーン２ＰＬとが、図示しない導電性部材（例えば配線パターン）を介して連結されていても良い。この場合、導体パターン２Ｐｇ１と導体プレーン２ＰＬとを連結する導電性部材は、複数の端子２ＰＤｓの間に配置される。互いに隣り合う端子２ＰＤｓの離間距離が狭く、端子２ＰＤｓの間に上記導電性部材を配置するスペースが確保できない場合には、図８に示すように、導体パターン２Ｐｇ１と導体プレーン２ＰＬとが分離されていても良い。
図１０に示すように、配線層ＷＬ２は、電源電位ＶＤが供給される導体パターン２Ｐｖ１を有する。導体パターン２Ｐｖ１は、図８に示す導体パターン２Ｐｇ１と同程度の面積を備え、かつ、複数の端子２ＰＤｖと重なっている。導体パターン２Ｐｖ１は、ビア配線２ｖｖ（図４参照）を介して複数の端子２ＰＤｖのそれぞれと電気的に接続されている。大面積の導体パターン２Ｐｖ１が図８に示す複数の端子２ＰＤｖに接続されている場合、コア回路１２（図５参照）に対する電力供給を安定化させることができる。
例えば複数の端子２ＰＤｖの一部において、瞬間的に電力需要が大きくなった場合に、導体パターン２Ｐｖ１を介して大電流を流すことが可能である。同様に、図８に示す導体パターン２Ｐｇ１は、大面積の導体パターンであり、例えば導体パターン２Ｐｇ１の一部分において、瞬間的に電力需要が大きくなったとしても、瞬間的な基準電位の変動を抑制することができる。
また、配線層ＷＬ２は、基準電位ＶＧ（図５参照）が供給される複数のビアランド（導体パターン）２ＶＬｇを備える。複数のビアランド２ＶＬｇのそれぞれは、図８に示す導体パターン２Ｐｖ１と重なる位置に配置される。導体パターン２Ｐｖ１には複数の開口部が形成され、複数のビアランド２ＶＬｇのそれぞれは、導体パターン２Ｐｖ１に設けられた開口部内に配置され、かつ、導体パターン２Ｐｖ１とは離間している。複数のビアランド２ＶＬｇのそれぞれは、ビア配線２ｖｇ（図４参照）を介して図８に示す導体パターン２Ｐｇ１と電気的に接続される。
配線層ＷＬ２には、複数の配線２ｗｓが形成される。配線２ｗｓの一方の端部は、図７に示すチップ搭載領域１０ｒと重なる領域に配置され、チップ搭載領域１０ｒと重なる領域において、ビア配線２ｖｓに接続される。チップ搭載領域１０ｒと重なる領域に配置される複数のビア配線２ｖｓは、図７および図８に示す複数の端子２ＰＤｓに接続される。配線２ｗｓの他方の端部は、チップ搭載領域１０ｒと重ならない領域に配置されるビア配線２ｖｓに接続される。チップ搭載領域１０ｒと重ならない領域に配置されるビア配線２ｖｓは、図１１に示す配線層ＷＬ３のスルーホール配線２ＴＷｓに接続される。複数の配線２ｗｓは、チップ搭載領域１０ｒと重なる領域から、配線層ＷＬ２の外周側に向かって延びる。半導体装置ＰＫＧ１と外部機器との電気信号ＳＩＧ（図５参照）の入出力端子は、図１４に示す複数のランド２ＬＤｓである。複数のランド２ＬＤｓは、領域２Ｒ２に配置され、領域２Ｒ１には配置されない。信号伝送経路は、図４に示す配線層ＷＬ４、ＷＬ５、およびＷＬ６では、半導体チップ１０と重なる領域には配置されない。
配線層ＷＬ２において、複数の信号伝送経路のそれぞれは、図７に示すチップ搭載領域１０ｒと重なる領域の外側に引き出される。このため、図４に示す配線層ＷＬ３、ＷＬ４、ＷＬ５、およびＷＬ６のそれぞれでは、半導体チップ１０と重なる領域には、信号伝送経路は配置されず、電源電位ＶＤ（図５参照）が供給される導体パターン、または基準電位ＶＧ（図５参照）が供給される導体パターンが配置される。
配線層ＷＬ２において、複数の配線２ｗｓは、導体プレーン２ＰＬの間に配置される。また、複数の配線２ｗｓは、配線基板２０の厚さ方向において、配線層ＷＬ１の導体プレーン２ＰＬおよび配線層ＷＬ３の導体プレーン２ＰＬの間に挟まれている。各配線層に配置される導体プレーン２ＰＬは、互いに電気的に接続され、基準電位ＶＧ（図５参照）が供給される。すなわち、配線層ＷＬ２に配置される信号伝送経路である複数の配線２ｗｓのそれぞれはストリップライン構造になっている。信号伝送経路の配線構造をストリップライン構造にすることで、信号伝送経路のノイズ影響を低減することができる。なお、本実施の形態に対する変形例として、配線層ＷＬ１および配線層ＷＬ３のうち、いずれか一方に導体プレーン２ＰＬが配置され、他方には配置されない、マイクロストリップライン構造の場合もある。
配線基板２０は、図１１に示す配線層ＷＬ３を有する。図４に示すように、配線層ＷＬ３は、配線層ＷＬ２と下面２０ｂとの間にあり、かつ、上面２ｔに交差する方向の断面視において、配線層ＷＬ２の隣にある。
配線層ＷＬ３は、複数のスルーホール配線２ＴＷを有する。複数のスルーホール配線２ＴＷは、電源電位ＶＤ（図５参照）が供給される複数のスルーホール配線２ＴＷｖ、基準電位ＶＧ（図５参照）が供給される複数のスルーホール配線２ＴＷｇ、および信号伝送経路に接続される複数のスルーホール配線２ＴＷｓを含む。スルーホール配線２ＴＷｇは、導体プレーン２ＰＬと一体に形成され、ビア配線２ｖｇを介して図１０に示す複数のビアランド２ＶＬｇのそれぞれと電気的に接続される。導体プレーン２ＰＬには、複数の開口部が形成される。導体プレーン２ＰＬの複数の開口部内に、複数のスルーホール配線２ＴＷｖおよび複数のスルーホール配線２ＴＷｓが、それぞれ導体プレーン２ＰＬと離間するように配置される。複数のスルーホール配線２ＴＷｖのそれぞれは、ビア配線２ｖｖを介して図１０に示す導体パターン２Ｐｖ１と電気的に接続される。
配線基板２０は、図１２に示す配線層ＷＬ４を有する。図４に示すように、配線層ＷＬ４は、配線層ＷＬ３と下面２０ｂとの間にあり、かつ、上面２ｔに交差する方向の断面視において、配線層ＷＬ３の隣にある。配線層ＷＬ４は、コア絶縁層である絶縁層２ＣＲを介して配線層ＷＬ３の反対側にはる配線層である。図１２に示すように、配線層ＷＬ４は、半導体チップ１０（図４参照）と重なる位置に配置される導体パターン２Ｐｖ２を有する。導体パターン２Ｐｖ２は、図７に示すチップ搭載領域１０ｒと同程度の面積を有し、周囲に配置される導体プレーン２ＰＬと離間するように配置されている。
配線層ＷＬ４は、複数のスルーホール配線２ＴＷを有する。複数のスルーホール配線２ＴＷは、電源電位ＶＤ（図５参照）が供給される複数のスルーホール配線２ＴＷｖ、基準電位ＶＧ（図５参照）が供給される複数のスルーホール配線２ＴＷｇ、および信号伝送経路に接続される複数のスルーホール配線２ＴＷｓを含む。スルーホール配線２ＴＷｖは、導体パターン２Ｐｖ２と一体に形成され、図１１に示す配線層ＷＬ３側の複数のスルーホール配線２ＴＷｖのそれぞれと電気的に接続される。導体パターン２Ｐｖ２には、複数の開口部が形成される。導体パターン２Ｐｖ２の複数の開口部内に、複数のスルーホール配線２ＴＷｇが、導体パターン２Ｐｖ２と離間するように配置される。複数のスルーホール配線２ＴＷｇのそれぞれは、図１１に示す導体プレーン２ＰＬと電気的に接続される。
配線基板２０は、図１３に示す配線層ＷＬ５を有する。図４に示すように、配線層ＷＬ５は、配線層ＷＬ４と下面２０ｂとの間にあり、かつ、上面２ｔに交差する方向の断面視において、配線層ＷＬ４の隣にある。図１３に示すように、配線層ＷＬ５は、基準電位ＶＧ（図５参照）が供給される導体プレーン２ＰＬを有する。導体プレーン２ＰＬは、半導体チップ１０（図４参照）と重なる領域から半導体チップ１０と重ならない領域まで広がっている。導体プレーン２ＰＬは、図１２に示すビア配線２ｖｇを介して図１２に示す複数のスルーホール配線２ＴＷｇのそれぞれと電気的に接続されている。図１３に示すように、導体プレーン２ＰＬには複数の開口部が形成されている。複数の開口部内には、ビアランド２ＶＬｖが配置されている。複数のビアランド２ＶＬｖのそれぞれは、導体プレーン２ＰＬと離間している。複数のビアランド２ＶＬｖと図１２に示す導体パターン２Ｐｖ２とは、図１２に示すビア配線２ｖｖを介して電気的に接続されている。
配線基板２０は、図１４に示す配線層ＷＬ６を有する。図４に示すように、配線層ＷＬ６は、複数のランド２ＬＤが形成される、最下層の配線層である。配線層ＷＬ６は、半導体チップ１０（図４参照）と重なる位置に配置される導体パターン２Ｐｖ３を有する。導体パターン２Ｐｖ３は、図７に示すチップ搭載領域１０ｒと同程度の面積を有し、周囲に配置される導体プレーン２ＰＬと離間するように配置されている。導体パターン２Ｐｖ３の平面形状は、単純な四角形ではなく、半導体装置ＰＫＧ１の被実装面における電源供給用のランド２ＬＤｖと、基準電位供給用のランド２ＬＤｇとのレイアウトに対応して、多角形状になっている。導体パターン２Ｐｖ３には、複数の開口部が形成される。導体パターン２Ｐｖ３の複数の開口部内に、複数のランド２ＬＤｇが、導体パターン２Ｐｖ３と離間するように配置される。複数のランド２ＬＤｇのそれぞれは、図１３に示すビア配線２ｖｇを介して導体プレーン２ＰＬと電気的に接続される。
図１４に示すように、配線層ＷＬ６において、半導体チップ１０（図４参照）と重なる領域２Ｒ１には、導体パターン２Ｐｖ３と導体プレーン２ＰＬとが配置される。領域２Ｒ１における導体パターン２Ｐｖ３の面積は導体プレーン２ＰＬの面積より大きい。図５に示すコア回路１２を駆動する駆動電圧は、電源電位ＶＤと基準電位ＶＧとの電位差である。ただし、基準電位ＶＧは、コア回路１２の駆動電圧以外に、多くの用途で利用される。例えば、半導体チップ１０の入出力回路１１の駆動電圧、あるいは、電気信号ＳＩＧの参照電位として利用される。このため、基準電位ＶＧが供給される導体プレーン２ＰＬは、図１４に示すように、配線層ＷＬ６に配置される複数の導体パターンのうち、最も面積が大きい。したがって、基準電位ＶＧの伝送経路は、容易に安定させることが可能である。このため、半導体チップ１０と重なる領域２Ｒ１では、電源電位ＶＤの供給経路である導体パターン２Ｐｖ３を優先的に配置することが好ましい。図１４に示す例では、領域２Ｒ１の中央部にあり、ランド２ＬＤが配置されない領域２Ｒ４は、導体パターン２Ｐｖ３に覆われ、導体プレーン２ＰＬは配置されない。
また、図３と図１４を比較して判るように、配線基板２０の最下層の配線層ＷＬ６は、大部分が絶縁膜２ｅ２に覆われている。絶縁膜２ｅ２は、配線基板２０の下面２０ｂ（図３参照）側を保護する有機絶縁膜（ソルダレジスト膜）である。絶縁膜２ｅ２には、複数の開口部が設けられ、複数の開口部のそれぞれにおいて、絶縁膜２ｅ２の下層にある導体パターン（導体パターン２Ｐｖ３や導体プレーン２ＰＬなど）の一部分が露出している。この複数の開口部において絶縁膜２ｅ２から露出する部分が、配線基板２０のランド２ＬＤである。図３および図４を用いて説明したように、複数のランド２ＬＤのそれぞれには、半導体装置ＰＫＧ１の外部端子３０としての半田ボールがそれぞれ接続されている。
＜端子レイアウトの詳細＞
次に、半導体装置ＰＫＧ１の端子レイアウトの詳細について説明する。図１５は、図４に示す配線基板の反り変形のモデルを示す断面図である。図１６は、図３に示す配線基板の中央部周辺の拡大平面図である。半導体装置ＰＫＧ１のように、配線基板２０上に半導体チップ１０が搭載された半導体パッケージの場合、配線基板２０の線膨張係数と半導体チップ１０の線膨張係数の違いに起因して、配線基板２０に反り変形が生じやすい。半導体装置ＰＫＧ１の製造工程には、例えば、半導体チップ１０を配線基板２０上に搭載するダイボンディング工程、アンダフィル樹脂４０（図４参照）を熱硬化させるキュア工程、および外部端子３０をランド２ＬＤ（図４参照）に接合するボールマウント工程など、種々の加熱プロセスが存在する。また、半導体装置ＰＫＧ１が完成した後、後述する図２０に示す実装基板５０に搭載する際にも、外部端子３０を実装基板５０の端子（図２０に示す上面端子５１）と接合するために、加熱処理が実施される。このため、図１５に例示するように、配線基板２０に反り変形が生じることを前提として、反り変形が生じた場合の対策を施すことが重要である。
図３および図１５に示すように、配線基板２０の下面２０ｂは、上面２０ｔ（図１５参照）に搭載された半導体チップ１０（図１５参照）と重なる領域２Ｒ１と、領域２Ｒ１を囲み、かつ、半導体チップ１０と重ならない領域２Ｒ２と、を含む。領域２Ｒ１は、複数の外部端子（端子）３０が配置されない領域２Ｒ３と、領域２Ｒ３を囲み、かつ、複数の外部端子３０が配置される領域２Ｒ４と、を含む。
本実施の形態のように、半導体チップ１０がフリップチップ接続方式で配線基板２０と接続されている場合、半導体チップ１０と配線基板２０との電気的接続部分が強固に固定される。このため、配線基板２０のうち、半導体チップ１０と重なる領域では熱膨張または熱収縮が小さく、半導体チップ１０と重ならず、離れた領域では、熱膨張または熱収縮の程度が大きい。このため、例えば図１５に示す半導体チップ１０の裏面１０ｂを基準面とすると、配線基板２０の下面２０ｂのうち、領域２Ｒ３は、裏面１０ｂとの高低差が最も小さく、領域２Ｒ４は、裏面１０ｂとの高低差が領域２Ｒ３の次に小さい。また、領域２Ｒ２は、下面２ｂの外縁に近づく程、裏面１０ｂとの高低差が大きく、下面２ｂの外縁において裏面１０ｂとの高低差は最大となる。
複数の外部端子３０が、下面２０ｂにおいて、単にマトリクス状に配置されている場合、外部端子３０のそれぞれの先端の高さは、配線基板２０の下面２０ｂの反り変形に起因してバラつきが大きくなる。外部端子３０の高さのバラツキの程度は、取り付け面（実装基板の実装面）に対する外部端子３０の頂点の平坦度の均一性（コプラナリティと呼ぶ）に影響する。コプラナリティが良い、言い換えれば、外部端子３０の頂点の高さが揃っている場合には、複数の外部端子３０のそれぞれを実装基板と電気的に接続することができる。一方、コプラナリティが悪い、言い換えれば、外部端子３０の頂点の高さのバラつきが大きい場合は、複数の外部端子３０のうちの一部が実装基板の端子と接続しない可能性がある。あるいは、複数の外部端子３０のうちの一部は、実装基板の端子と接続させる際に過剰に押し潰される可能性がある。
そこで、複数の外部端子３０のコプラナリティを考慮すると、配線基板２０の下面２０ｂの全体に外部端子３０を接続するのではなく、外部端子３０が接続されない領域が存在することが好ましい。図３に示す外部端子３０の配列のうち、最外周には、図５に示す電気信号ＳＩＧが伝送される信号端子が配列される。このため、最外周に配置される外部端子３０の数を減らすと、信号端子の数が減ってしまう。そこで、配線基板２０の下面２０ｂにおいて、外縁との高低差が特に大きい部分において、外部端子３０が配置されない領域を設ける方法が考えられる。
ここで、上記したように、半導体チップ１０（図１５参照）と重なる領域２Ｒ１は、熱膨張または熱収縮が小さく、外縁との高低差が大きいので、領域２Ｒ１に外部端子３０を配置しない構造が考えられる。ところが、半導体チップ１０と重なる領域は、上記したように、図５に示すコア回路１２に電源電位ＶＤを供給する導体パターン２Ｐｖ１（図１０参照）、２Ｐｖ２（図１２参照）、および２Ｐｖ３（図１４参照）が配置される。したがって、領域２Ｒ１に外部端子３０を配置しない構成では、電源電位ＶＤの供給経路が極端に少なくなり、コア回路１２への安定的な電源供給が困難になることが判った。
そこで、図１６に示すように、半導体装置ＰＫＧ１では、領域２Ｒ１を領域２Ｒ３と領域２Ｒ４に区画して、領域２Ｒ４には、外部端子３０を配置している。複数の外部端子３０は、領域２Ｒ１の領域２Ｒ４に配置される複数の端子３０ｒ１と、領域２Ｒ２に配置される複数の端子３０ｒ２と、を含む。複数の端子３０ｒ１は、半導体チップ１０（図５参照）のコア回路１２（図５参照）に電源電位ＶＤ（図５参照）を供給する複数の電源端子３０ｖ、および半導体チップ１０のコア回路１２に基準電位ＶＧ（図５参照）を供給する複数の基準端子３０ｇ、を含む。
図１５に示す半導体チップ１０の裏面１０ｂを基準面とすると、裏面１０ｂから下面２０ｂの領域２Ｒ４までの高さは、裏面１０ｂから下面２０ｂの領域２Ｒ２までの高さより小さく、かつ、裏面１０ｂから下面２０ｂの領域２Ｒ３までの高さより大きい。したがって、領域２Ｒ３に外部端子３０が配置されていなければ、外部端子３０の頂点の高さを均一化することができる。また、半導体チップ１０と重なる領域２Ｒ４に、複数の電源端子３０ｖが配置されているので、コア回路１２（図５参照）の駆動電圧を安定的に供給することができる。
また、領域２Ｒ４に配置される複数の電源端子３０ｖの数は、領域２Ｒ４に配置される複数の基準端子３０ｇの数より多い。図１４を用いて説明したように、図５に示す基準電位ＶＧは、コア回路１２の駆動電圧以外に、多くの用途で利用される。このため、基準電位ＶＧが供給される基準端子３０ｇは、図３に示す領域２Ｒ２にも数多く配置される。複数の外部端子３０のうち、基準端子３０ｇの数が最も多い。したがって、基準電位ＶＧの供給経路は、数多く確保可能である。このため、半導体チップ１０と重なる領域２Ｒ１では、電源電位ＶＤの供給経路である電源端子３０ｖを優先的に配置することが好ましい。図１６に示す例では、領域２Ｒ４において、電源端子３０ｖの数は５２個、基準端子３０ｇの数は、４４個である。ただし、電源端子３０ｖと基準端子３０ｇとの配置割合には種々の変形例がある。これらの変形例には、電源端子３０ｖと基準端子３０ｇとが同数の場合や、電源端子３０ｖの数が基準端子３０ｇの数より少ない場合も含まれる。電源電位ＶＤの供給経路の数を増やす観点からは、図１６に示すように、電源端子３０ｖの数が基準端子３０ｇの数より多いことが特に好ましい。
また、図１６に示すように、複数の電源端子３０ｖのそれぞれと隣り合って配置される複数の外部端子３０には、一つ以上の基準端子３０ｇが含まれる。図５に示す電源電位ＶＤの供給経路と基準電位ＶＧの供給経路とが隣り合って配置される場合、相互インダクタンスの影響により、電源供給経路中に含まれるノイズを低減することができる。図１６に示す例では、電源端子３０ｖの隣には必ず１個以上の基準端子３０ｇが配置されている。このため、電源電位ＶＤの供給経路のノイズを低減することができる。
また、図１６に示すように、複数の電源端子３０ｖのそれぞれと隣り合って配置される複数の外部端子３０には、一つ以上の電源端子３０ｖが含まれる。言い換えれば、複数の電源端子３０ｖのそれぞれは、２個以上の電源端子３０ｖが互いに隣り合うように配置されている。２個以上の電源端子３０ｖが互いに隣り合うように配置される場合、電源電位ＶＤ（図５参照）の供給経路の断面積を大きくすることができる。この場合、電源端子３０ｖと基準端子３０ｇとが１個ずつ交互に配列される場合と比較して、電源電位ＶＤの安定化を図ることができる。また、詳細は後述するが、電源端子３０ｖと基準端子３０ｇとをチップコンデンサを介して接続する場合がある。この場合、チップコンデンサの電極の配置スペースを考慮すると、２個以上の電源端子３０ｖが互いに隣り合うように配置され、かつ、２個以上の基準端子３０ｇが互いに隣り合うように配置されることが好ましい。
また、図１６に示すように領域２Ｒ２は、領域２Ｒ４の周囲を囲む領域２Ｒ５を含む。領域２Ｒ５と領域２Ｒ４とは互いに隣り合っている。領域２Ｒ５には、複数の外部端子３０に含まれる複数の端子３０ｒ５が、領域２Ｒ４の周囲を囲むように一列で配置される。複数の端子３０ｒ５は、複数の電源端子３０ｖおよび複数の基準端子３０ｇを含む。
上記したように、電源電位ＶＤを安定的に供給するためには、領域２Ｒ１に配置される電源端子３０ｖの数が多い程良い。一方、ノイズ低減の観点、あるいはチップコンデンサの接続容易性を考慮すると、領域２Ｒ１に基準端子３０ｇを配置するスペースも必要である。図１６に示すように、領域２Ｒ５に電源端子３０ｖが配置される場合、図１４に示す導体パターン２Ｐｖ３に接続可能な位置に配置される電源端子３０ｖの数を増やすことができる。
＜外部端子を配置しない領域の面積割合＞
次に、上記した領域２Ｒ１における領域２Ｒ３と領域２Ｒ４との面積割合についての検討結果について説明する。今回の検討では、以下の２つの条件を満たす範囲内で、図１６に示す領域２Ｒ１（または領域２Ｒ１および領域２Ｒ５）に配置可能な外部端子３０の最大数に対して、何個の外部端子３０を減らすことができるかを検討した。上記した条件の一つ目は、領域２Ｒ４に配置される複数の電源端子３０ｖの数は、領域２Ｒ４に配置される複数の基準端子３０ｇの数より多いという条件である。二つ目は、複数の電源端子３０ｖのそれぞれと隣り合って配置される複数の外部端子３０には、一つ以上の電源端子３０ｖが含まれるという条件である。なお、以下では、今回検討した多数の配列パターンのうち、領域２Ｒ１の面積に対する領域２Ｒ３の面積の割合が最も大きくなる場合、言い換えれば、外部端子３０を配置可能な最大数に対して外部端子３０を減らせる割合が最も大きくなる場合についての配列パターンを例示的に示して説明する。図１７から図１９のそれぞれは、図１６に示す配線基板の変形例を示す拡大平面図である。
図１７に示す配線基板２０Ａの場合、外部端子３０が領域２Ｒ１に最大で６４個（８列×８行）配置可能である。これに対して、配線基板２０Ａの領域２Ｒ４に配置されている外部端子３０の数は、２８個である。したがって、領域２Ｒ３の面積は、領域２Ｒ１の面積に対して５６．３％である。配線基板２０Ａの場合、領域２Ｒ４に一列で外部端子３０が配置されており、領域２Ｒ４に配置される電源端子３０ｖの数は２０個である。配線基板２０Ａでは、領域２Ｒ５に２４個の電源端子３０ｖが配置されている。領域２Ｒ３の面積を大きくすることに伴って領域２Ｒ４に配置される電源端子３０ｖの数が不足する場合には、領域２Ｒ５に電源端子３０ｖを配置することで、その不足分を補うことができる。
図１８に示す配線基板２０Ｂの場合、外部端子３０が領域２Ｒ１に最大で１４４個（１２列×１２行）配置可能である。これに対して、配線基板２０Ｂの領域２Ｒ４に配置されている外部端子３０の数は、８０個である。したがって、領域２Ｒ３の面積は、領域２Ｒ１の面積に対して４４．４％である。配線基板２０Ｂの場合、領域２Ｒ４に二列で外部端子３０が配置されており、領域２Ｒ４に配置される電源端子３０ｖの数は５０個である。この場合、図１７に示す配線基板２０Ａと比較して、電源電位ＶＤ（図５参照）を安定的に供給できる。また、配線基板２０Ｂでは、領域２Ｒ５に３６個の電源端子３０ｖが配置されている。
図１７に示す配線基板２０Ａ、図１８に示す配線基板２０Ｂの他、本願発明者は、領域２Ｒ１における外部端子３０の最大配置数が、３６個の場合から１６９個の場合までそれぞれ検討した。この結果、領域２Ｒ３の面積が、領域２Ｒ１の面積に対して５６％以下であれば、領域２Ｒ１内の外部端子３０の最大配置量に対して、領域２Ｒ４および領域２Ｒ５に配置される電源端子３０ｖの数が半分以上になることが判った。したがって、領域２Ｒ３の面積は、領域２Ｒ１の面積に対して５６％以下であることが好ましい。
ただし、領域２Ｒ１における電源電位ＶＤの供給経路を多くするためには、少なくとも領域２Ｒ４に複数列で外部端子３０が配置されていることが好ましい。図１８に示す配線基板２０Ｂは、領域２Ｒ４に複数列で外部端子３０が配置されているという条件を追加した場合に、領域２Ｒ３の面積比率が最も大きくなる場合の例である。したがって、領域２Ｒ１に配置される電源端子３０ｖの数を多くするためには、領域２Ｒ３の面積は、領域２Ｒ１の面積に対して４４％以下であることが特に好ましい。
図１９に示す配線基板２０Ｃの場合、外部端子３０が領域２Ｒ１に最大で１４４個（１２列×１２行）配置可能である。この点は、図１８に示す配線基板２０Ｂと同様である。ただし、配線基板２０Ｃの場合、領域２Ｒ５に配置される複数の端子３０ｒ５は、複数の基準端子３０ｇを含み、かつ、複数の電源端子３０ｖを含まない。言い換えれば、配線基板２０Ｃの領域２Ｒ５には、電源端子３０ｖが配置されない。配線基板２０Ｃの領域２Ｒ４に配置されている外部端子３０の数は、１０８個である。したがって、領域２Ｒ３の面積は、領域２Ｒ１の面積に対して２５．０％である。配線基板２０Ｃの場合、領域２Ｒ４に三列で外部端子３０が配置されており、領域２Ｒ４に配置される電源端子３０ｖの数は７２個である。したがって、配線基板２０Ｂの場合、領域２Ｒ５に電源端子３０ｖが配置されていないが、領域２Ｒ１内の外部端子３０の最大配置量に対して、領域２Ｒ４に配置される電源端子３０ｖの数が半分以上になっている。
本願発明者は、図１９に示す配線基板２０Ｃの他、領域２Ｒ１における外部端子３０の最大配置数が、３６個の場合から１６９個の場合までそれぞれ検討した。この結果、領域２Ｒ３の面積が、領域２Ｒ１の面積に対して２５％以下であれば、領域２Ｒ１内の外部端子３０の最大配置量に対して、領域２Ｒ４に配置される電源端子３０ｖの数が半分以上になることが判った。したがって、領域２Ｒ５に電源端子３０ｖが配置されない場合には、領域２Ｒ３の面積は、領域２Ｒ１の面積に対して２５％以下であることが好ましい。
＜電子装置＞
次に、図１～図１９を用いて説明した半導体装置を実装基板に実装して得られる電子装置の構成例について説明する。図２０は、図４に示す半導体装置を実装基板に搭載した電子装置の断面図である。図２１は、図２０に示す実装基板の上面の拡大平面図である。図２１では、図１６に示す配線基板２０の領域２Ｒ１および領域２Ｒ５と対向する領域を示している。図２２は、図２０に示す実装基板の下面の拡大平面図である。図２３は、図２２のコンデンサが搭載された領域周辺の拡大平面図である。
図２０に示す電子装置ＥＤＶ１は、図１～図１９を用いて説明した半導体装置（半導体パッケージ）ＰＫＧ１と、半導体装置ＰＫＧ１が搭載される実装基板（配線基板）５０と、を有する。実装基板５０は、半導体装置ＰＫＧ１が搭載される上面５０ｔ、上面５０ｔに形成され、配線基板２０の複数の外部端子３０のそれぞれと電気的に接続される複数の上面端子（端子）５１、および上面５０ｔの反対側の下面５０ｂを有する。
実装基板５０の上面５０ｔに配置された複数の上面端子５１のそれぞれは、半導体装置ＰＫＧ１の複数の外部端子３０と対向するように配置され、かつ、複数の外部端子３０と電気的に接続される。
図２１に示すように実装基板５０の上面５０ｔは、半導体チップ１０（図１５参照）と重なる領域５Ｒ１と、領域５Ｒ１を囲み、かつ、半導体チップ１０と重ならない領域５Ｒ２と、を含む。領域５Ｒ１は、複数の外部端子（端子）３０が配置されない領域５Ｒ３と、領域５Ｒ３を囲み、かつ、複数の外部端子３０が配置される領域５Ｒ４と、を含む。領域２Ｒ４には、上面端子５１を配置している。複数の上面端子５１は、領域２Ｒ１の領域２Ｒ４に配置される複数の端子５１ｒ１と、領域２Ｒ２に配置される複数の端子５１ｒ２と、を含む。複数の端子５１ｒ１は、半導体チップ１０（図５参照）のコア回路１２（図５参照）に電源電位ＶＤ（図５参照）を供給する複数の電源端子５１ｖ、および半導体チップ１０のコア回路１２に基準電位ＶＧ（図５参照）を供給する複数の基準端子５１ｇ、を含む。
また、図２０に示すように、実装基板５０は、上面５０ｔおよび下面５０ｂの一方から他方までを貫通するように設けられた複数のスルーホール配線５ＴＷを有する。複数のスルーホール配線５ＴＷには、配線基板２０の電源端子３０ｖと電気的に接続されるスルーホール配線５ＴＷｖと、配線基板２０の基準端子３０ｇと電気的に接続されるスルーホール配線５ＴＷｇと、を含む。また、複数のスルーホール配線５ＴＷには、電気信号ＳＩＧ（図５参照）を伝送するスルーホール配線５ＴＷｓを含む。複数のスルーホール配線５ＴＷのそれぞれは、実装基板５０の上面５０ｔの複数の上面端子５１と下面５０ｂの複数の下面端子５２とを電気的に接続する。なお、上面端子５１および下面端子５２のうち、上面端子５１は、半導体装置ＰＫＧ１の外部端子３０と接続される端子である。一方、複数の下面端子５２のそれぞれは、スルーホール配線５ＴＷの端部に配置されるスルーホールランドである。したがって、下面端子５２は、スルーホール配線５ＴＷ以外の部品には接続されず、外部端子としては機能しない場合もある。また、図２２に示す下面端子５２の変形例として、平面視において、下面端子５２の中央に開口部が形成されている場合がある。スルーホール配線５ＴＷは、筒状の金属部材であって、下面端子５２の開口部は、筒状のスルーホール配線５ＴＷの孔に連通する。
図２２に示すように、実装基板５０の下面５０ｂには、複数の下面端子５２が配置される。実装基板５０の下面５０ｂは、図１６に示す配線基板２０の領域２Ｒ３と重なる領域５Ｒ６、および配線基板２０の領域２Ｒ４と重なる領域５Ｒ７を有する。領域５Ｒ６には、下面端子５２が配置されず、領域５Ｒ７には複数の下面端子５２が配置される。
領域５Ｒ６には電極ＣＥ１および電極ＣＥ２を有するコンデンサＣＣ１が搭載される。電極ＣＥ１は、スルーホール配線５ＴＷｖ（図２１参照）を介して配線基板２０（図２１参照）の電源端子３０ｖ（図２１参照）と電気的に接続され、電極ＣＥ２は、スルーホール配線５ＴＷｇ（図２１参照）を介して配線基板２０の基準端子３０ｇ（図２１参照）と電気的に接続される。
コンデンサＣＣ１は、長方形の平面形状を備えるチップコンデンサである。コンデンサＣＣ１は、互いに反対側にある二つの長辺と、二つの長辺のそれぞれに交差する二つの短辺を備える。図２２に示す例では、二つの短辺の一方に電極ＣＥ１があり、他方に電極ＣＥ２がある。コンデンサＣＣ１の一方の電極ＣＥ１が図１６に示す電源端子３０ｖに接続され、他方の電極ＣＥ２が図１６に示す基準端子３０ｇに接続されている場合、コンデンサＣＣ１は、バイパスコンデンサやデカップリングコンデンサとして機能する。コンデンサＣＣ１の平面サイズには種々の変形例があるが、コンデンサＣＣ１に要求される容量の程度によっては、小型のコンデンサを選択できない場合がある。
例えば、図２２に示す例では、実装基板５０の下面５０ｂは、配線基板２０（図１６参照）の領域２Ｒ４（図１６参照）と重なる領域５Ｒ７を有し、領域５Ｒ７には電極ＣＥ３および電極ＣＥ４を有するコンデンサＣＣ２が搭載される。実装基板５０の下面５０ｂからの平面視において、コンデンサＣＣ１の面積は、コンデンサＣＣ２の面積より大きい。このように、小型のコンデンサＣＣ２であれば、領域５Ｒ６に搭載可能であるが、小型のコンデンサＣＣ２の場合、容量に制限がある。
また、図２３に示すように、コンデンサＣＣ１は、実装基板５０の下面５０ｂからの平面視において、コンデンサＣＣ１は短辺ＣＳＳおよび長辺ＣＳＬを有する。短辺ＣＳＳの長さは、図２１に示す上面５０ｔに配置される複数の上面端子５１のうち、互いに隣り合って配置される上面端子５１の中心間距離Ｐ５１より長い。大型のコンデンサＣＣ１を図２２に示すコンデンサＣＣ２のように、領域５Ｒ７に配置する場合、コンデンサＣＣ１の電極ＣＥ１または電極ＣＥ２と重なる位置は、全て同電位の下面端子５２にする必要がある。したがって、端子レイアウト上の制約が大きい。
本実施の形態の場合、領域５Ｒ６にコンデンサＣＣ１を配置するので、コンデンサＣＣ１のサイズ、言い換えれば、コンデンサＣＣ１の容量特性に制約がない。このため、図５に示すコア回路１２に安定的に駆動電圧を供給することができる。図２３に示す例では、コンデンサＣＣ１を搭載するコンデンサ用の端子５４は領域５Ｒ６に配置され、端子５４と下面端子５２とは、配線５３を介して電気的に接続されている。電源電位ＶＤ（図５参照）が供給される端子５４ｖと電源端子５２ｖとは、配線５３ｖを介して電気的に接続されている。基準電位ＶＧ（図５参照）が供給される端子５４ｇと基準端子５２ｇとは、配線５３ｇを介して電気的に接続されている。このように、コンデンサ用の端子５４とスルーホール配線５ＴＷ（図２０参照）の直下に配置される下面端子５２との間に配線５３を介在させることにより、下面端子５２のピッチは、コンデンサＣＣ１のサイズにより制約されず、自由に設定することができる。このため、図２１に示す複数の上面端子５１のレイアウトの設計の自由度も向上させることができる。
また、図２２に示す例では、領域５Ｒ６には電極ＣＥ１、電極ＣＥ２、および電極ＣＥ５を有するコンデンサＣＣ３が搭載される。コンデンサＣＣ３の電極ＣＥ１および電極ＣＥ５は、図２０に示すスルーホール配線５ＴＷｖを介して配線基板２０の電源端子３０ｖと電気的に接続される。コンデンサＣＣ３の電極ＣＥ２は、図２０に示すスルーホール配線５ＴＷｇを介して配線基板２０の基準端子３０ｇと電気的に接続される。コンデンサＣＣ３は、３つの電極を備える、所謂３端子コンデンサである。３端子コンデンサは、高周波領域で、非常に低いインピーダンスとなるので、２端子コンデンサと比較して、ノイズ耐性が高い電源回路を構成することができる。
ただし、３端子コンデンサであるコンデンサＣＣ３は、電極ＣＥ１、ＣＥ２およびＣＥ５を有しているので、コンデンサＣＣ３を領域５Ｒ７に配置しようとすれば、下面端子５２のレイアウト上の制約が非常に大きい。図２３に示すコンデンサＣＣ３を搭載するコンデンサ用の端子５４は領域５Ｒ６に配置され、端子５４と下面端子５２とは、配線５３を介して電気的に接続されている。本実施の形態のように、下面端子５２が配置されない領域５Ｒ６が存在する場合、コンデンサＣＣ３を領域５Ｒ６に配置することにより、下面端子５２の端子レイアウトの設計の自由度を向上させることができる。
また、図２０に示す例では、実装基板５０は、上面５０ｔと下面５０ｂとの間に複数（図２０では２層）の配線層を備えている。上面５０ｔと下面５０ｂとの間の配線層には、配線基板２０と同様に、大面積の導体パターンが配置されている。例えば、実装基板５０の第２層目の配線層（複数の上面端子５１が配置される層の一つ下層の配線層）には、基準電位ＶＧ（図５参照）が供給される導体パターン５Ｐｇが配置される。導体パターン５Ｐｇは、第２層目配線層の大部分に設けられている。導体パターン５Ｐｇには複数の開口部が設けられ、開口部内にスルーホール配線５ＴＷｖなどが配置されている。
また、実装基板５０の第３層目の配線層（第２層目の配線層の一つ下層の配線層）には、電源電位ＶＤ（図５参照）が供給される導体パターン５Ｐｖが配置される。導体パターン５Ｐｖは、半導体チップ１０と重なる領域に配置されている。このように、同じ電位が供給される経路を大面積の導体パターンを介して互いに電気的に接続することにより、電源電位や基準電位を安定して供給することができる。
上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
図２４は、図５に対する変形例である半導体装置の回路構成例を模式的に示す説明図である。図２５は、図２４に示す半導体装置の配線基板の上面における端子レイアウトの構成例を示す平面図である。図２５では、図７と同様のルールにより、複数の端子２ＰＤにドットパターンやハッチングを付している。また、図２５では、複数の端子２ＰＤｖ２のそれぞれには、複数の端子２ＰＤｖ１より濃いドットパターンを付している。図５に示す半導体装置ＰＫＧ１の場合、半導体チップ１０に供給される電源電位ＶＤが一種類である場合について説明した。半導体チップ１０に複数種類の電源電位が供給されても良い。例えば、図２４に示す半導体装置ＰＫＧ２の場合、半導体チップ１０の入出力回路１１には、コア回路１２に供給される電源電位ＶＤ１とは異なる電源電位ＶＤ２が供給される。
上記したように、入出力回路１１は、半導体チップ１０の外部との間で電気信号ＳＩＧの入力あるいは出力を行う回路である。このため、入出力回路１１に電源電位ＶＤ２を供給する端子は、電気信号ＳＩＧを伝送する端子の近傍に配置される。例えば図２５に示す例では、配線基板２０の上面２０ｔにおいて、チップ搭載領域１０ｒの周縁部には複数の信号伝送用の端子２ＰＤｓが配置され、チップ搭載領域１０ｒの中央部には、コア回路１２（図２４参照）に電源電位ＶＤ１（図２４参照）を供給する複数の端子２ＰＤｖ１と、基準電位ＶＧ（図２４参照）を供給する端子２ＰＤｇとが配置される。複数の端子２ＰＤｖ１および端子２ＰＤｇが配置される中央部と、複数の端子２ＰＤｓが配置される周縁部の間には、複数の端子２ＰＤｖ２が配置される領域がある。
図２４に示す入出力回路１１は、コア回路１２と比較すると、電圧変動に伴う誤作動が少ない。このため、電源電位ＶＤ２を供給する経路は、電源電位ＶＤ１を供給する経路と比較して、経路距離が長くなったり、あるいは、経路断面積が小さかったりしても、半導体チップ１０の動作特性に与える影響は相対的に小さい。図２５に示すように、複数の端子２ＰＤｖ２がチップ搭載領域１０ｒの周縁部に沿って配列されている場合、コア回路１２（図２４参照）に電源電位ＶＤ１（図２４参照）を供給する複数の端子２ＰＤｖ１に接続される経路を半導体チップ１０（図４参照）と重なる領域の中央部に配置することができる。電源電位ＶＤ２を供給する経路は、例えば、図４に示す配線層ＷＬ４において、半導体チップ１０と重なる領域から、半導体チップ１０と重ならない領域に引き出すことができる。この場合、図１６に示す配線基板２０の下面２０ｂにおいて、半導体チップ１０（図４参照）と重なる領域２Ｒ１周辺のレイアウトは、図１６に示す半導体装置ＰＫＧ１と同様なレイアウトにすることができる。
＜変形例２＞
図２６は、図１５に対する変形例を示す断面図である。図２６に示す半導体装置ＰＫＧ３は、配線基板２０上にカバー部材（リッド）ＣＶ１が配置されている点で、図１５に示す半導体装置ＰＫＧ１と相違する。カバー部材ＣＶ１は、例えば金属製の部材であって、配線基板２０の上面２０ｔの周縁部および半導体チップ１０の裏面１０ｂに接着固定されている。半導体チップ１０の裏面１０ｂとカバー部材ＣＶ１との間には、金属粒子など、高い放熱性を示す多数の放熱粒子を含む接着材（放熱接着材）６０が配置される。放熱性の高い接着材６０を介して半導体チップ１０と金属製のカバー部材ＣＶ１とを接着することで、半導体装置ＰＫＧ３は、放熱特性を向上させることができる。
また、カバー部材ＣＶ１の周縁部は、接着材６１を介して配線基板２０の上面２０ｔに接着されている。接着材６１は、複数の外部端子３０のうち、最外周に配置される外部端子３０と重なっている。このように、配線基板２０の周縁部において、硬いカバー部材ＣＶ１と配線基板２０とを接着することにより、配線基板２０の反り変形の程度が抑制できる。この場合、複数の外部端子３０のコプラナリティを小さくできるので、半導体チップ１０と重なる領域２Ｒ１に、外部端子３０を配置することができる。
ただし、カバー部材ＣＶ１のように、配線基板２０の反り変形を矯正できる部材を貼りつけた場合でも、半導体チップ１０と重なる領域の反り変形を矯正することは難しい。したがって、カバー部材ＣＶ１を配置した場合でも、図１６に示すように、領域２Ｒ３には、外部端子３０は配置されない。
なお、図２６に示す接着材６１は、接着材６０と同じ材料であっても良いし、放熱粒子を含まない接着材であっても良い。配線基板２０の周辺領域に配置される接着材６１には、放熱特性よりも接着強度を強化することが要求される。
＜変形例３＞
図２７は、図１５に示す半導体装置に対する他の変形例を示す断面図である。図２８は、図２７に示す配線基板において、第１層目の配線層のレイアウトの例を示す平面図である。図２９は、図２７に示す配線基板において、最下層の配線層のレイアウトの例を示す平面図である。なお、半導体装置ＰＫＧ４の配線基板は、図２８に示す第１層目の配線層ＷＬ１と、図２９に示す第２層目の配線層ＷＬ２とから成る２層構造である。また、図２７では、配線基板２０の第１層目の配線層および第２層目の配線層を覆う絶縁膜の図示を省略している。
図２７に示す半導体装置ＰＫＧ４は、半導体チップ１０Ａの裏面１０ｂが、配線基板２０の上面２０ｔと対向する、フェイスアップ実装方式により配線基板２０上に搭載されている点で、図１５に示す半導体装置ＰＫＧ１と相違する。半導体チップ１０Ａは、表面１０ｔの周縁領域に配置される複数の電極１ＰＤを有する。また、配線基板２０の上面２０ｔに配置される複数の端子２ＰＤは、半導体チップ１０Ａと重なる領域には配置されず、半導体チップ１０Ａの周囲に配置される。複数の電極１ＰＤと複数の端子２ＰＤとは、ワイヤ６５を介して電気的に接続されている。
また、半導体チップ１０Ａ、複数の端子２ＰＤ、および複数のワイヤ６５のそれぞれは、封止体ＭＲにより封止されている。配線基板２０の上面２０ｔは、全体が封止体ＭＲに覆われている。
半導体装置ＰＫＧ４のように、半導体チップ１０Ａと配線基板２０とをワイヤ６５で接続するタイプのパッケージの場合、図１５に示す半導体装置ＰＫＧ１と比較して、半導体チップ１０Ａと配線基板２０との接着強度が強くない。このため、半導体チップ１０Ａと配線基板２０との線膨張係数の違いに起因する配線基板２０の反り変形の程度は、半導体装置ＰＫＧ１と比較すると小さい。しかし、配線基板２０の上面２０ｔには封止体ＭＲが接着されている。この封止体ＭＲと配線基板２０との線膨張係数の違いに起因して配線基板２０に反り変形が生じる。
したがって、半導体装置ＰＫＧ４の場合にも、コプラナリティを考慮して、半導体チップ１０Ａと重なる領域２Ｒ１の一部分に外部端子３０が配置されない領域２Ｒ３を設けることが好ましい。
図２８に示すように、半導体装置ＰＫＧ４の場合、配線基板２０の複数の端子２ＰＤは、半導体チップ１０Ａ（図２７参照）が搭載されるチップ搭載領域１０ｒの外側に配置される。このため、コア回路１２（図５参照）までの経路距離を考慮すると、図２９に示す領域２Ｒ１内にランド２ＬＤｖが配置される変形例が考えられる。ただし、電源電位を供給する経路に、例えば図２９に示す導体パターン２Ｐｖのように、大面積の導体パターンを介在させる場合、半導体チップ１０Ａ（図２７参照）と重なる領域２Ｒ１に複数のランド２ＬＤｖを配置することが好ましい。この場合、図１６を用いて説明した半導体装置ＰＫＧ１と同様に、領域２Ｒ１が、外部端子３０が配置されない領域２Ｒ３と、複数の外部端子３０が配置される領域２Ｒ４とを備えている。図２９に示すように、配線層ＷＬ２において、領域２Ｒ４には、電源電位ＶＤ（図５参照）が供給される大面積の導体パターン２Ｐｖが配置される。また、領域２Ｒ３には、基準電位ＶＧ（図５参照）が供給される導体パターン２Ｐｇ２が配置される。なお、導体パターン２Ｐｇ２の面積は導体パターン２Ｐｖの面積より小さい。ただし、図２８に示すように配線層ＷＬ１には、チップ搭載領域１０ｒの内側に、基準電位ＶＧが供給される大面積の導体パターン２Ｐｇ１が配置されている。導体パターン２Ｐｇ２は、導体パターン２Ｐｖの内側に配置される。半導体装置ＰＫＧ４の場合、電源電位ＶＤおよび基準電位ＶＧのそれぞれを安定的に供給できるので、半導体装置ＰＫＧ１と同様に、コア回路１２（図５参照）の信頼性を向上させることができる。
＜変形例４＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ＰＤ，１ＰＤｇ，１ＰＤｓ，１ＰＤｖ 電極（チップ電極、電極パッド、電極部）
２ｂ，２Ｃｂ 下面
２Ｃａ，２ｔ 上面
２ＣＲ 絶縁層（コア層、コア材、コア絶縁層）
２ｅ，２ｅ１，２ｅ２ 絶縁膜
２ＬＤ，２ＬＤｇ，２ＬＤｓ，２ＬＤｖ ランド（端子、外部端子、電極、外部電極）
２ＰＤ，２ＰＤｇ，２ＰＤｓ，２ＰＤｖ，２ＰＤｖ１，２ＰＤｖ２ 端子（端子部、パッド、半導体チップ接続用端子）
２Ｐｇ１，２Ｐｇ２，２Ｐｖ，２Ｐｖ１，２Ｐｖ２，２Ｐｖ３，５Ｐｇ，５Ｐｖ 導体パターン
２ＰＬ 導体プレーン
２Ｒ１，２Ｒ２，２Ｒ３，２Ｒ３，２Ｒ４，２Ｒ５，５Ｒ１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ６，５Ｒ７ 領域
２ｓ 側面
２ＴＷ，２ＴＷｇ，２ＴＷｓ，２ＴＷｖ，５ＴＷ，５Ｔｗｇ，５ＴＷｓ，５ＴＷｖ スルーホール配線（層間導電路）
２ｖ，２ｖｇ，２ｖｓ，２ｖｖ ビア配線（ビア、層間導電路）
２ＶＬｇ，２ＶＬｖ ビアランド（導体パターン）
２ｗ，２ｗｓ 配線
１０，１０Ａ 半導体チップ
１０ｂ 裏面（主面、下面）
１０ｒ チップ搭載領域
１０ｓ 側面
１０ｔ 表面（主面、上面）
１１ 入出力回路
１２ コア回路
２０，２０Ａ，２０Ｂ，２０Ｃ 配線基板
２０ｂ 下面（面、主面、被実装面）２０ｓ 側面
２０ｔ 上面（面、主面、チップ搭載面）
３０ 外部端子（半田ボール、半田材、端子、外部端子、電極、外部電極）
３０ｇ 基準端子
３０ｒ１，３０ｒ２，３０ｒ５ 端子
３０ｖ 電源端子
４０ アンダフィル樹脂（絶縁性樹脂）
５０ 実装基板（配線基板）
５０ｂ 下面
５０ｔ 上面
５１ 上面端子（端子）
５１ｇ，５２ｇ 基準端子
５１ｒ１，５１ｒ２ 端子
５１ｖ，５２ｖ 電源端子
５２ 下面端子（端子）
５３，５３ｇ，５３ｖ 配線
５４，５４ｇ，５４ｖ 端子
６０ 接着材（放熱接着材）
６１ 接着材
６５ ワイヤ
ＣＣ１，ＣＣ２，ＣＣ３ コンデンサ（チップコンデンサ）
ＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４，ＣＥ５ 電極
ＣＳＬ 長辺
ＣＳＳ 短辺
ＣＶ１ カバー部材（リッド）
ＥＤＶ１ 電子装置
ＭＲ 封止体
Ｐ５１ 中心間距離
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ４ 半導体装置（半導体パッケージ）
ＳＢ 突起電極
ＳＩＧ 電気信号
Ｔｉ チタン
ＶＤ，ＶＤ１，ＶＤ２ 電源電位
ＶＧ 基準電位
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６ 配線層

Claims (13)

  1. 第１上面、前記第１上面に形成された複数の第１端子、前記第１上面の反対側の第１下面、および前記第１下面に形成され、前記複数の第１端子のそれぞれと電気的に接続された複数の第２端子を有する配線基板と、
    第１表面、前記第１表面に形成された複数の第１電極パッド、および前記第１表面の反対側の第１裏面を有し、前記配線基板の前記第１上面上に搭載された半導体チップと、
    を含み、
    前記配線基板の前記第１下面は、前記第１上面に搭載された前記半導体チップと重なる第１領域と、前記第１領域を囲み、かつ、前記半導体チップと重ならない第２領域と、を含み、
    前記第１領域は、前記複数の第２端子が配置されない第３領域と、前記第３領域を囲み、かつ、前記複数の第２端子が配置される第４領域と、を含み、
    前記複数の第２端子は、前記第１領域の前記第４領域に配置される複数の第１領域端子と、前記第２領域に配置される複数の第２領域端子と、を含み、
    前記複数の第１領域端子は、前記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および前記半導体チップの回路に基準電位を供給する複数の基準端子、を含み、
    前記第３領域の面積は、前記第１領域の面積に対して５６％以下であり、
    前記第４領域に配置される前記複数の第１電源端子の数は、前記第４領域に配置される前記複数の基準端子の数より多い、半導体装置。
  2. 請求項１において、
    前記複数の第１電源端子のそれぞれと隣り合って配置される複数の端子には、一つ以上の基準端子が含まれる、半導体装置。
  3. 請求項２において、
    前記複数の第１電源端子のそれぞれと隣り合って配置される複数の端子には、一つ以上の第１電源端子が含まれる、半導体装置。
  4. 請求項２において、
    前記第２領域は、前記第４領域の周囲を囲む第５領域を含み、
    前記第５領域には、前記複数の第２端子に含まれる複数の第５領域端子が、前記第４領域の周囲を囲むように一列で配置され、
    前記複数の第５領域端子は、前記複数の第１電源端子および前記複数の基準端子を含む、半導体装置。
  5. 第１上面、前記第１上面に形成された複数の第１端子、前記第１上面の反対側の第１下面、および前記第１下面に形成され、前記複数の第１端子のそれぞれと電気的に接続された複数の第２端子を有する配線基板と、
    第１表面、前記第１表面に形成された複数の第１電極パッド、および前記第１表面の反対側の第１裏面を有し、前記配線基板の前記第１上面上に搭載された半導体チップと、
    を含み、
    前記配線基板の前記第１下面は、前記第１上面に搭載された前記半導体チップと重なる第１領域と、前記第１領域を囲み、かつ、前記半導体チップと重ならない第２領域と、を含み、
    前記第１領域は、前記複数の第２端子が配置されない第３領域と、前記第３領域を囲み、かつ、前記複数の第２端子が配置される第４領域と、を含み、
    前記複数の第２端子は、前記第１領域の前記第４領域に配置される複数の第１領域端子と、前記第２領域に配置される複数の第２領域端子と、を含み、
    前記複数の第１領域端子は、前記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および前記半導体チップの回路に基準電位を供給する複数の基準端子、を含み、
    前記第３領域の面積は、前記第１領域の面積に対して５６％以下であり、
    前記複数の第１領域端子の最大配置数は、３６個以上、かつ、１６９個以下であり、
    前記第３領域の面積は、前記第１領域の面積に対して２５％以下である、半導体装置。
  6. 請求項５において、
    前記第２領域は、前記第４領域の周囲を囲む第５領域を含み、
    前記第５領域には、前記複数の第２端子に含まれる複数の第５領域端子が、前記第４領域の周囲を囲むように一列で配置され、
    前記複数の第５領域端子は、前記複数の基準端子を含み、かつ、前記複数の第１電源端子を含まない、半導体装置。
  7. 第１配線基板、および前記第１配線基板に搭載された半導体チップを備える半導体パッケージと、
    前記半導体パッケージが搭載される第２配線基板と、
    を有し、
    前記半導体パッケージは、
    第１上面、前記第１上面に形成された複数の第１端子、前記第１上面の反対側の第１下面、および前記第１下面に形成され、前記複数の第１端子のそれぞれと電気的に接続された複数の第２端子を有する前記第１配線基板と、
    第１表面、前記第１表面に形成された複数の第１電極パッド、および前記第１表面の反対側の第１裏面を有し、前記第１配線基板の前記第１上面上に搭載された前記半導体チップと、
    を含み、
    前記第２配線基板は、前記半導体パッケージが搭載される第２上面、前記第２上面に形成され、前記第１配線基板の前記複数の第２端子のそれぞれと電気的に接続される複数の第３端子、および前記第２上面の反対側の第２下面を有し、
    前記第１配線基板の前記第１下面は、前記第１上面に搭載された前記半導体チップと重なる第１領域と、前記第１領域を囲み、かつ、前記半導体チップと重ならない第２領域と、を含み、
    前記第１領域は、前記複数の第２端子が配置されない第３領域と、前記第３領域を囲み、かつ、前記複数の第２端子が配置される第４領域と、を含み、
    前記複数の第２端子は、前記第１領域の前記第４領域に配置される複数の第１領域端子と、前記第２領域に配置される複数の第２領域端子と、を含み、
    前記複数の第１領域端子は、前記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および前記半導体チップの回路に基準電位を供給する複数の基準端子、を含み、
    前記第２配線基板は、前記第２上面および前記第２下面の一方から他方までを貫通するように設けられた複数のスルーホール配線を有し、
    前記複数のスルーホール配線には、前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続される第１電源スルーホール配線と、前記第１配線基板の前記複数の基準端子のいずれかと電気的に接続される基準スルーホール配線と、を含み、
    前記第２配線基板の前記第２下面は、前記第１配線基板の前記第３領域と重なる第６領域を有し、
    前記第６領域には第１電極および第２電極を有する第１コンデンサが搭載され、
    前記第１電極は、前記第１電源スルーホール配線を介して前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続され、
    前記第２電極は、前記基準スルーホール配線を介して前記第１配線基板の前記複数の基準端子のいずれかと電気的に接続され、
    前記第１コンデンサは、前記第２配線基板の前記第２下面からの平面視において、前記第１コンデンサは第１短辺および第１長辺を有し、
    前記第１短辺の長さは、前記第２上面に配置される前記複数の第３端子のうち、互いに隣り合って配置される第３端子の中心間距離より長い、電子装置。
  8. 第１配線基板、および前記第１配線基板に搭載された半導体チップを備える半導体パッケージと、
    前記半導体パッケージが搭載される第２配線基板と、
    を有し、
    前記半導体パッケージは、
    第１上面、前記第１上面に形成された複数の第１端子、前記第１上面の反対側の第１下面、および前記第１下面に形成され、前記複数の第１端子のそれぞれと電気的に接続された複数の第２端子を有する前記第１配線基板と、
    第１表面、前記第１表面に形成された複数の第１電極パッド、および前記第１表面の反対側の第１裏面を有し、前記第１配線基板の前記第１上面上に搭載された前記半導体チップと、
    を含み、
    前記第２配線基板は、前記半導体パッケージが搭載される第２上面、前記第２上面に形成され、前記第１配線基板の前記複数の第２端子のそれぞれと電気的に接続される複数の第３端子、および前記第２上面の反対側の第２下面を有し、
    前記第１配線基板の前記第１下面は、前記第１上面に搭載された前記半導体チップと重なる第１領域と、前記第１領域を囲み、かつ、前記半導体チップと重ならない第２領域と、を含み、
    前記第１領域は、前記複数の第２端子が配置されない第３領域と、前記第３領域を囲み、かつ、前記複数の第２端子が配置される第４領域と、を含み、
    前記複数の第２端子は、前記第１領域の前記第４領域に配置される複数の第１領域端子と、前記第２領域に配置される複数の第２領域端子と、を含み、
    前記複数の第１領域端子は、前記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および前記半導体チップの回路に基準電位を供給する複数の基準端子、を含み、
    前記第２配線基板は、前記第２上面および前記第２下面の一方から他方までを貫通するように設けられた複数のスルーホール配線を有し、
    前記複数のスルーホール配線には、前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続される第１電源スルーホール配線と、前記第１配線基板の前記複数の基準端子のいずれかと電気的に接続される基準スルーホール配線と、を含み、
    前記第２配線基板の前記第２下面は、前記第１配線基板の前記第３領域と重なる第６領域を有し、
    前記第６領域には第１電極および第２電極を有する第１コンデンサが搭載され、
    前記第１電極は、前記第１電源スルーホール配線を介して前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続され、
    前記第２電極は、前記基準スルーホール配線を介して前記第１配線基板の前記複数の基準端子のいずれかと電気的に接続され、
    前記第２配線基板の前記第２下面は、前記第１配線基板の前記第４領域と重なる第７領域を有し、
    前記第７領域には、第２コンデンサが搭載され、
    前記第２配線基板の前記第２下面からの平面視において、前記第１コンデンサの面積は、前記第２コンデンサの面積より大きい、電子装置。
  9. 第１配線基板、および前記第１配線基板に搭載された半導体チップを備える半導体パッケージと、
    前記半導体パッケージが搭載される第２配線基板と、
    を有し、
    前記半導体パッケージは、
    第１上面、前記第１上面に形成された複数の第１端子、前記第１上面の反対側の第１下面、および前記第１下面に形成され、前記複数の第１端子のそれぞれと電気的に接続された複数の第２端子を有する前記第１配線基板と、
    第１表面、前記第１表面に形成された複数の第１電極パッド、および前記第１表面の反対側の第１裏面を有し、前記第１配線基板の前記第１上面上に搭載された前記半導体チップと、
    を含み、
    前記第２配線基板は、前記半導体パッケージが搭載される第２上面、前記第２上面に形成され、前記第１配線基板の前記複数の第２端子のそれぞれと電気的に接続される複数の第３端子、および前記第２上面の反対側の第２下面を有し、
    前記第１配線基板の前記第１下面は、前記第１上面に搭載された前記半導体チップと重なる第１領域と、前記第１領域を囲み、かつ、前記半導体チップと重ならない第２領域と、を含み、
    前記第１領域は、前記複数の第２端子が配置されない第３領域と、前記第３領域を囲み、かつ、前記複数の第２端子が配置される第４領域と、を含み、
    前記複数の第２端子は、前記第１領域の前記第４領域に配置される複数の第１領域端子と、前記第２領域に配置される複数の第２領域端子と、を含み、
    前記複数の第１領域端子は、前記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および前記半導体チップの回路に基準電位を供給する複数の基準端子、を含み、
    前記第２配線基板は、前記第２上面および前記第２下面の一方から他方までを貫通するように設けられた複数のスルーホール配線を有し、
    前記複数のスルーホール配線には、前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続される第１電源スルーホール配線と、前記第１配線基板の前記複数の基準端子のいずれかと電気的に接続される基準スルーホール配線と、を含み、
    前記第２配線基板の前記第２下面は、前記第１配線基板の前記第３領域と重なる第６領域を有し、
    前記第６領域には第１電極および第２電極を有する第１コンデンサが搭載され、
    前記第１電極は、前記第１電源スルーホール配線を介して前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続され、
    前記第２電極は、前記基準スルーホール配線を介して前記第１配線基板の前記複数の基準端子のいずれかと電気的に接続され、
    前記第１コンデンサは、前記第１電極、前記第２電極の他、前記第１電源スルーホール配線を介して前記第１配線基板の前記複数の第１電源端子のいずれかと電気的に接続される第３電極を有する、電子装置。
  10. 第１配線基板、および前記第１配線基板に搭載された半導体チップを備える半導体パッケージと、
    前記半導体パッケージが搭載される第２配線基板と、
    を有し、
    前記半導体パッケージは、
    第１上面、前記第１上面に形成された複数の第１端子、前記第１上面の反対側の第１下面、および前記第１下面に形成され、前記複数の第１端子のそれぞれと電気的に接続された複数の第２端子を有する前記第１配線基板と、
    第１表面、前記第１表面に形成された複数の第１電極パッド、および前記第１表面の反対側の第１裏面を有し、前記第１配線基板の前記第１上面上に搭載された前記半導体チップと、
    を含み、
    前記第２配線基板は、前記半導体パッケージが搭載される第２上面、前記第２上面に形成され、前記第１配線基板の前記複数の第２端子のそれぞれと電気的に接続される複数の第３端子、および前記第２上面の反対側の第２下面を有し、
    前記第１配線基板の前記第１下面は、前記第１上面に搭載された前記半導体チップと重なる第１領域と、前記第１領域を囲み、かつ、前記半導体チップと重ならない第２領域と、を含み、
    前記第１領域は、前記複数の第２端子が配置されない第３領域と、前記第３領域を囲み、かつ、前記複数の第２端子が配置される第４領域と、を含み、
    前記複数の第２端子は、前記第１領域の前記第４領域に配置される複数の第１領域端子と、前記第２領域に配置される複数の第２領域端子と、を含み、
    前記複数の第１領域端子は、前記半導体チップの回路に第１電源電位を供給する複数の第１電源端子、および前記半導体チップの回路に基準電位を供給する複数の基準端子、を含み、
    前記第４領域に配置される前記複数の第１電源端子の数は、前記第４領域に配置される前記複数の基準端子の数より多い、電子装置。
  11. 請求項１０において、
    前記複数の第１電源端子のそれぞれと隣り合って配置される複数の端子には、一つ以上の基準端子が含まれる、電子装置。
  12. 請求項１１において、
    前記複数の第１電源端子のそれぞれと隣り合って配置される複数の端子には、一つ以上の第１電源端子が含まれる、電子装置。
  13. 請求項１２において、
    前記第２領域は、前記第４領域の周囲を囲む第５領域を含み、
    前記第５領域には、前記複数の第２端子に含まれる複数の第５領域端子が、前記第４領域の周囲を囲むように一列で配置され、
    前記複数の第５領域端子は、前記複数の第１電源端子および前記複数の基準端子を含む、電子装置。
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