JP6076874B2 - 電子装置、テストボードおよび半導体装置の製造方法 - Google Patents

Description

本発明は、電子装置またはテストボードの技術に関し、例えば半導体パッケージが実装基板に搭載された電子装置、または半導体パッケージの電気的なテストを行う際に半導体パッケージを搭載するテストボードに適用して有効な技術に関するものである。

特開２０１１−６６３４４号公報（特許文献１）には、実装基板の上面に半導体装置が搭載され、実装基板の下面に半導体装置と電気的に接続されるバイパスコンデンサが搭載された電子装置が記載されている。

また、特開２０１２−２２０４３８号公報（特許文献２）には、テストボードに半導体パッケージを搭載して、半導体パッケージを電気的にテストすることが記載されている。

特開２０１１−６６３４４号公報 特開２０１２−２２０４３８号公報

本願発明者は、例えば上記特許文献１に記載されるような、バイパスコンデンサが実装された電子装置の基板（マザーボード、実装基板）、あるいは、例えば上記特許文献２に記載されるような、半導体パッケージ（半導体装置）を検査する際に使用する基板（テストボード）について検討している。

上記のような基板に実装された半導体パッケージに供給される電源の電圧変動を抑制するため、電源電位と基準電位との間にコンデンサ（バイパスコンデンサと呼ばれる）を接続する技術がある。供給される電源の電圧変動を抑制させる観点からは、例えばコンデンサと半導体パッケージとを接続する伝送経路距離をできるだけ短くすることが好ましい。伝送経路距離を短くさせる観点からは、例えば、半導体パッケージとコンデンサとを、以下のような位置関係でそれぞれ基板に固定することが好ましい。すなわち、半導体パッケージが基板の上面に搭載され、コンデンサは基板の下面において半導体パッケージと、基板の厚さ方向に重なる位置に配置されることが好ましい。また、半導体パッケージとコンデンサとは、基板の上面から下面までを基板の厚さ方向に貫通するように設けられたスルーホール配線（基板の貫通孔の内部に形成された配線）によって電気的に接続されることが好ましい。

ここで、本願発明者は、上記構成について検討した結果、以下のような課題を見出した。すなわち、半導体パッケージの小型化に伴い、半導体パッケージの外部端子の配置ピッチが小さくなる傾向がある。このため、基板に形成され、かつ、半導体パッケージの外部端子と電気的に接続される電極の配置ピッチも小さくなる。また、半導体パッケージとコンデンサとを電気的に接続する、スルーホール配線の径も小さくする必要がある。ところが、半導体パッケージを固定する基板には、半導体パッケージおよびコンデンサを含む種々の電子部品を支持する強度が要求されるため、半導体パッケージの小型化に対応して、微細加工を施すことが難しい。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態である電子装置が備える第１配線基板は、半導体パッケージが固定される第１面、前記第１面に形成された複数の第１電極、上記第１面とは反対側の第２面、および上記第２面に形成された複数の第２電極を有する。また、上記第１配線基板は、上記第１面および上記第２面のうちの一方側から他方側に向かって形成された複数の孔、および上記複数の孔のそれぞれに形成された配線を有する。また、上記電子装置は、上記第１配線基板の上記第２面に形成され、上記複数の第２電極を介して上記半導体パッケージと電気的に接続されるコンデンサを有する。また、上記複数の第１電極のうち、上記コンデンサに接続される第１電極は、信号伝送経路よりも径が大きい孔に形成された一つの配線に複数の上記第１電極を接続するものである。

上記一実施の形態によれば、半導体装置が搭載された配線基板の電気的特性を向上させることができる。

一実施の形態である電子装置の半導体パッケージ実装面側の一部を示す拡大平面図である。 図１に示す実装基板の反対面側を示す拡大平面図である。 図２のＡ−Ａ線に沿った拡大断面図である。 図３に示す半導体装置の実装面側の平面図である。 図３に示す実装基板の半導体パッケージ搭載面側の拡大平面図である。 図３に示す電子装置が有する電子部品の電気的接続関係を示す回路ブロック図である。 図５のＢ部の拡大平面図である。 図７のＡ−Ａ線に沿った拡大断面図である。 図５のＣ部の拡大平面図である。 図９のＡ−Ａ線に沿った拡大断面図である。 図１に示す電子装置の製造工程のフローを示す説明図である。 図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１１に示すテスト工程において、半導体装置をテスト装置に搭載した状態を示す要部拡大断面図である。 図１３に示すテストソケットの収容部の半導体パッケージ保持面側の平面図である。 図３に示す半導体装置に対する変形例を示す断面図である。 図３に示す半導体装置に対する変形例を示す断面図である。 図３に示す半導体装置に対する変形例を示す断面図である。 図９に対する変形例を示す拡大平面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を表面、表面の反対側の面を裏面として記載する。また、配線基板のチップ搭載面側の平面を上面あるいは表面、上面の反対側に位置する面を下面として記載する。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

＜電子装置＞
まず、本実施の形態の電子装置の構成の概要について説明する。図１は、本実施の形態の電子装置の半導体パッケージ実装面側の一部を示す拡大平面図、図２は図１に示す実装基板の反対面側を示す拡大平面図である。また、図３は、図２のＡ−Ａ線に沿った拡大断面図である。また、図４は、図３に示す半導体装置の実装面側の平面図である。また、図５は、図３に示す実装基板の半導体パッケージ搭載面側の拡大平面図である。なお、本実施の形態で説明する各図では、電極や端子を見やすくするため、端子数が少なく、かつ各端子の平面寸法が大きい例を取り上げて説明している。また、平面視における実装基板ＭＢ１の電極Ｍｐ１、Ｍｐ２と半導体チップ２の位置関係を示すため、図２には、半導体チップ２の輪郭を二点鎖線で示している。また、図２では、配線基板３の輪郭も二点鎖線で示している。

図１および図２に示すように、本実施の形態の電子装置ＥＤ１は、実装基板（ボード、マザーボード、配線基板、支持基板）ＭＢ１、および実装基板に搭載された半導体装置（半導体パッケージ）ＳＰ１を備えている。また、図２に示すように、電子装置ＥＤ１は、実装基板ＭＢ１に搭載される、少なくとも１個以上のコンデンサ（コンデンサ素子、チップコンデンサ）ＣＰ１を備えている。

半導体装置ＳＰ１は、半導体集積回路が形成された半導体チップ２、および半導体集積回路と電気的に接続された複数の外部端子である複数の半田ボールＳＢが形成された配線基板３を有する半導体パッケージである。

半導体チップ２は、図３に示すように表面（主面、上面）２ａ、表面２ａとは反対側の裏面（主面、下面）２ｂ、および、表面２ａと裏面２ｂとの間に位置する側面２ｃを有し、平面視において四角形の外形形状を成す。半導体チップ２の平面サイズ（平面視における寸法、表面２ａおよび裏面２ｂの寸法、外形サイズ）は、例えば一辺の長さが５ｍｍ〜１０ｍｍ程度である。半導体チップ２は、例えばシリコン（Ｓｉ）から成る半導体基板の半導体素子形成面に、複数の半導体素子が形成されている。この複数の半導体素子は、半導体素子上に積層された配線層を介して表面２ａ側に形成された複数のパッド（電極、電極パッド）２ｐｄと電気的に接続されている。半導体チップ２には、上記した半導体素子およびこの半導体素子に接続される配線層によって構成される、複数の回路が形成されている。この複数の回路には、例えば、演算処理回路や記憶回路など、半導体チップ２が備える主要な機能を構成する主回路（コア回路）と、半導体チップ２に電気信号を入出力するための入出力回路と、が含まれる。

また、配線基板３は、半導体チップ２が搭載された上面（面、チップ搭載面）３ａ、上面３ａとは反対側の下面（面、実装面）３ｂ、および上面３ａと下面３ｂの間に配置された側面３ｃを有し、平面視において四角形の外形形状を成す。配線基板３の平面サイズ（平面視における寸法、上面３ａおよび下面３ｂの寸法、外形サイズ）は、例えば一辺の長さが１０ｍｍ〜２０ｍｍ程度である。また、配線基板３の厚さ、すなわち、図３に示す上面３ａから下面３ｂまでの距離は、例えば０．２ｍｍ〜２．０ｍｍ程度である。

配線基板３は、上面３ａ側に搭載された半導体チップ２と実装基板ＭＢ１とを電気的に接続するため、平面視における端子の位置を調整するインタポーザである。配線基板３のチップ搭載面である上面３ａには、半導体チップ２と電気的に接続される複数のボンディングフィンガ（端子、チップ搭載面側端子、電極、ボンディングリード）３ｆが形成されている。

また、実装基板ＭＢ１に搭載される実装面である下面３ｂには、複数のランド３ｇが形成されている。そして複数のボンディングフィンガ３ｆと複数のランド３ｇは、上面３ａ側と下面３ｂ側とを電気的に接続する配線層に形成された複数の配線３ｄを介して電気的に接続されている。複数の配線３ｄには、絶縁層３ｅの上面または下面に形成される引出配線、および絶縁層３ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線（絶縁層３ｅのビアの内部に形成された配線）が含まれる。なお、図３に示す例では、配線基板３が、四層の配線層を有している例を示している。ただし、配線基板３が備える配線層数は、図３に示す例の他、三層以下、あるいは五層以上の配線層を有する種々の変形例がある。

また、図３に示す例では、半導体チップ２の表面２ａは、配線基板３の上面３ａと対向している。このような実装方式は、フェイスダウン実装方式（フリップチップ実装方式ともいう）と呼ばれる。フェイスダウン実装方式の場合、半導体チップ２のインタフェース端子であるパッド２ｐｄと、配線基板３のインタフェース端子であるボンディングフィンガ３ｆとは、突起電極（バンプ）２ｂｐを介して電気的に接続される。また、半導体チップ２の表面２ａと配線基板３の上面３ａの間には、絶縁材料から成る樹脂（アンダフィル樹脂、絶縁性フィルム）４が配置され、半導体チップ２と配線基板３の電気的接続部分（突起電極２ｂｐ）の周囲は、樹脂４により封止されている。

フェイスダウン実装方式の場合、配線基板３と半導体チップ２の電気的接続経路には、図示しない金属ワイヤが介在せず、接続経路距離を短くすることができる。また、ワイヤループを形成しなくても良いので、半導体パッケージの厚さを薄くできるという利点がある。

ただし、図３に対する変形例としては、半導体チップ２の裏面２ｂが配線基板３の上面３ａと対向する、いわゆるフェイスアップ実装方式により半導体チップ２を搭載することもできる。この場合、半導体チップ２の複数のパッド２ｐｄと配線基板３のボンディングフィンガ３ｆとは、図示しないワイヤを介して電気的に接続される。また、フェイスアップ実装方式を適用する場合、隣り合うワイヤ同士が接触しないように保護するため、半導体チップ２および半導体チップ２に接続される複数のワイヤを樹脂で封止する。

また、配線基板３の複数のランド３ｇには、半導体装置ＳＰ１の外部端子である複数の半田ボールＳＢがそれぞれ接合されている。詳しくは、配線基板３の下面３ｂは、絶縁膜（ソルダレジスト膜）ＳＲにより覆われている。絶縁膜ＳＲには開口部が形成され、この開口部において、複数のランド３ｇの少なくとも一部が絶縁膜ＳＲから露出している。そして、ランド３ｇの露出部分に、半田ボールＳＢが接合されている。

また、図４に示すように、配線基板３の下面３ｂの複数のランド３ｇに接合される複数の半田ボール（外部端子、電極、外部電極）ＳＢは、行列状（アレイ状、マトリクス状）に配置されている。言い換えれば、複数のランド３ｇおよび複数の半田ボールＳＢは、配線基板３の下面３ｂの各辺に沿って、かつ複数列に亘って配置されている。このように、配線基板３の実装面側に、複数の外部端子（半田ボールＳＢ、ランド３ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板３の実装面（下面３ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制できる点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。

また、図３に示す、半導体装置ＳＰ１が実装される実装基板ＭＢ１は、半導体装置ＳＰ１の搭載面である上面Ｍａ、および上面（面、半導体装置実装面）Ｍａの反対側の下面（面、裏面）Ｍｂを有している。実装基板ＭＢ１は、半導体装置ＳＰ１およびコンデンサＣＰ１を含む、複数の電子部品を搭載して電気的に接続し、モジュールを形成する基板であり、複数の電子部品を支持する強度が要求される。このため、実装基板ＭＢ１の厚さは半導体装置ＳＰ１の配線基板３の厚さよりも大きい（厚い）。例えば、図３に示す例では、実装基板ＭＢ１の厚さは、４ｍｍ〜５ｍｍ程度である。実装基板ＭＢ１の厚さは、上面Ｍａおよび下面Ｍｂのうち、一方の面から他方の面までの距離である。また、配線基板３の厚さは、上面３ａおよび下面３ｂのうち、一方の面から他方の面までの距離である。また、実装基板ＭＢ１の基材である絶縁材ＮＣ１は、例えばガラス布にエポキシ系の樹脂を含浸させた、プリプレグ材などが用いられる。

実装基板ＭＢ１の上面Ｍａには、複数の電極Ｍｐ１が形成されている。複数の電極Ｍｐ１は、図３に示す半導体装置ＳＰ１の外部端子である半田ボールＳＢを接続するための、実装基板ＭＢ１側のインタフェース用端子である。したがって、電極Ｍｐ１の配列は、図４に示す半田ボールＳＢの配列に対応している。すなわち、本実施の形態では、図５に示すように、複数の電極Ｍｐ１は、平面視において、行列状（アレイ状、マトリクス状）に配置されている。詳しくは、実装基板ＭＢ１の上面Ｍａには、上面Ｍａを覆う絶縁膜（ソルダレジスト膜）ＳＲが形成されている。そして絶縁膜ＳＲには、開口部が形成され、複数の電極Ｍｐ１のそれぞれの少なくとも一部が、開口部において絶縁膜ＳＲから露出している。電子装置ＥＤ１では、絶縁膜ＳＲの開口部において露出する電極Ｍｐ１の一部に半田ボールＳＢが接続されることで、実装基板ＭＢ１と半導体装置ＳＰ１とが電気的に接続される。

また、実装基板ＭＢ１の下面Ｍｂには、複数の電極Ｍｐ２が形成されている。複数の電極Ｍｐ２は、コンデンサＣＰ１を含む複数の電子部品と、実装基板ＭＢ１とを電気的に接続するための実装基板ＭＢ１側のインターフェース端子である。図３に示すように、複数の電極Ｍｐ２は、実装基板ＭＢ１に形成された複数のスルーホール配線ＴＨｍを介して上面Ｍａ側の複数の電極Ｍｐ１と、それぞれ電気的に接続されている。

スルーホール配線ＴＨｍは、実装基板ＭＢ１の上面Ｍａ側と下面Ｍｂ側とを電気的に接続する配線である。実装基板ＭＢ１には、上面Ｍａおよび下面Ｍｂのうちの一方から他方側に向かって形成された複数のスルーホール（孔）ＴＨ１、ＴＨ２、ＴＨ３が形成されている。スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部には、スルーホールＴＨ１、ＴＨ２、ＴＨ３の壁面に沿って金属膜を埋め込むことにより、スルーホール配線ＴＨｍが形成されている。スルーホール配線ＴＨｍの上記以外の詳細な特徴については後述する。

また、図３に示すように、実装基板ＭＢ１の下面Ｍｂには、電源電位用端子ＥＲｄおよび基準電位用端子ＥＲｓを有するコンデンサＣＰ１が搭載されている。コンデンサＣＰ１は、半導体装置ＳＰ１が有する回路に供給される直流電源の電圧の変動を抑制する目的で電源電位供給経路と基準電位供給経路との間に接続される、いわゆるバイパスコンデンサである。したがって、コンデンサＣＰ１は、実装基板ＭＢ１が有する電極Ｍｐ１、Ｍｐ２およびスルーホール配線ＴＨｍを介して半導体装置ＳＰ１と電気的に接続されている。詳しくは、コンデンサＣＰ１の電源電位用端子ＥＲｄは、実装基板ＭＢ１の複数の電極Ｍｐ２のうちの電源電位用電極Ｐｄ２と半田材（符号による図示は省略）を介して電気的に接続されている。また、コンデンサＣＰ１の基準電位用端子ＥＲｓは実装基板ＭＢ１の複数の電極Ｍｐ２のうちの基準電位用電極Ｐｓ２と、半田材を介して電気的に接続されている。

なお、パッド２ｐｄとボンディングフィンガ３ｆを接続する半田材および図３に示す半田ボールＳＢは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本願において、半田について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。

＜バイパスコンデンサと半導体装置の接続経路＞
次に、図３に示すコンデンサＣＰ１と半導体装置ＳＰ１の接続経路の詳細について説明する。図６は、図３に示す電子装置が有する電子部品の電気的接続関係を示す回路ブロック図である。また、図７は、図５のＢ部の拡大平面図、図８は図７のＡ−Ａ線に沿った拡大断面図、図９は図５のＣ部の拡大平面図、図１０は図９のＡ−Ａ線に沿った拡大断面図である。なお、図３に示す半導体チップ２には、図６に示す回路以外に複数の回路が形成されているが、図６では、半導体チップ２が有する回路のうちの一部を、代表的に示している。また、図７および図９では、電極Ｍｐ１やスルーホールランドＴＨＬ（図９参照）を構成する金属パターンの輪郭、および平面視におけるスルーホールＴＨ１、ＴＨ２の輪郭を、点線を付して示している。また、図９および図１０では、図５に示す複数の電極Ｍｐ１のうち、複数の電源電位用電極Ｐｄ１が配置された領域を代表例として示しているが、図５に示す複数の基準電位用電極Ｐｓ１が配置された領域の構造も同様なので、基準電位用電極Ｐｓ１の符号も付している。

図６に示すように、半導体チップ２には、コア回路ＣＲ１および入出力回路ＣＣ１が形成されている。入出力回路ＣＣ１は、半導体チップ２の外部から入力された電気信号をコア回路ＣＲ１に入力する機能、およびコア回路ＣＲ１から出力された電気信号を半導体チップ２の外部に出力する機能を備えている。また、コア回路ＣＲ１は、入出力回路以外の能動回路であって、例えば、演算処理回路、制御回路、記憶回路、電力変換回路、駆動回路、センサ回路、等を例示することができる。なお、図６では、入出力回路ＣＣ１に電気信号の伝送経路である一本の信号線ＳＧ１が接続された例を示しているが、信号線ＳＧ１の数は一本には限定されず、複数の信号線ＳＧ１を接続する場合もある。

また、コア回路ＣＲ１および入出力回路ＣＣ１には、それぞれの回路の駆動電圧を供給する電力供給線が接続されている。詳しくは、コア回路ＣＲ１には、電源ＲＧ１からコア用電源電位を供給する電源電位線ＶＤ１と、電源ＲＧ１からコア用基準電位を供給する基準電位線ＶＳ１と、が接続されている。また、入出力回路ＣＣ１には、電源ＲＧ２から入出力用電源電位を供給する電源電位線ＶＤ２と、電源ＲＧ２から入出力用基準電位を供給する基準電位線ＶＳ２と、が接続されている。

また、コア回路ＣＲ１と電源ＲＧ１の間には、コンデンサＣＰ１が電源ＲＧ１と並列に接続されている。また、コンデンサＣＰ１は、電源電位用端子ＥＲｄおよび基準電位用端子ＥＲｓを有している。コンデンサＣＰ１の電源電位用端子ＥＲｄは電源電位線ＶＤ１に接続され、基準電位用端子ＥＲｓは基準電位線ＶＳ１に接続されている。すなわち、コンデンサＣＰ１は、コア回路ＣＲ１に供給される直流電源の電圧の変動を抑制する目的で電源電位線ＶＤ１と基準電位線ＶＳ１との間に接続される、バイパスコンデンサである。図６に示すように、本実施の形態では、コア回路ＣＲ１と電源ＲＧ１の間には、複数の（図６では２個）コンデンサＣＰ１が接続されている。ただし、コンデンサＣＰ１の数は、バイパスコンデンサとして必要な電気的特性に応じて、適宜変更することができる。

また、入出力回路ＣＣ１と電源ＲＧ２の間には、コンデンサＣＰ２が電源ＲＧ２と並列に接続されている。また、コンデンサＣＰ２は、電源電位用端子ＥＲｄおよび基準電位用端子ＥＲｓを有している。コンデンサＣＰ２の電源電位用端子ＥＲｄは電源電位線ＶＤ２に接続され、基準電位用端子ＥＲｓは基準電位線ＶＳ２に接続されている。すなわち、コンデンサＣＰ２は、入出力回路ＣＣ１に供給される直流電源の電圧の変動を抑制する目的で電源電位線ＶＤ２と基準電位線ＶＳ２との間に接続される、バイパスコンデンサである。

ここで、バイパスコンデンサは、直流電源の電圧の変動を抑制するための容量素子なので、電源が消費される回路（図６に示す例では、コア回路ＣＲ１または入出力回路ＣＣ１）からバイパスコンデンサまでの電源回路の距離は小さくすることが好ましい。バイパスコンデンサと電源消費回路との距離が大きくなると、経路中の抵抗成分が増大する。また、バイパスコンデンサと電源消費回路との距離が大きくなると、経路中のインダクタンス成分が増大する。特に、コア回路ＣＲ１の場合、入出力回路ＣＣ１と比較して、電圧の変動による特性劣化の影響が相対的に大きい。

ここで、本実施の形態のように外部端子が行列状に配置されるエリアアレイ型の半導体装置ＳＰ１の場合、多数の外部端子が、密集している。このため、実装基板ＭＢ１の半導体パッケージ搭載面である上面Ｍａには、バイパスコンデンサを配置するスペースが確保し難い。また、半導体チップ２の高機能化に伴い、多数、かつ多種類のコア回路が形成される場合には、必要なバイパスコンデンサの数が増大するので、バイパスコンデンサのレイアウトの制約が大きくなる。そこで、本実施の形態では、図２および図３に示すようにバイパスコンデンサであるコンデンサＣＰ１およびコンデンサＣＰ２を実装基板ＭＢ１の下面Ｍｂに配置している。

図３に示すように、半導体装置ＳＰ１とコンデンサＣＰ１のそれぞれを、実装基板ＭＢ１の厚さ方向（図３のＺ方向）において、重なるように搭載すれば、バイパスコンデンサであるコンデンサＣＰ１とコア回路ＣＲ１（図６参照）の経路距離（経路長）を小さくすることができるので、特に好ましい。

図３に示す例では、コンデンサＣＰ２は、実装基板ＭＢ１の厚さ方向において、半導体装置ＳＰ１と重ならない位置に搭載されている。これは、実装基板ＭＢ１の下面Ｍｂにおいて、複数のコンデンサＣＰ１の配置スペースを確保するために、相対的に優先順位が低いコンデンサＣＰ２の位置を、半導体装置ＳＰ１と重ならない位置にずらして配置したものである。ただし、変形例としては、コンデンサＣＰ２も、コンデンサＣＰ１と同様に、実装基板ＭＢ１の厚さ方向において、半導体装置ＳＰ１と重なる位置に搭載することもできる。

ところが、本願発明者は以下の課題を見出した。すなわち、実装基板ＭＢ１には、半導体装置ＳＰ１およびコンデンサＣＰ１を含む種々の電子部品を支持する強度が要求されるため、半導体装置ＳＰ１の小型化に対応して、微細加工を施すことが難しい。

半導体パッケージに対する小型化の要求や高機能化の要求に伴って、多数の外部端子を密集させて（言い換えれば狭いピッチで）配置する必要がある。例えば、図４に示す例では、行列状に配置された複数の半田ボールＳＢのうち隣り合う半田ボールＳＢの中心間距離（図７に示す距離Ｌ１）は、設計寸法が例えば０．４ｍｍになっている。また、図３に示すように実装基板ＭＢ１の複数の電極Ｍｐ１のそれぞれには半田ボールＳＢが接続されるので、図５に示す複数の電極Ｍｐ１のうち、隣り合う電極Ｍｐ１の中心間距離も設計寸法が０．４ｍｍになっている。

このように、多数の外部端子を狭いピッチで配置する場合、隣り合う外部端子同士の短絡を抑制する観点から、実装基板の上面３ａ側と下面３ｂ側とを電気的に接続するスルーホール配線ＴＨｍ（図３参照）を形成するための貫通孔（スルーホール）の孔径（開口径）を小さくする必要がある。例えば、図７および図８に示すように、複数の電極Ｍｐ１のそれぞれに接続される複数のスルーホールＴＨ２の孔径Ｌ２（図７参照）は、０．２７μｍ程度である。

この０．２７μｍの孔径を有するスルーホールＴＨ２は、例えば図示しないドリルを用いて形成される。ところが、上記したように実装基板ＭＢ１の厚さは、図３に示す配線基板３よりも厚いため、実装基板ＭＢ１を厚さ方向に貫通する孔を小さい孔径で安定的に形成することが難しい。また、実装基板ＭＢ１の基材である絶縁材ＮＣ１は、プリプレグなどの固い材料で構成されているので、この点でも、実装基板ＭＢ１を厚さ方向に貫通する孔を小さい孔径で安定的に形成することが難しい。

したがって、図３に示すように、相対的に孔径が小さいスルーホールＴＨ２は、実装基板ＭＢ１の上面Ｍａから下面Ｍｂまでは貫通せず、上面Ｍａと下面Ｍｂの間まで形成されている。また、スルーホールＴＨ２に接続される電極Ｍｐ１は、上面Ｍａと下面Ｍｂの間に形成された迂回配線ＣＷ１を介して下面Ｍｂ側の電極Ｍｐ２と電気的に接続されている。詳しくは、図３に示すように実装基板ＭＢ１の厚さ方向において半導体装置ＳＰ１と重ならない位置に、スルーホールＴＨ２よりも孔径が大きいスルーホールＴＨ３が形成されている。スルーホールＴＨ３の孔径は、スルーホールＴＨ２の孔径よりも大きく、例えば、０．３５ｍｍ〜０．４２ｍｍ程度である。相対的に孔径が大きいスルーホールＴＨ３は、実装基板ＭＢ１を厚さ方向に貫通することができるので、スルーホールＴＨ３は、実装基板ＭＢ１の下面Ｍｂに形成された電極Ｍｐ２に接続される。そして、迂回配線ＣＷ１は、スルーホールＴＨ３の壁面に沿って形成されたスルーホール配線ＴＨｍ、およびスルーホールＴＨ２の壁面に沿って形成されたスルーホール配線ＴＨｍのそれぞれに接続されている。つまり、スルーホールＴＨ２に接続される電極Ｍｐ１は、迂回配線ＣＷ１およびスルーホールＴＨ３に形成されたスルーホール配線ＴＨｍを介して電極Ｍｐ２と電気的に接続されている。

上記した通り、バイパスコンデンサは、電力が消費される回路までの経路距離を短くすることが好ましい。このため、図３に示す迂回配線ＣＷ１を経由して実装基板ＭＢ１の上面Ｍａ側と下面Ｍｂ側とを接続する場合、迂回配線ＣＷ１を経由しない場合と比較して、経路距離が長くなる。この結果、電圧の供給経路のインピーダンス成分が大きくなり、電圧の変動を抑制する効果が減少する。また、バイパスコンデンサに接続される電源供給経路の経路距離が大きくなると、経路中のインダクタンスが大きくなるので、特に高周波回路においては、反共振の影響を回避するためのマージンが小さくなる。なお、ここでのインダクタンスとは、自己インダクタンスを指す。

そこで、本願発明者は、電圧の変動による特性劣化の影響が大きいコア回路ＣＲ１（図６参照）に電圧を供給する経路について、実装基板ＭＢ１を厚さ方向に貫通するスルーホールＴＨ１を介して上面Ｍａ側の電極Ｍｐ１と下面Ｍｂ側の電極Ｍｐ２とを接続する技術について検討した。

本実施の形態では、図５に示す複数の電極Ｍｐ１のうち、コア回路ＣＲ１（図６参照）に電源電位を供給する複数の電源電位用電極Ｐｄ１およびコア回路ＣＲ１に基準電位を供給する複数の基準電位用電極Ｐｓ１が、図３に示すスルーホールＴＨ２よりも孔径が大きいスルーホールＴＨ１内に形成されたスルーホール配線ＴＨｍに接続される。

スルーホールＴＨ１は、平面視において、電極Ｍｐ１の数個分のスペースを使用できるので、孔径を大きくすることができる。図９に示す例では、スルーホールＴＨ１の孔径Ｌ３は、図７に示すスルーホールＴＨ２の孔径Ｌ２よりも大きく、例えば、０．３５ｍｍ〜０．４２ｍｍ程度である。スルーホールＴＨ１は、孔径Ｌ３が大きいので、例えばドリルを用いて貫通孔を形成する技術を用いて、安定的に実装基板ＭＢ１を厚さ方向に貫通させることができる。この結果、図３に示すように迂回配線ＣＷ１を介さずに、バイパスコンデンサであるコンデンサＣＰ１が接続される電極Ｍｐ２と半導体装置ＳＰ１が接続される電極Ｍｐ１とを接続することができる。以下、本実施の形態の詳細について説明する。

まず、図５に示す複数の電極Ｍｐ１のうち、コア回路ＣＲ１（図６参照）に電源電位を供給する複数の電源電位用電極Ｐｄ１のそれぞれが隣り合うように形成されている。また、複数の電極Ｍｐ１のうち、コア回路ＣＲ１に基準電位を供給する複数の基準電位用電極Ｐｓ１のそれぞれが隣り合うように形成されている。つまり、本実施の形態では、コア回路ＣＲ１に電圧を供給する複数の端子を形成し、この複数の端子を集約配置している。上記したように、コア回路ＣＲ１とバイパスコンデンサを接続する電圧の供給経路は、インピーダンス成分を低減することが好ましい。本実施の形態のように、コア回路ＣＲ１に電圧を供給する端子を複数設ける構造は、電圧の供給経路のインピーダンス成分を低減する観点からも好ましい。

また、図１０に示すように、実装基板ＭＢ１の厚さ方向において、電源電位用孔であるスルーホールＴＨ１ｄは、複数の電源電位用電極Ｐｄ１のそれぞれの一部、および電源電位用電極Ｐｄ２と重なっている。また、スルーホール（電源電位用孔）ＴＨ１ｄの内部に形成されたスルーホール配線（電源電位用配線）ＴＨｍｄは、スルーホールＴＨ１の壁に沿って円筒形に形成されている。このため、複数の電源電位用電極Ｐｄ１のそれぞれは、スルーホールＴＨ１ｄの内部に形成されたスルーホール配線ＴＨｍｄを介して、互いに繋がっている。したがって、複数の電源電位用電極Ｐｄ１のそれぞれは、スルーホールＴＨ１ｄの内部に形成された電源電位用のスルーホール配線ＴＨｍｄを介して、電源電位用電極Ｐｄ２と電気的に接続されている。

また、図１０に示すように、実装基板ＭＢ１の厚さ方向において、基準電位用孔であるスルーホールＴＨ１ｓは、複数の基準電位用電極Ｐｓ１のそれぞれの一部、および基準電位用電極Ｐｓ２と重なっている。また、スルーホール（基準電位用孔）ＴＨ１ｓの内部に形成されたスルーホール配線（基準電位用配線）ＴＨｍｓは、スルーホールＴＨ１の壁に沿って円筒形に形成されている。このため、複数の基準電位用電極Ｐｓ１のそれぞれは、スルーホールＴＨ１ｓの内部に形成されたスルーホール配線ＴＨｍｓを介して、互いに繋がっている。したがって、複数の基準電位用電極Ｐｓ１のそれぞれは、スルーホールＴＨ１ｓの内部に形成された基準電位用のスルーホール配線ＴＨｍｓを介して、基準電位用電極Ｐｓ２と電気的に接続されている。

ところで、実装基板ＭＢ１の上面Ｍａ側に形成される複数の電極Ｍｐ１の全てについて、図９に示す複数の電源電位用電極Ｐｄ１または基準電位用電極Ｐｓ１と同様な構造を適用することも考えられる。この場合、実装基板ＭＢ１に形成される貫通孔の全てがスルーホールＴＨ１と同じ寸法で形成される。しかし、複数の電極Ｍｐ１の中には、実装基板ＭＢ１を貫通するスルーホールＴＨ１やスルーホールＴＨ３と接続する必要がない電極Ｍｐ１がある。そこで、本実施の形態では、複数の電極Ｍｐ１のうち、流れる電流の種類に応じて、図９および図１０に示す構造と、図７および図８に示す構造と、を混在させている。

まず、図６に示すように、電気信号の伝送経路である信号線ＳＧ１は、バイパスコンデンサに接続されていない。したがって、図５に示す複数の電極Ｍｐ１のうち、信号伝送用に用いられる複数の信号用電極Ｐｇ１は、図７および図８に示す構造を適用する。すなわち、複数の信号用電極Ｐｇ１のそれぞれは、図７および図８に示すようにスルーホール（信号用孔）ＴＨ２ｇに繋がっている。また、複数の信号用電極Ｐｇ１のそれぞれは、スルーホールＴＨ２ｇの内部に形成されたスルーホール配線（信号用配線）ＴＨｍｇと電気的に接続されている。図３に示すように、スルーホールＴＨ２は、実装基板ＭＢ１を貫通せず、上面Ｍａから上面Ｍａと下面Ｍｂの間まで延びる孔なので、孔径Ｌ２（図７参照）は図９に示すスルーホールＴＨ１の孔径Ｌ３よりも小さくできる。したがって、複数の信号用電極Ｐｇ１を例えば隣り合って配置した場合でも、隣り合う信号用電極Ｐｇ１同士を電気的に分離することができる。そして、電気的に分離された複数の信号用電極Ｐｇ１と複数のスルーホール配線ＴＨｍｇのそれぞれが電気的に接続される。つまり、複数の信号用電極Ｐｇ１のそれぞれを、互いに異なる電気信号の伝送経路として利用できるので、インタフェース用端子の配置密度を向上させることができる。この結果、半導体装置ＳＰ１を小型化できる。

また、図５、図７、および図８に示す複数の入出力回路駆動用電極Ｐｚ１は、入出力回路ＣＣ１（図６参照）に電源電位を供給する電源電子用電極、および入出力回路ＣＣ１に基準電位を供給する基準電位用電極の対である。上記したように、図６に示す入出力回路ＣＣ１に駆動電圧を供給する回路はバイパスコンデンサであるコンデンサＣＰ２に接続される。しかし、入出力回路ＣＣ１は、コア回路ＣＲ１と比較して、電圧の変動による特性劣化の影響が小さい。

このため、本実施の形態では、図５に示す複数の電極Ｍｐ１のうち、入出力回路ＣＣ１（図６参照）の駆動電圧供給に用いられる複数の入出力回路駆動用電極Ｐｚ１は、図７および図８に示す構造を適用する。すなわち、複数の入出力回路駆動用電極Ｐｚ１のそれぞれは、図７および図８に示すようにスルーホール（入出力回路駆動用孔）ＴＨ２ｚに繋がっている。また、複数の入出力回路駆動用電極Ｐｚ１のそれぞれは、スルーホールＴＨ２ｚの内部に形成されたスルーホール配線（入出力回路駆動用配線）ＴＨｍｚと電気的に接続されている。スルーホールＴＨ２ｚの孔径Ｌ２は、図９に示すスルーホールＴＨ１の孔径Ｌ３よりも小さいので、隣り合う入出力回路駆動用電極Ｐｚ１同士を電気的に分離することができる。そして、電気的に分離された複数の入出力回路駆動用電極Ｐｚ１と複数のスルーホール配線ＴＨｍｚのそれぞれが電気的に接続される。つまり、複数の入出力回路駆動用電極Ｐｚ１のそれぞれを、互いに異なる電気信号の伝送経路として利用できるので、インタフェース用端子の配置密度を向上させることができる。この結果、半導体装置ＳＰ１を小型化できる。

ただし、入出力回路ＣＣ１に駆動電圧を供給する回路はバイパスコンデンサであるコンデンサＣＰ２に接続される。したがって、入出力回路駆動用電圧の電圧変化が半導体装置ＳＰ１の特性劣化に与える影響が懸念される場合には、複数の入出力回路駆動用電極Ｐｚ１のそれぞれについて、図９および図１０を用いて説明した構造を適用することができる。

また、図２に示すように、実装基板ＭＢ１の下面Ｍｂに形成された複数の電極Ｍｐ２のそれぞれの面積は、図５に示す複数の電極Ｍｐ１のそれぞれの面積よりも大きい。例えば、本実施の形態では、図２に示す複数の電極Ｍｐ２および図５に示す複数の電極Ｍｐ１は、それぞれ円形の平面形状を有し、電極Ｍｐ２の直径は電極Ｍｐ１の直径よりも大きい。なお、図９に示す電源電位用電極Ｐｄ１や基準電位用電極Ｐｓ１のように複数の電極Ｍｐ１が一体化されている場合には、一体化された導体パターン全体の面積は図２に示す電極Ｍｐ２の面積よりも大きくなる。

また、図２に示す一つのコンデンサＣＰ１に接続される一対の電源電位用電極Ｐｄ２と基準電位用電極Ｐｓ２との中心間の距離Ｌ４は、図７に示す隣り合う電極Ｍｐ１の中心間の距離Ｌ１よりも大きい。図２に示す例では、距離Ｌ４は例えば１．０ｍｍ〜１．２ｍｍ程度である。

上記したように、本実施の形態の実装基板ＭＢ１には、実装基板ＭＢ１を厚さ方向に貫通するスルーホールＴＨ１と、実装基板ＭＢ１を貫通せず、上面Ｍａから上面Ｍａと下面Ｍｂの間まで延びるスルーホールＴＨ２とを有している。したがって、上面Ｍａ側において複数の電極Ｍｐ１が狭いピッチで配置されていても、下面Ｍｂ側に形成された電極Ｍｐ２の配置ピッチはコンデンサＣＰ１の形状に応じて自由に設計できる。すなわち、電極Ｍｐ２の配置ピッチに応じて、コンデンサＣＰ１のサイズを決定するのではなく、コンデンサＣＰ１のサイズに対応して電極Ｍｐ２を配置することができる。これにより、設計時点でのコンデンサＣＰ１の選択の自由度が向上する。

また、図７に示す複数のスルーホールＴＨ２は、複数の電極Ｍｐ１のそれぞれの直下に形成されている。一方、図９に示すスルーホールＴＨ１は、複数の電極Ｍｐ１の間に形成されている。このため、スルーホールＴＨ２とスルーホールＴＨ１の中心間距離は、隣り合うスルーホールＴＨ２の中心間距離よりも大きい。言い換えれば、信号用のスルーホールＴＨ２ｇ（図７参照）と、電源電位用または基準電位用のスルーホールＴＨ１ｄ、ＴＨ１ｓ（図９参照）の配置ピッチ（中心間距離）は、隣り合う信号用のスルーホールＴＨ２ｇの配置ピッチ（中心間距離）よりも大きい。このように、スルーホールＴＨ１は複数の電極Ｍｐ１に接続されるので、複数のＭｐ１の間の任意の位置に配置できる。この結果、電源電位用のスルーホールＴＨ１ｄと基準電位用のスルーホールＴＨ１ｓの中心間距離も、図２に示す電極Ｍｐ２の配置ピッチに対応して、調整することができる。

また、図９に示すように、本実施の形態では、隣り合って配置される複数の電源電位用電極Ｐｄ１および隣り合って配置される複数の基準電位用電極Ｐｓ１は、スルーホールランド（導体）ＴＨＬを介して連結されている。スルーホールランドＴＨＬは、複数の電極Ｍｐ１と同じ材料で、スルーホールＴＨ１を覆うように形成された導体パターンである。

図９および図１０に示すようなスルーホールランドＴＨＬを形成しなくても、複数の電極Ｍｐ１を図１０に示すスルーホール配線ＴＨｍを介して接続することは可能である。しかし、複数の電極Ｍｐ１の間に導体パターンを設けることで、電気的特性を安定させることができる。したがって、図６に示すコア回路ＣＲ１を駆動する電圧を供給する経路の特性を安定化させる観点からは、図９および図１０に示すように、複数の電源電位用電極Ｐｄ１および複数の基準電位用電極Ｐｓ１のそれぞれを、スルーホールランドを介して連結することが好ましい。

また、図８および図１０に示すように、スルーホールＴＨ１およびスルーホールＴＨ２の内部に形成されたスルーホール配線ＴＨｍは、例えばめっき法により、それぞれ円筒形に形成される。そして、めっき法により形成された金属膜を保護するため、円筒形のスルーホール配線ＴＨｍの内側には、例えば樹脂などの絶縁材料が埋め込まれている。スルーホール配線ＴＨｍのインダクタンスは、スルーホールＴＨ１の全体に導体を埋め込んでスルーホール配線ＴＨｍを形成するよりも、スルーホールＴＨ１の内側に沿って延びるスルーホール配線ＴＨｍのさらに内側に絶縁性材料を埋め込む方が、小さくなる。したがって、特に高周波回路において、反共振の影響を回避するためのマージンを大きくする場合には、スルーホール配線ＴＨｍの内側に絶縁性材料を埋め込むことが好ましい。

また、図２に示すように、本実施の形態では、コンデンサＣＰ１は半導体チップ２と厚さ方向に重なる領域に形成されている。言い換えれば、実装基板ＭＢ１の下面Ｍｂに形成された複数の電極Ｍｐ２のうち、コンデンサＣＰ１が接続される電源電位用電極Ｐｄ２および基準電位用電極Ｐｓ２は、半導体チップ２と厚さ方向に重なる位置に形成されている。したがって、図５に示すように、実装基板ＭＢ１の上面Ｍａ側に形成された複数の電極Ｍｐ１のうち、コア回路ＣＲ１（図６参照）に電源電位を供給する電源電位用電極Ｐｄ１および基準電位を供給する基準電位用電極Ｐｓ１は、半導体チップ２と厚さ方向に重なる位置に形成されている。

図示は省略するが、本実施の形態に対する変形例としては、図３に示すコンデンサＣＰ１およびコンデンサＣＰ１と電気的に接続される、電源電位用電極Ｐｄ１、Ｐｄ２、および基準電位用電極Ｐｓ１、Ｐｓ２が半導体チップ２と厚さ方向に重ならない位置に配置されていても良い。ただし、コンデンサＣＰ１とコア回路ＣＲ１（図６参照）伝送距離を短くする観点からは、本実施の形態のように、コンデンサＣＰ１、電源電位用電極Ｐｄ１、Ｐｄ２、および基準電位用電極Ｐｓ１、Ｐｓ２のそれぞれが半導体チップ２と厚さ方向に重なる位置に形成されていることが好ましい。

一方、図５に示す複数の電極Ｍｐ１のうち、信号伝送用に用いられる複数の信号用電極Ｐｇ１の少なくとも一部は、半導体チップ２と厚さ方向に重ならない位置に形成されている。信号用電極Ｐｇ１を、半導体チップ２と厚さ方向に重ならない位置に形成することで、半導体チップ２と重なる領域内に電源電位用電極Ｐｄ１および基準電位用電極Ｐｓ１の配置スペースを確保できる。

＜電子装置の製造方法＞
次に、図１〜図１０を用いて説明した電子装置の製造方法、言い換えれば、図３に示す半導体装置ＳＰ１の実装方法について説明する。図１〜図３に示す電子装置ＥＤ１は、図１１に示すフロー図に沿って製造される。図１１に示すように、本実施の形態の電子装置の製造方法には、半導体装置の組立工程（半導体装置組立工程）と、完成した半導体装置を実装基板に実装する工程（半導体装置実装工程）と、が含まれる。また、半導体装置組立工程には、組み立てた半導体装置の検査を行うテスト工程（半導体装置検査工程）も含まれる。なお、上記テスト工程を行う前の半導体装置（検査体）を組み立てる工程までを半導体装置組立工程としてもよい。以下、前述の分類例に基づいて順に説明する。

≪半導体装置の製造方法（半導体装置組立工程）≫
半導体装置組立工程では、図３に示す実装基板ＭＢ１に実装するための半導体装置ＳＰ１を組み立てる。なお、以下では、図３に示す配線基板３に相当するデバイス領域が複数個設けられた、所謂、多数個取り基板を準備して、複数のデバイス領域のそれぞれについて組立を行う方法について説明する。また、図１２に示す複数のデバイス領域３０ｄのそれぞれは、図１、図３、図４、および図６を用いて説明した配線基板３に相当するので、以下の説明では、必要に応じて図１〜図１０の各図を参照して説明する。

１．基板準備工程
まず、図１１に示す基板準備工程では、例えば図１２に示す配線基板３０を準備する。図１２は、図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。図１２に示すように、本工程で準備する配線基板３０は、枠部（外枠）３０ｆの内側に行列状に配置される、複数のデバイス領域３０ｄを備えている。複数のデバイス領域３０ｄは、それぞれが、図３に示す配線基板３に相当する。配線基板３０は、複数のデバイス領域３０ｄと、各デバイス領域３０ｄの間に切断ライン（切断領域）３０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域３０ｄを備える多数個取り基板を用いることで、製造効率を向上させることができる。

本工程で準備する配線基板３０は、図３に示す半導体チップ２が搭載されていない点、半田ボールＳＢが未だ接続されていない点、および樹脂４が形成されていない点を除き、図１、図３、図４、および図６を用いて説明した構成部材が予め形成されている。したがって、重複する説明は省略する。

２．チップマウント工程
次に、図１１に示す半導体チップ搭載工程では、図３に示すように半導体チップ２を配線基板３０（図１２参照）のチップ搭載面である上面３ａ上に搭載する。半導体チップ２が有する複数の半導体素子は、表面２ａ側に形成された複数のパッド（電極、電極パッド）２ｐｄと電気的に接続されている。

本工程では、図１２に示す複数のデバイス領域３０ｄのそれぞれに、半導体チップ２を搭載する。本実施の形態では、図３に示すように、半導体チップ２は、複数のパッド２ｐｄが形成された表面２ａをチップ搭載面（上面３ａ）と対向させる、所謂、フリップチップ接続方式により、配線基板３上に搭載される。このため、半導体チップ２の複数のパッド２ｐｄにはフリップチップ接続用の導電性部材である複数の突起電極２ｂｐが、それぞれ接続されている。本工程では、半導体チップ２のパッドは突起電極２ｂｐを介して、配線基板３のボンディングフィンガ３ｆと電気的に接続される。

３．封止工程
次に封止工程では、半導体チップ２と配線基板３０とを電気的に接続する部分を封止する。本実施の形態では、図３に示すように、半導体チップ２と配線基板３０（図１２参照）の間に樹脂４を供給して、半導体チップ２と配線基板３０の電気的な接続部分（突起電極２ｂｐ）の周囲を封止する。

４．ボールマウント工程
次に、図１１に示すボールマウント工程では、配線基板３の実装面である下面３ｂ側に、複数の半田ボールＳＢを取り付ける。本工程では、図３に示すランド３ｇ上に半田ボールＳＢを配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施す。これにより、ランド３ｇと半田ボールＳＢは接合される。

５．個片化工程
次に、図１１に示す個片化工程では、図１２に示す複数のデバイス領域３０ｄを区画する切断ライン３０ｃに沿って、配線基板３０を切断する。これにより、多数個取り基板である配線基板３０を、デバイス領域３０ｄ毎に個片化（分割）し、複数の半導体装置ＳＰ１（図１参照）を取得する。

６．テスト工程
次に、図１１に示すテスト工程（半導体装置検査工程）では、外観検査や電気的試験など、必要な検査、試験を行う。なお、テスト工程として電気的試験を行う場合、上記した実装基板の配線レイアウトに係る技術を、テスト用の基板（テストボード）に適用することができる。上記した技術をテストボードに適用した実施態様の詳細については、後で変形例として説明する。

≪半導体装置実装工程≫
次に、図１１に示す半導体装置実装工程では、図３に示すように、半導体装置ＳＰ１を、実装基板ＭＢ１の半導体パッケージ搭載面である上面Ｍａに搭載する。本工程で準備する実装基板ＭＢ１の構造は、図１〜図１０を用いて説明した通りなので、重複する説明は省略する。

図３に示す実装基板ＭＢ１は、絶縁材ＮＣ１を基材とする２枚の配線基板を、絶縁性の接着層ＮＣ２を介して貼りあわせることにより形成される。複数のスルーホールＴＨ２およびスルーホールＴＨ２の内部のスルーホール配線ＴＨｍは、上面Ｍａを持つ配線基板に、例えばドリルを用いて予め形成されている。一方、スルーホールＴＨ１、ＴＨ３およびスルーホールＴＨ１、ＴＨ３の内部のスルーホール配線ＴＨｍは、２枚の配線基板を貼りあわせた後で、例えばスルーホールＴＨ２を形成するものよりも直径が大きいドリルを用いて形成される。

また、図２に示すコンデンサＣＰ１およびコンデンサＣＰ２の実装方法は、本工程の前に予め実装しておく方法、本工程の後で実装する方法、あるいは本工程でリフロー処理を行う際に、一括して実装する方法を適用することができる。本実施の形態では、一例として、半導体装置実装工程の前に、図２に示すコンデンサＣＰ１およびコンデンサＣＰ２が予め実装基板の下面Ｍｂ側に実装されている例について説明する。

本工程では、図３に示すように、半導体装置ＳＰ１の実装面である下面３ｂと実装基板ＭＢ１の上面Ｍａとを対向させた状態で、複数の半田ボールＳＢと複数の電極Ｍｐ１とをそれぞれ電気的に接続する。図４に示す複数の半田ボールＳＢの中心間距離と、図５に示す複数の電極Ｍｐ１の中心間距離とは、等しい。このため、本工程では、実装基板ＭＢ１と半導体装置ＳＰ１との位置合わせを行って、複数の半田ボールＳＢが複数の電極Ｍｐ１上にそれぞれ配置することができる。

半田ボールＳＢと電極Ｍｐ１とを接続し易くする観点からは、複数の電極Ｍｐ１の露出面のそれぞれに、半田材を形成しておくことが好ましい。複数の電極Ｍｐ１の露出面に予め半田材を形成しておけば、半田ボールＳＢの濡れ性を向上させることができる。

以上の工程により、上記の電子装置が完成となる。

＜変形例＞
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

（変形例１）
例えば、上記実施の形態では、半導体装置ＳＰ１を実装基板ＭＢ１に搭載した電子装置ＥＤ１を用いて説明したが、変形例として、図１１に示すテスト工程において、半導体装置の機能試験などの電気的試験を行う工程で使用するテストボードＴＢ１に適用することができる。以下では、テスト工程に適用した場合の実施態様について説明する。図１３は、図１１に示すテスト工程において、半導体装置をテスト装置に搭載した状態を示す要部拡大断面図である。また、図１４は、図１３に示すテストソケットの収容部の半導体パッケージ保持面側の平面図である。

なお、以下の説明では、検査に合格した製品と、検査前の仕掛かり品を区別するため、図１３に示すように検査前の半導体装置ＳＰ１は、検査体ＳＰ２として説明する。しかし検査体ＳＰ２は、検査が完了していない点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同じ構造なので、重複する説明は省略する。

図１１に示すテスト工程には、図１３に示すように組み立てが完了した検査体ＳＰ２に電流を流し、導通試験、電気的特性試験、あるいは、機能試験などの電気的試験を行う、電気的試験工程が含まれる。なお、半導体装置を組み立てた後に行う高温試験として、所謂、バーンインと呼ばれる加速試験があるが、このバーンインにおいて、導通試験など、簡易的な電気的検査を行う場合がある。しかし、このバーンインと本変形例で説明する電気試験工程は区別される。すなわち、バーンインは、半導体装置の初期不良を温度と電圧により加速して検出し、除去するための工程であり、初期故障モード不良の最終検査での検出力を高めることを目的とする。このため、バーンインでは一般に、１２５℃程度の環境下で、使用が予定される電圧よりも高い電圧を、数時間〜１０時間程度の間半導体装置に印加して行う。一方、本変形例で説明する電気的試験工程は、製品仕様の範囲内において、設計上規定された電気的特性が得られるかどうかを試験する。

本変形例の電気的試験工程では、まず、図１３に示すように、検査体ＳＰ２をテストボードＴＢ１のテストソケットＴＳ１に収納し、固定する。図１３に示す例では、テストボードは、上記実施の形態で説明した実装基板ＭＢ１、実装基板ＭＢ１の上面（テストソケット形成面）Ｍａに固定されたテストソケットＴＳ１、および実装基板ＭＢ１の下面に搭載されたコンデンサＣＰ１を有している。

テストソケットＴＳ１は、検査体ＳＰ２を固定し、かつ検査体ＳＰ２と実装基板ＭＢ１とを電気的に接続する機能を備える。詳しくは、テストソケットＴＳ１は、半導体パッケージである検査体ＳＰ２を収容する収容部ＳＫ１、および、収容部ＳＫ１内に設けられた複数のテストピン（テスト端子）Ｔｐ１を有している。また、テストソケットＴＳ１は、実装基板ＭＢ１の上面Ｍａに形成された複数の電極Ｍｐ１と厚さ方向に重なる位置に固定され、複数のテストピンＴｐ１と、複数の電極Ｍｐ１は、それぞれ電気的に接続されている。

また、平面視において、収容部ＳＫ１の中央が窪んでおり、この周囲に対して窪んでいる保持面（半導体パッケージ保持面）ＳＫ２に検査体ＳＰ２を保持する。検査体ＳＰ２を保持する方法には種々の変形例があるが、図１３に示す例では、固定治具ＳＫ３で検査体ＳＰ２を抑えることにより、検査体ＳＰ２を収容部ＳＫ１に固定する。

また、図１４に示すように、収容部ＳＫ１の保持面ＳＫ２には複数の貫通孔Ｔｐｈが形成され、複数の貫通孔Ｔｐｈの内部には、複数のテストピンＴｐ１がそれぞれ形成されている。複数の貫通孔Ｔｐｈは、図５に示す複数のＭｐ１と厚さ方向に重なる位置にそれぞれ配置されており、図１３に示すように、収容部ＳＫ１、および収容部ＳＫ１と実装基板ＭＢ１の間に配置されるスペーサ部材ＳＫ４を貫通する。また、貫通孔Ｔｐｈ内に設けられたテストピンＴｐ１の一方の端部は電極Ｍｐ１に接続され、テストピンＴｐ１の他方の端部は収容部ＳＫ１の保持面ＳＫ２に突出している。したがって、貫通孔Ｔｐｈ内に設けられたテストピンＴｐ１は、検査体ＳＰ２の外部端子である半田ボールＳＢと実装基板ＭＢ１の電極Ｍｐ１とを電気的に接続することができる。

また、実装基板ＭＢ１には、図１３に模式的に示すように、電気的試験を行うテスト回路を有するテスタＴＣ１と電気的に接続されている。本変形例の電気的試験工程では、テスタＴＣ１から、試験用の信号や駆動用の電圧などが供給され、検査体ＳＰ２の電気的試験を行う。

ここで、電気的試験に用いる場合に、バイパスコンデンサであるコンデンサＣＰ１から駆動用の直流電圧が消費される回路（例えば図６に示すコア回路ＣＲ１）までの距離が長くなれば、上記実施の形態で説明したように、電圧の供給経路のインピーダンス成分が大きくなり、電圧の変動を抑制する効果が減少する。また、バイパスコンデンサに接続される電源供給経路の経路距離が大きくなると、経路中のインダクタンスが大きくなるので、特に高周波回路においては、反共振の影響を回避するためのマージンが小さくなる。この結果、電圧変動や反共振の影響の程度によっては、電気的試験工程において、正しい結果が得られない場合がある。

そこで、本変形例のように、テストボードＴＢ１が備える実装基板ＭＢ１を上記実施の形態で説明した構造にすることで、電気的試験工程の信頼性を向上させることができる。

（変形例２）
また、上記実施の形態では、配線基板の実装面側に複数の半田ボールＳＢが行列状に配置された、所謂、ＢＧＡ（Ball Grid Array）型の半導体パッケージを取り上げて説明した。しかし、半導体パッケージの構造には種々の変形例がある。図１５〜図１７は、図３に示す半導体装置に対する変形例を示す断面図である。

例えば、図１５に示す半導体装置ＳＰ３は、図３に示す半田ボールＳＢが接続されず、配線基板３の実装面である下面３ｂにおいて、複数のランド３ｇが絶縁膜ＳＲから露出している。このような半導体パッケージは、ＬＧＡ（Land Grid Array）型と呼ばれる。上記実施の形態で説明した技術は、ＬＧＡ型の半導体パッケージに適用できる。なお、ＬＧＡ型の半導体パッケージには、半田ボールＳＢのようなボール状のものではなく、ランド３ｇの表面に半田材が薄く形成されるものもある。この場合は、この薄い厚さから成る半田材が、上記実施の形態で言う外部端子に相当することになる。

また例えば、図１６に示す半導体装置ＳＰ４は、図３の半導体装置ＳＰ１のような配線基板３は有していない。半導体装置ＳＰ４は、半導体チップ２との対向面である上面３ａおよび実装面である下面３ｂ、下面３ｂ側に形成された複数のランド３ｇ、および複数のランド３ｇと半導体チップ２のパッド２ｐｄとを電気的に接続する複数の配線（再配線）３ｄを有する再配線層ＲＤＬを有している。

詳しくは、再配線層ＲＤＬは、半導体チップ２の表面２ａを覆う絶縁膜（ポリイミド膜）ＰＩ１を有する。また絶縁膜ＰＩ１には複数の開口部が形成され、複数の開口部において、複数のパッド２ｐｄがそれぞれ露出する。また、再配線層ＲＤＬは、上記実施の形態で説明した配線３ｄに相当する再配線ＲＤｗを有する。再配線ＲＤｗは、絶縁膜ＰＩ１が有する面のうち、半導体チップ２との対向面の反対側に位置する面に形成されている。

図１６に示す例では、複数の再配線ＲＤｗのそれぞれの一部がランド３ｇになっている。また再配線ＲＤｗは、絶縁膜ＰＩ１に形成された開口部内にも形成され、開口部内において、半導体チップ２のパッド２ｐｄと再配線ＲＤｗとが電気的に接続されている。また、絶縁膜ＰＩ１および再配線ＲＤｗは絶縁膜（ポリイミド膜）ＰＩ２に覆われている。絶縁膜ＰＩ２には複数の開口部が形成され、複数の開口部のそれぞれにおいて、再配線ＲＤｗのうちのランド３ｇに相当する部分が絶縁膜ＰＩ２から露出している。

また、複数のランド３ｇには、複数の半田ボールＳＢが接続されている。図示は省略するが、複数の半田ボールＳＢは、例えば図４に示す配線基板３の下面３ｂと同様に、平面視において、行列状に配置されている。半導体装置ＳＰ４の複数の外部端子は、平面視において半導体チップ２のパッド２ｐｄとは異なる位置に形成されている。

つまり、再配線層ＲＤＬは、平面視において半導体チップ２のパッド２ｐｄとは異なる位置に形成された外部端子（ランド３ｇまたは半田ボールＳＢ）と、パッド２ｐｄとを電気的に接続する、配線基板（インタポーザ）としての機能を有している。

再配線層ＲＤＬは、半導体チップの製造工程において、半導体ウエハを切断する前に形成される。半導体装置ＳＰ４のようなタイプの半導体パッケージは、ＷＰＰ（Wafer Process Package）型と呼ばれる。また、再配線層ＲＤＬは、半導体素子の形成技術を応用して形成できる。このため、微細加工を施し易く、半導体チップ２とは別の配線基板３（図３参照）を形成する場合と比較して、厚さを薄くできる。また、再配線層ＲＤＬは、平面寸法が、半導体チップ２の平面寸法と同じになるので、半導体装置ＳＰ４は、図３に示す半導体装置ＳＰ１よりも小型化できる。上記実施の形態で説明した技術は、ＷＰＰ型の半導体パッケージに適用できる。

また例えば、図１７に示す半導体装置ＳＰ５は、半導体チップ２の裏面２ｂが配線基板３の上面３ａと対向する、所謂フェイスアップ実装方式が採用されている点で図３に示す半導体装置ＳＰ１と異なる。フェイスアップ方式を適用した場合、ボンディングフィンガ３ｆは、半導体チップ２と厚さ方向に重ならない位置、すなわち、半導体チップ２の周囲に配置され、パッド２ｐｄとボンディングフィンガ３ｆとは、ワイヤＢＷを介して電気的に接続される。また、半導体チップ２と配線基板３を電気的に接続する部分であるワイヤＢＷを保護するため、樹脂４は、半導体チップ２、複数のワイヤＢＷおよび複数のボンディングフィンガ３ｆを覆うように形成される。上記実施の形態で説明した技術は、フェイスアップ実装方式を適用した半導体パッケージに適用できる。

半導体装置ＳＰ５の場合、図１１に示す半導体チップ搭載工程の後、ワイヤボンディング工程を実施する。また、封止工程では、半導体チップ２、複数のワイヤＢＷおよび複数のボンディングフィンガ３ｆは、樹脂４により封止される。

また、図示は省略するが、図４に示すようなエリアアレイ型の半導体パッケージではなく、外部端子が実装面の周縁部に配置されている、所謂、ペリフェラル型の半導体パッケージに対しても、上記実施の形態で説明した技術を適用することもできる。ただし、ペリフェラル型の半導体パッケージは、複数の外部端子が配列されている領域の内側に、外部端子が配置されていない領域がある。このため、孔径が大きいスルーホールＴＨ１を配置するスペースを確保しやすい。したがって、図３および図９に示すように孔径が大きいスルーホールＴＨ１を形成するスペースを確保することが難しい、という点において、上記実施の形態で説明した技術は、エリアアレイ型の半導体パッケージに適用すると、特に大きな効果が得られる。

（変形例３）
また、上記実施の形態では、図２に示すように、コンデンサＣＰ１が２個、コンデンサＣＰ２が１個搭載された実施態様について説明したが、コンデンサＣＰ１、ＣＰ２の数には種々の変形例がある。例えば、半導体チップ２に多数の回路が形成されている場合、多数の回路のそれぞれに駆動用の電圧を供給する回路が必要になる。この場合、電圧を供給する回路毎に、コンデンサＣＰ１またはコンデンサＣＰ２を搭載することが好ましい。また、電圧の変動により回路の特性が劣化しやすい回路には、図３に示すコンデンサＣＰ１に接続されるように、相対的に孔径が大きいスルーホールＴＨ１の内部に形成されたスルーホール配線ＴＨｍを介して駆動用の電圧を供給することが好ましい。

（変形例４）
また、上記実施の形態では、図９に示すように、複数の電極Ｍｐ１のうち、４つの電源電位用電極Ｐｄ１および４つの基準電位用電極Ｐｓ１にそれぞれ一つのスルーホールＴＨ１が繋がる実施態様を説明した。しかし、一つのスルーホールＴＨ１に繋がる電極Ｍｐ１の数は４つには限定されず、種々の変形例が適用できる。例えば図１８に示す変形例では、複数の電極Ｍｐ１のうち、２つの電源電位用電極Ｐｄ１および２つの基準電位用電極Ｐｓ１に、それぞれ一つのスルーホールＴＨ１が繋がる。ただし、この場合、スルーホールＴＨが、他の種類が流れる電極Ｍｐ１と繋がってしまうことを避けるため、スルーホールＴＨ１は、複数の電極Ｍｐ１が配列される領域の周縁部に配置されることが好ましい。あるいは、図５に示す複数の電極Ｍｐ１が等間隔で配置されず、配置ピッチが相対的に大きい領域がある場合には、その配置ピッチが大きい領域に、スルーホールＴＨ１を形成することが好ましい。これにより、スルーホールＴＨが、他の種類が流れる電極Ｍｐ１と繋がってしまうことを避けることができる。

（変形例５）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。

２ 半導体チップ
２ａ 表面（主面、上面）
２ｂ 裏面（主面、下面）
２ｂｐ 突起電極（バンプ）
２ｃ 側面
２ｐｄ パッド（電極、電極パッド）
３ 配線基板（インタポーザ）
３ａ 上面（面、チップ搭載面）
３ｂ 下面（面、実装面）
３ｃ 側面
３ｄ 配線（再配線）
３ｅ 絶縁層
３ｆ ボンディングフィンガ（端子、チップ搭載面側端子、電極、ボンディングリード）
３ｇ ランド
４ 樹脂（アンダフィル樹脂、絶縁性フィルム、封止体）
３０ 配線基板
３０ｃ 切断ライン（切断領域）
３０ｄ デバイス領域
３０ｆ 枠部（外枠）
ＢＷ ワイヤ
ＣＣ１ 入出力回路
ＣＰ１、ＣＰ２ コンデンサ（コンデンサ素子、チップコンデンサ）
ＣＲ１ コア回路
ＣＷ１ 迂回配線
ＥＤ１ 電子装置
ＥＲｄ 電源電位用端子
ＥＲｓ 基準電位用端子
Ｌ１、Ｌ４ 距離
Ｌ２、Ｌ３ 孔径
Ｍａ 上面（面、半導体装置実装面、テストソケット形成面）
Ｍｂ 下面（面、裏面）
ＭＢ１ 実装基板（ボード、マザーボード、配線基板、支持基板）
Ｍｐ１ 電極（半導体パッケージの搭載面側の電極）
Ｍｐ２ 電極（バイパスコンデンサの搭載面側の電極）
ＮＣ１ 絶縁材
ＮＣ２ 絶縁性の接着層
Ｐｄ１、Ｐｄ２ 電源電位用電極
Ｐｇ１ 信号用電極
ＰＩ１、ＰＩ２ 絶縁膜（ポリイミド膜）
Ｐｓ１、Ｐｓ２ 基準電位用電極
Ｐｚ１ 入出力回路駆動用電極
ＲＤＬ 再配線層
ＲＤｗ 再配線（配線）
ＲＧ１、ＲＧ２ 電源
ＳＢ 半田ボール（外部端子、電極、外部電極）
ＳＧ１ 信号線
ＳＫ 保持面
ＳＫ１ 収容部
ＳＫ２ 保持面（半導体パッケージ保持面）
ＳＫ３ 固定治具
ＳＫ４ スペーサ部材
ＳＰ１、ＳＰ３、ＳＰ４、ＳＰ５ 半導体装置（半導体パッケージ）
ＳＰ２ 検査体（半導体パッケージ）
ＳＲ 絶縁膜（ソルダレジスト膜）
ＴＢ１ テストボード
ＴＣ１ テスタ
ＴＨ１、ＴＨ２、ＴＨ３ スルーホール（孔）
ＴＨ１ｄ スルーホール（電源電位用孔）
ＴＨ１ｓ スルーホール（基準電位用孔）
ＴＨ２ｇ スルーホール（信号用孔）
ＴＨ２ｚ スルーホール（入出力回路駆動用孔）
ＴＨＬ スルーホールランド（導体）
ＴＨｍ スルーホール配線（配線）
ＴＨｍｄ スルーホール配線（電源電位用配線）
ＴＨｍｇ スルーホール配線（信号用配線）
ＴＨｍｓ スルーホール配線（基準電位用配線）
ＴＨｍｚ スルーホール配線（入出力回路駆動用配線）
Ｔｐ１ テストピン（テスト端子）
Ｔｐｈ 貫通孔
ＴＳ１ テストソケット
ＶＤ１、ＶＤ２ 電源電位線
ＶＳ１、ＶＳ２ 基準電位線

Claims (18)

1. 第１面、前記第１面に形成された複数の第１電極、前記第１面とは反対側の第２面、前記第２面に形成された複数の第２電極、および前記第１面および前記第２面のうちの一方側から他方側に向かって形成された複数の孔を有する第１配線基板と、
   半導体チップ、前記半導体チップと電気的に接続された第２配線基板、前記第２配線基板の実装面側に設けられた複数の外部端子を有し、前記第１配線基板の前記第１面側に固定された半導体パッケージと、
   第１端子および第２端子を有し、前記第１配線基板の前記第２面側に搭載されたコンデンサと、
   を備え、
   前記半導体パッケージの前記複数の外部端子は、前記第１配線基板の前記複数の第１電極とそれぞれ電気的に接続され、
   前記コンデンサの前記第１端子は前記第１配線基板の前記複数の第２電極のうちの第１端子用電極と、前記コンデンサの前記第２端子は前記第１配線基板の前記複数の第２電極のうちの第２端子用電極と、それぞれ電気的に接続され、
   前記第１配線基板の厚さは、前記第２配線基板の厚さよりも大きく、
   前記複数の第１電極は、複数の電源電位用第１電極と、複数の基準電位用第１電極と、複数の信号用第１電極と、を有し、
   前記複数の孔は、電源電位用孔と、基準電位用孔と、複数の信号用孔と、を有し、
   前記電源電位用孔および前記基準電位用孔のそれぞれの径は、前記複数の信号用孔のそれぞれの径よりも大きく、
   平面視において、前記電源電位用孔は、前記複数の電源電位用第１電極のそれぞれの一部および前記第１端子用電極と重なり、
   平面視において、前記基準電位用孔は、前記複数の基準電位用第１電極のそれぞれの一部および前記第２端子用電極と重なり、
   前記複数の電源電位用第１電極のそれぞれは、前記電源電位用孔の内部に形成された電源電位用配線を介して、互いに繋がり、
   前記複数の基準電位用第１電極のそれぞれは、前記基準電位用孔の内部に形成された基準電位用配線を介して、互いに繋がり、
   前記複数の信号用第１電極は、互いに分離され、
   前記複数の電源電位用第１電極のそれぞれは、前記電源電位用配線を介して、前記第１端子用電極と電気的に接続され、
   前記複数の基準電位用第１電極のそれぞれは、前記基準電位用配線を介して、前記第２端子用電極と電気的に接続される、電子装置。
2. 請求項１において、
   前記第１配線基板の前記複数の第１電極は、前記第１配線基板の前記第１面に行列状に配置されており、
   前記半導体パッケージの前記複数の外部端子は、前記第２配線基板の前記実装面側に行列状に配置されている、電子装置。
3. 請求項１において、
   前記第１配線基板の厚さ方向において、前記複数の第１電極のうちの前記複数の電源電位用第１電極および前記複数の基準電位用第１電極のそれぞれは、前記半導体チップと重なる位置に形成されている、電子装置。
4. 請求項３において、
   前記複数の第１電極のうちの前記複数の信号用第１電極のそれぞれは、前記半導体チップと厚さ方向に重ならない位置に形成されている、電子装置。
5. 請求項１において、
   前記電源電位用配線は、前記電源電位用孔の壁面に沿って、前記第１配線基板の厚さ方向に延びるように形成され、
   前記基準電位用配線は、前記基準電位用孔の壁面に沿って、前記第１配線基板の厚さ方向に延びるように形成され、
   前記電源電位用配線の内側および前記基準電位用配線の内側には、それぞれ絶縁性材料が埋め込まれている、電子装置。
6. 請求項１において、
   前記複数の信号用孔と前記電源電位用孔の配置ピッチ、および前記複数の信号用孔と前記基準電位用孔の配置ピッチは、隣り合う前記複数の信号用孔の配置ピッチよりも大きい、電子装置。
7. 請求項１において、
   前記複数の第２電極のそれぞれの面積は、前記複数の第１電極のそれぞれの面積よりも大きい、電子装置。
8. 請求項１において、
   前記複数の電源電位用第１電極のそれぞれは互いに隣り合い、前記電源電位用孔を塞ぐ導体を介して連結され、
   前記複数の基準電位用第１電極のそれぞれは互いに隣り合い、前記基準電位用孔を塞ぐ導体を介して連結されている、電子装置。
9. 請求項１において、
   前記半導体チップには、第１回路と、前記第１回路に電気信号を入出力する入出力回路が形成され、
   前記コンデンサは、前記第１回路に電源電位を供給する経路、および前記第１回路に基準電位を供給する経路に接続される、バイパスコンデンサである、電子装置。
10. 請求項１において、
    前記半導体チップは、前記第２配線基板の前記実装面とは反対側のチップ搭載面に搭載されている、電子装置。
11. 第１面、前記第１面に形成された複数の第１電極、前記第１面とは反対側の第２面、前記第２面に形成された複数の第２電極、および前記第１面および前記第２面のうちの一方側から他方側に向かって形成された複数の孔を有する第１配線基板と、
    半導体パッケージを収容する収容部、および前記収容部内に設けられた複数のテスト端子を有し、前記第１配線基板の前記第１面側に固定されたテストソケットと、
    第１端子および第２端子を有し、前記第１配線基板の前記第２面側に搭載されたコンデンサと、
    を備え、
    前記テストソケットの前記複数のテスト端子は、前記第１配線基板の前記複数の第１電極とそれぞれ電気的に接続され、
    前記コンデンサの前記第１端子は前記第１配線基板の前記複数の第２電極のうちの第１端子用電極と、前記コンデンサの前記第２端子は前記第１配線基板の前記複数の第２電極のうちの第２端子用電極と、それぞれ電気的に接続され、
    前記複数の第１電極は、複数の電源電位用第１電極と、複数の基準電位用第１電極と、複数の信号用第１電極と、を有し、
    前記複数の孔は、電源電位用孔と、基準電位用孔と、複数の信号用孔と、を有し、
    前記電源電位用孔および前記基準電位用孔のそれぞれの径は、前記複数の信号用孔のそれぞれの径よりも大きく、
    平面視において、前記電源電位用孔は、前記複数の電源電位用第１電極のそれぞれの一部および前記第１端子用電極と重なり、
    平面視において、前記基準電位用孔は、前記複数の基準電位用第１電極のそれぞれの一部および前記第２端子用電極と重なり、
    前記複数の電源電位用第１電極のそれぞれは、前記電源電位用孔の内部に形成された電源電位用配線を介して、互いに繋がり、
    前記複数の基準電位用第１電極のそれぞれは、前記基準電位用孔の内部に形成された基準電位用配線を介して、互いに繋がり、
    前記複数の信号用第１電極は、互いに分離され、
    前記複数の電源電位用第１電極のそれぞれは、前記電源電位用配線を介して、前記第１端子用電極と電気的に接続され、
    前記複数の基準電位用第１電極のそれぞれは、前記基準電位用配線を介して、前記第２端子用電極と電気的に接続される、テストボード。
12. 請求項１１において、
    前記第１配線基板の前記複数の第１電極は、前記第１配線基板の前記第１面に行列状に配置されており、
    前記テストソケットの前記複数のテスト端子は、前記収容部内に行列状に配置されている、テストボード。
13. 請求項１１において、
    前記電源電位用配線は、前記電源電位用孔の壁面に沿って、前記第１配線基板の厚さ方向に延びるように形成され、
    前記基準電位用配線は、前記基準電位用孔の壁面に沿って、前記第１配線基板の厚さ方向に延びるように形成され、
    前記電源電位用配線の内側および前記基準電位用配線の内側には、それぞれ絶縁性材料が埋め込まれている、テストボード。
14. 請求項１１において、
    前記複数の信号用孔と前記電源電位用孔の配置ピッチ、および前記複数の信号用孔と前記基準電位用孔の配置ピッチは、隣り合う前記複数の信号用孔の配置ピッチよりも大きい、テストボード。
15. 請求項１１において、
    前記複数の第２電極のそれぞれの面積は、前記複数の第１電極のそれぞれの面積よりも大きい、テストボード。
16. 請求項１１において、
    前記複数の電源電位用第１電極のそれぞれは互いに隣り合い、前記電源電位用孔を塞ぐ導体を介して連結され、
    前記複数の基準電位用第１電極のそれぞれは互いに隣り合い、前記基準電位用孔を塞ぐ導体を介して連結されている、テストボード。
17. 請求項１１において、
    前記収容部に収容される前記半導体パッケージは、半導体チップ、前記半導体チップと電気的に接続された第２配線基板、前記第２配線基板の実装面に形成された複数のランド、および前記複数のランドに接続された複数の外部端子を有し、
    前記第１配線基板の厚さは、前記第２配線基板の厚さよりも大きい、テストボード。
18. 以下の工程を有する半導体装置の製造方法：
    （ａ）実装面を有する第１の配線基板を準備する工程；
    （ｂ）前記第１の配線基板と半導体チップを電気的に接続し、半導体パッケージを組み立てる工程；
    （ｃ）テストボードに設けられたテストソケットの収容部内に前記半導体パッケージを収容し、前記テストソケットの前記収容部内に設けられた複数のテスト端子と、前記第１の配線基板の前記実装面側に設けられた複数の外部端子をそれぞれ電気的に接続し、前記半導体パッケージの電気的試験を行う工程；
    前記テストボードは、
    第１面、前記第１面に形成された複数の第１電極、前記第１面とは反対側の第２面、前記第２面に形成された複数の第２電極、および前記第１面および前記第２面のうちの一方側から他方側に向かって形成された複数の孔を有する第２の配線基板と、
    前記半導体パッケージを収容する前記収容部、および前記収容部内に設けられた前記複数のテスト端子を有し、前記第２の配線基板の前記第１面側に固定された前記テストソケットと、
    第１端子および第２端子を有し、前記第２の配線基板の前記第２面側に搭載されたコンデンサと、
    を有し、
    前記テストソケットの前記複数のテスト端子は、前記第２の配線基板の前記複数の第１電極とそれぞれ電気的に接続され、
    前記コンデンサの前記第１端子は前記第２の配線基板の前記複数の第２電極のうちの第１端子用電極と、前記コンデンサの前記第２端子は前記第２の配線基板の前記複数の第２電極のうちの第２端子用電極と、それぞれ電気的に接続され、
    前記複数の第１電極は、複数の電源電位用第１電極と、複数の基準電位用第１電極と、複数の信号用第１電極と、を有し、
    前記複数の孔は、電源電位用孔と、基準電位用孔と、複数の信号用孔と、を有し、
    前記電源電位用孔および前記基準電位用孔のそれぞれの径は、前記複数の信号用孔のそれぞれの径よりも大きく、
    平面視において、前記電源電位用孔は、前記複数の電源電位用第１電極のそれぞれの一部および前記第１端子用電極と重なり、
    平面視において、前記基準電位用孔は、前記複数の基準電位用第１電極のそれぞれの一部および前記第２端子用電極と重なり、
    前記複数の電源電位用第１電極のそれぞれは、前記電源電位用孔の内部に形成された電源電位用配線を介して、互いに繋がり、
    前記複数の基準電位用第１電極のそれぞれは、前記基準電位用孔の内部に形成された基準電位用配線を介して、互いに繋がり、
    前記複数の信号用第１電極は、互いに分離され、
    前記複数の電源電位用第１電極のそれぞれは、前記電源電位用配線を介して、前記第１端子用電極と電気的に接続され、
    前記複数の基準電位用第１電極のそれぞれは、前記基準電位用配線を介して、前記第２端子用電極と電気的に接続される。

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