CN108573884B - 测试结构及其形成方法、测试方法 - Google Patents

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Abstract

一种测试结构及其形成方法、测试方法，其中形成方法包括：形成衬底，所述衬底上具有鳍部；在所述鳍部上形成间隔设置的第一掩膜栅结构和第二掩膜栅结构；在所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上形成外延层；在所述外延层上形成相互平行的第一加载电极和第二加载电极以及相互平行的第一感测电极和第二感测电极。本发明技术方案能够使所述外延层的尺寸接近于半导体结构中外延层的尺寸，从而提高所述外延层的性能与半导体结构中外延层的性能的一致性，从而有利于提高所述测试结构所获得外延层电阻测试的测试精度。

Description

测试结构及其形成方法、测试方法
技术领域
本发明涉及半导体制造领域，特别涉及一种测试结构及其形成方法、测试方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。伴随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
载流子的迁移率是影响晶体管性能的主要因素之一。有效提高载流子迁移率成为了半导体器件制造工艺的重点之一。由于应力可以改变硅材料的能隙和载流子迁移率，现有采用在晶体管的源漏掺杂区引入外延层的方法，通过外延层向晶体管的沟道区域施加应力，从而达到提高晶体管的性能的目的。具体地，在N型晶体管中形成能提供拉应力的外延层以提高电子迁移率，在P型晶体管中形成能提供压应力的外延层以提高空穴迁移率。
对于引入外延层的半导体结构而言，为了了解所形成半导体结构的性能，需要对半导体结构中外延层的电阻进行测试，但是现有技术中用于进行外延层电阻测试的测试结构往往存在精度较低的问题。
发明内容
本发明解决的问题是提供一种测试结构及其形成方法、测试方法，以提高外延层电阻测试的测试精度。
为解决上述问题，本发明提供一种测试结构，包括：
衬底；鳍部，位于所述衬底上；第一掩膜栅结构，位于所述鳍部上，所述第一掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；第二掩膜栅结构，位于所述鳍部上，所述第二掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构与所述第一掩膜栅结构之间存在间隔；外延层，位于所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上，所述外延层内具有掺杂离子；第一加载电极和第二加载电极，平行设置于所述外延层上，用于向所述外延层施加电流；第一感测电极和第二感测电极，平行设置于所述第一掩膜栅结构和所述第二掩膜栅结构之间的外延层上，用于获得所述第一感测电极和所述第二感测电极之间外延层两端的电压；其中，所述第一掩膜栅结构位于所述第一感测电极和所述第一加载电极之间，所述第二掩膜栅结构位于所述第二感测电极和所述第二加载电极之间。
相应的，本发明还提供一种测试结构的形成方法，包括：
形成衬底，所述衬底上具有鳍部；在所述鳍部上形成第一掩膜栅结构和第二掩膜栅结构，所述第一掩膜栅结构和所述第二掩膜栅结构之间存在间隔，所述第一掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；在所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上形成外延层，所述外延层内具有掺杂离子；在所述外延层上形成相互平行的第一加载电极和第二加载电极以及相互平行的第一感测电极和第二感测电极，所述第一感测电极和所述第二感测电极位于所述第一掩膜栅结构和所述第二掩膜栅结构之间；其中，所述第一掩膜栅结构位于所述第一感测电极和所述第一加载电极之间，所述第二掩膜栅结构位于所述第二感测电极和所述第二加载电极之间。
此外，本发明还提供一种测试方法，包括：
提供本发明的测试结构；向所述第一掩膜栅结构和所述第二掩膜栅结构施加导通电压信号，使所述第一掩膜栅结构下方的沟道以及所述第二掩膜栅结构下方的沟道实现导通；通过所述第一加载电极和所述第二加载电极向所述外延层施加测试电流；在所述测试电流条件下，通过所述第一感测电极和所述第二感测电极获得所述第一感测电极和所述第二感测电极之间外延层两端的电压，作为测试电压；根据所述测试电流和所述测试电压，获得所述第一感测电极和所述第二感测电极之间外延层的电阻。
与现有技术相比，本发明的技术方案具有以下优点：
所述外延层位于所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上；而且所述第一加载电极位于所述第一掩膜栅结构远离所述第二掩膜栅结构一侧，第二加载电极位于所述第二掩膜栅结构远离所述第一掩膜栅结构一侧；第一感测电极和第二感测电极位于所述第一掩膜栅结构和所述第二掩膜栅结构之间。所以所述第一掩膜栅结构和所述第二掩膜栅结构的设置能够有效的减小沿鳍部延伸方向所述外延层的尺寸，能够使所述外延层的尺寸接近于半导体结构中外延层的尺寸，从而提高所述外延层的性能与半导体结构中外延层的性能的一致性，从而有利于提高所述测试结构所获得外延层电阻测试的测试精度。
附图说明
图1是一种用于进行外延层电阻测试的测试结构的俯视结构示意图；
图2是另一种用于进行外延层电阻测试的测试结构的俯视结构示意图；
图3至图8是本发明测试结构形成方法一实施例中各个步骤所对应的剖面结构示意图；
图9是本发明测试方法一实施例中所采用测试结构的俯视结构示意图。
具体实施方式
由背景技术可知，现有技术中用于进行外延层电阻测试的测试结构存在精度较低问题。现结合用于进行外延层电阻测试的测试结构和测试方法分析其精度较低问题的原因。
参考图1，示出了一种用于进行外延层电阻测试的测试结构的俯视结构示意图。
所述测试结构包括：衬底(图中未示出)；位于所述衬底上的多个鳍部(图中未示出)；位于所述鳍部上的多个掩膜栅结构11，所述掩膜栅结构11横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；位于所述掩膜栅结构11露出鳍部上的外延层12；位于所述外延层12上的第一电极13a和第二电极13b，所述第一电极13a和所述第二电极13b沿垂直鳍部延伸方向向鳍部两侧延伸。
沿垂直鳍部延伸方向，所述第一电极13a具有位于所述多个鳍部两侧的第一端14a和第二端14b；所述第二电极13b具有位于所述多个鳍部两侧第三端14c和第四端14d。
采用所述测试结构进行外延层电阻测试的过程中，通过所述第一电极13a的第一端14a和所述第二电极13b的第四端14d向所述外延层12施加测试电流i1，使所述第一电极13a和所述第二电极13b之间的外延层内形成测试电流i1；在所述测试电流i1条件下，通过所述第一电极13a的第二端14b和所述第二电极13b的第三端14c获得所述第一电极13a和第二电极13b之间外延层12两端的电压，作为测试电压u1；根据所述测试电流i1和测试电压u1，获得所述第一电极13a和第二电极13b之间外延层12的电阻。
通过所述第一端14a和所述第四端14d施加测试电流i1，因此所述测试电流i1不仅流经所述第一电极13a和所述第二电极13b之间的外延层12，还流经所述第一电极13a和第二电极13b；而通过所述第二端14b和所述第三端14c所获得的测试电压u1，不仅包含所述第一电极13a和所述第二电极13b之间外延层12所引起的压降，还包含有所述第一电极13a和所述第二电极13b所引起的压降。所述第一电极13a和所述第二电极13b所引起压降的干扰，会影响所获得外延层12电阻的精度。
为了提高所获得外延层的电阻精度，参考图2，示出了另一种用于进行外延层电阻测试的测试结构的俯视结构示意图。
所述测试结构包括：衬底(图中未示出)；位于所述衬底上的多个鳍部(图中未示出)；位于所述鳍部上的多个掩膜栅结构21，所述掩膜栅结构21横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；位于相邻掩膜栅结构21之间鳍部上的外延层22；位于所述外延层22上的第一加载电极23a和第二加载电极23b，所述第一加载电极23a和所述第二加载电极23b用于向所述外延层22施加电流；以及位于所述第一加载电极23a和所述第二加载电极23b之间外延层22上的第一感测电极24a和第二感测电极24b，所述第一感测电极24a和所述第二感测电极24b用于获得所述第一感测电极24a和所述第二感测电极24b之间外延层22两端的电压。
采用所述测试结构进行外延层电阻测试的过程中，通过所述第一加载电极23a和所述第二加载电极23b向所述外延层22施加测试电流i2；在所述测试电流i2条件下，通过所述第一感测电极24a和所述第二感测电极24b获得所述第一感测电极24a和所述第二感测电极24b之间外延层22两端的电压，作为测试电压u2。
由于测试电流i2并未流经所述第一感测电极24a和所述第二感测电极24b，因此通过所述第一感测电极24a和所述第二感测电极24b所获得的电压仅仅为所述第一感测电极24a和所述第二感测电极24b之间外延层22的压降，所以采用图2所示测试结构所获得的外延层22电阻的精度较高。
需要说明的是，所述衬底上其他区域还形成有芯片，所述测试结构与所述芯片中的半导体结构通过同一工艺过程形成，所以通过对所述测试结构中外延层22电阻的测试，可以获得芯片内半导体结构中外延层的性能。
但是由于相邻掩膜栅结构21之间需要设置第一加载电极23a、第二加载电极23b以及第一感测电极24a和第二感测电极24b，因此相邻掩膜栅结构21之间的距离l较大，所述掩膜栅结构21露出的鳍部面积较大，也就是说，用于形成外延层22的鳍部面积较大，所形成外延层22沿鳍部延伸方向的尺寸较大。
用于形成外延层22的鳍部面积过大，会影响所形成外延层22的原子结构，从而造成所述测试结构的外延层22的性能与半导体结构中外延层的性能出现差异，从而难以通过所述外延层22的质量判断半导体结构中外延层的性能。
为解决所述技术问题，本发明提供一种测试结构的形成方法，通过所述第一掩膜栅结构和所述第二掩膜栅结构的设置减小外延层的尺寸，从而提高所述外延层的性能与半导体结构中外延层的性能的一致性，提高所述测试结构所获得外延层电阻测试的测试精度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图8，示出了本发明测试结构形成方法一实施例中各个步骤所对应的剖面结构示意图。
参考图3和图4，形成衬底100，所述衬底100上具有鳍部101。其中，图4是图3所示实施例中沿AA线的剖面结构示意图。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部101用于为外延层的形成提供生长基础。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
如图3所示，所述衬底100上，所述鳍部101的数量为多个，且所述多个鳍部101相互平行。具体的，本实施例中，所述衬底100上鳍部101的数量为4个。
具体的，所述衬底100和所述鳍部101可以同时形成。形成所述衬底100和所述鳍部101的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底100以及位于所述衬底100上的鳍部101。
所述鳍部掩膜层用于定义所述鳍部101的尺寸和位置。
形成所述鳍部掩膜层的步骤包括：在所述初始衬底上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层，露出所述初始衬底，以形成所述鳍部掩膜层。
所述图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部101的尺寸和位置。
本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成测试结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
需要说明的是，本实施例中，形成所述衬底100和所述鳍部101之后，保留所述鳍部101顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，用于在后续工艺中定义平坦化工艺的停止层位置，并起到保护鳍部101的作用。
本实施例中，在形成所述衬底100和所述鳍部101后，所述形成方法还包括：在未被所述鳍部101覆盖的衬底100上形成隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。
所述隔离层用于实现相邻鳍部101之间以及相邻半导体结构之间的电隔离。
本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。
形成所述隔离层的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在未被所述鳍部101覆盖的衬底100上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩膜层；通过化学机械研磨等方式去除高于所述鳍部掩膜层的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度以形成隔离层。
需要说明的是，在形成所述隔离层之后，所述形成方法还包括：去除所述鳍部掩膜层，以露出所述鳍部的顶部。
继续参考图3和图4，在所述鳍部101上形成第一掩膜栅结构111和第二掩膜栅结构112，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间存在间隔，所述第一掩膜栅结构111横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面，所述第二掩膜栅结构112横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。
所述第一掩膜栅结构111和所述第二掩膜栅结构112用于定义外延层的位置和尺寸；此外，所述第一掩膜栅结构111和所述第二掩膜栅结构112还用于控制所形成测试结构中沟道的导通和截断。
需要说明的是，所述衬底100上其他区域还形成有芯片，所述测试结构与所述芯片中的半导体结构通过同一工艺过程形成，所述测试结构用于对所述半导体结构中外延层的性能进行测试。
所述第一掩膜栅结构111和所述第二掩膜栅结构112遮挡部分鳍部101，从而减小所露出鳍部101的面积，使后续外延层的形成环境接近于芯片中半导体结构内外延层的形成环境。
后续通过测量所述第一掩膜栅结构111和所述第二掩膜栅结构112之间外延层的电压和电流，以获得所形成芯片中半导体结构内外延层的电阻，从而获得所述半导体结构中外延层的性能。所以所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离不宜太大也不宜太小。
所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离如果太大，则后续在所述第一掩膜栅结构111和所述第二掩膜栅结构112之间所露出鳍部101的面积较大，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间鳍部101上形成外延层的生长环境与所述半导体结构中外延层的生长环境差异较大，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间外延层的结构与所述半导体结构中外延层的结构相差较大，性能的差异较大，会影响对半导体结构中外延层性能的判断；所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离如果太小，则可能会增大工艺难度，例如可能会增大后续形成电极的工艺难度，从而影响良率和所形成测试结构的质量。
具体的，本实施例中，在所述鳍部101上形成第一掩膜栅结构111和所述第二掩膜栅结构112的步骤中，沿所述鳍部101延伸方向，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离在140nm到3000nm范围内。
本实施例中，所述衬底100上鳍部101的数量为多个，所以所述第一掩膜栅结构111位于多个鳍部101上，且横跨所述多个鳍部101，覆盖所述多个鳍部101部分顶部和部分侧壁的表面；所述第二掩膜栅结构112位于多个鳍部101上，且横跨所述多个鳍部101，覆盖所述多个鳍部101部分顶部和部分侧壁的表面。而且由于所述多个鳍部101相互平行，所以所述第一掩膜栅结构111和所述第二掩膜栅结构112垂直所述多个鳍部101设置。
为了使所述第一掩膜栅结构111和所述第二掩膜栅结构112之间露出鳍部101面积相等，从而提高所形成外延层的均匀性，本实施例中，在所述鳍部101上形成第一掩膜栅结构111和第二掩膜栅结构112的步骤包括：在所述鳍部101上形成相互平行的第一掩膜栅结构111和第二掩膜栅结构112。
需要说明的是，如图3和图4所示，形成所述第一掩膜栅结构111和所述第二掩膜栅结构112的过程中，所述形成方法还包括：在所述鳍部101上形成第三掩膜栅结构113和第四掩膜栅结构114，所述第三掩膜栅结构113位于所述第一掩膜栅结构111远离所述第二掩膜栅结构112的一侧，所述第三掩膜栅结构113横跨所述鳍部101覆盖所述鳍部101部分顶部和部分侧壁的表面，所述第四掩膜栅结构114位于所述第二掩膜栅结构112远离所述第一掩膜栅结构111的一侧，所述第四掩膜栅结构114横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。
所述第三掩膜栅结构113和所述第四掩膜栅结构114用于与所述第一掩膜栅结构111和所述第二掩膜栅结构112相配合，以定义后续所形成外延层的尺寸和位置；此外，所述第三掩膜栅结构113和所述第四掩膜栅结构114位于所述鳍部101沿延伸方向的两端，从而保护所述鳍部101的端部，减少外延层形成过程中端部损伤现象的出现，以提高所形成外延层的质量，提高所形成外延层与半导体结构中外延层性能的一致性。
需要说明的是，本实施例中，所述第三掩膜栅结构113和所述第四掩膜栅结构114还位于部分隔离层上，也就是说，所述第三掩膜栅结构113和所述第四掩膜栅结构114不仅位于所述鳍部101的端部上，还位于所述鳍部101端部的侧壁上以及靠近所述鳍部101的部分隔离层上。这种做法能够扩大形成所述第三掩膜栅结构113和所说第四掩膜栅结构114的工艺窗口，有利于降低工艺难度、提高良率。
芯片中半导体结构具有后栅工艺形成的金属掩膜栅结构，因此所述测试结构也具有后栅工艺形成的金属掩膜栅结构，所以形成所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114的步骤中，所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114均为伪栅结构。所以所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114还用于为后续形成的金属掩膜栅结构占据空间。
本实施例中，所述伪栅结构为单层结构，包括多晶硅材料的伪栅极。本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。本发明另一些实施例中，所述伪栅结构还可以为叠层结构，包括伪栅极以及位于所述伪栅极上的伪氧化层，所述伪氧化层的材料可以为氧化硅和氮氧化硅。
所以形成所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114的步骤包括：在所述衬底100上形成栅极材料层；在所述栅极材料层上形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层，形成所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114。
所述栅极材料层用于形成所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114。具体的，所述栅极材料层为多晶硅层。
所述栅极掩膜层用于定义所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114的尺寸和位置。具体的，所述栅极掩膜层的材料为氮化硅。
需要说明的是，形成所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114后，所述形成方法还包括：在所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114侧壁上形成侧墙(图中未标示)，以保护所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114。
所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
参考图5和图6，在所述第一掩膜栅结构111和所述第二掩膜栅结构112露出鳍部101上形成外延层120，所述外延层120内具有掺杂离子。
所述外延层120用于进行外延层电阻测试。
由于所述外延层120形成之前，所述鳍部101上形成有所述第一掩膜栅结构111和所述第二掩膜栅结构112，所以所述鳍部101露出的面积较小，所述外延层120的生长环境更接近于芯片内半导体结构中外延层的生长环境，从而使所形成外延层120的原子结构更接近于芯片内半导体结构中外延层的原子结构，所述外延层120的性能更接近于芯片内半导体结构中外延层的性质。因此所述第一掩膜栅结构111和所述第二掩膜栅结构112的设置，能够有效减小所述外延层120与芯片内半导体结构中外延层的性质差异，有利于提高测试的准确性。
本实施例中，所述鳍部101上还形成有所述第三掩膜栅结构113和所述第四掩膜栅结构114，所以在所述第一掩膜栅结构111和所述第二掩膜栅结构112露出鳍部101上形成外延层120的步骤中，在所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113以及所述第四掩膜栅结构114露出的鳍部101上形成所述外延层120。所以所形成外延层120位于所述第三掩膜栅结构113与所述第一掩膜栅结构111之间、所述第一掩膜栅结构111与所述第二掩膜栅结构112之间以及所述第二掩膜栅结构112与所述第四掩膜栅结构114之间的鳍部101上。
本实施例中，所述测试结构用于测试P型器件中外延层性能，所以所述外延层120为“∑”形的外延层，材料为P型掺杂的锗硅或硅。
具体的，形成所述外延层120的步骤包括：以所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113以及所述第四掩膜栅结构114为掩膜，刻蚀露出的鳍部101，在所述鳍部101内形成“∑”形的开口(图中未示出)；通过外延生长的方式向所述“∑”形开口内填充半导体材料；在填充半导体材料的过程中，进行原位P型离子掺杂，以形成所述外延层120。本实施例中，所述半导体材料为锗硅或硅，原位P型离子掺杂的过程中，掺杂离子为硼离子、镓离子或铟离子等P型离子。
由于所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113以及所述第四掩膜栅结构114所露出鳍部101面积较小，因此所形成开口的尺寸较小，所述开口的尺寸与芯片内半导体结构中用于形成外延层开口的尺寸相接近，所以外延生长方式填充半导体材料的过程中，半导体材料在所述开口内的生长环境与芯片内半导体结构中用于形成外延层开口内的生长环境相类似，所以所形成外延层120的原子结构更接近于芯片内半导体结构中外延层的原子结构，从而减小所述外延层120与芯片内半导体结构中外延层性质的差异，进而提高对芯片内半导体结构中外延层性能判断的准确性。
本发明其他实施例中，所述测试结构用于测试N型器件中外延层性能时，所述外延层还可以为方形的外延层，材料也可以为N型掺杂的碳硅或硅。
参考图7和图8，在所述外延层120上形成相互平行的第一加载电极131和第二加载电极132以及相互平行的第一感测电极141和第二感测电极142，所述第一感测电极141和所述第二感测电极142位于所述第一掩膜栅结构111和所述第二掩膜栅结构112之间；其中，所述第一掩膜栅结构111位于所述第一感测电极141和所述第一加载电极131之间，所述第二掩膜栅结构112位于所述第二感测电极142和所述第二加载电极132之间。
所述第一加载电极131和所述第二加载电极132用于向所述外延层120上施加电流；所述第一感测电极141和所述第二感测电极142用于获得所述第一感测电极141和所述第二感测电极142之间外延层120两端的电压。
由于电流并未流经所述第一感测电极141和所述第二感测电极142，所以所述第一感测电极141和所述第二感测电极142所获得的电压为所述第一感测电极141和所述第二感测电极142之间外延层120的压降，所以根据所述电压和所述电流所获得的外延层120电阻精度较高，从而有利于提高所述测试结构所获得外延层电阻测试的测试精度。
本实施例中，所述鳍部101上还形成有所述第三掩膜栅结构113和所述第四掩膜栅结构114，所以形成所述第一加载电极131和所述第二加载电极132的步骤中，所述第一加载电极131位于所述第三掩膜栅结构113和所述第一掩膜栅结构111之间，第二加载电极132位于所述第四掩膜栅结构114和所述第二掩膜栅结构112之间。
所以在向所述第一掩膜栅结构111和所述第二掩膜栅结构112施加导通电压信号，使所述第一掩膜栅结构111下方的沟道以及所述第二掩膜栅结构112下方的沟道实现导通的情况下，所述第三掩膜栅结构113和所述第一掩膜栅结构111之间的外延层120、所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的外延层120以及所述第二掩膜栅结构112和第四掩膜栅结构114之间的外延层120内能够形成电流通道，从而实现第一加载电极131和所述第二加载电极132之间的电性导通。
如图7所示，平行衬底100表面的平面内，所述鳍部101延伸方向为第一方向X，垂直所述鳍部101延伸方向为第二方向Y。
形成所述第一加载电极131和所述第二加载电极132的步骤中，所述第一加载电极131为长条形，沿所述第二方向Y，向所述鳍部101的一侧延伸；所述第二加载电极132为长条形，沿所述第二方向Y，向所述鳍部101的另一侧延伸。也就是说，所述第一加载电极131和所述第二加载电极132分别沿第二方向Y，向所述鳍部101的两侧延伸。
本实施例中，由于所述衬底上鳍部101的数量为多个，每个鳍部101上均形成有外延层120，所述外延层120的数量为多个。沿第二方向Y延伸的长条形第一加载电极131和第二加载电极132能够横跨所述多个鳍部101，与所述多个外延层120相连，因此所述多个外延层120在所述第一加载电极131和第二加载电极132之间构成并联电路。所以使所述第一加载电极131和所述第二加载电极132分别沿第二方向Y向所述鳍部101两侧延伸的做法，能够减小所述多个外延层120所构成的并联电路中，每个外延层120所在并联支路电阻的差异，能够减小第一加载电极131和第二加载电极132对测试结构的影响，有利于提高所形成测试结构的测试精度。
类似的，形成所述第一感测电极141和所述第二感测电极142的步骤中，所述第一感测电极141为长条形，沿所述第二方向Y，向所述鳍部101的一侧延伸；所述第二感测电极142为长条形，沿所述第二方向Y，向所述鳍部101的另一侧延伸。也就是说，所述第一感测电极141和所述第二感测电极142分别沿第二方向Y，向所述鳍部101的两侧延伸。
所述第一感测电极141和所述第二感测电极142横跨所述多个鳍部101，与所述多个外延层120相连，因此所述第一感测电极141和所述第二感测电极142之间的外延层120，在所述第一感测电极141和所述第二感测电极142之间构成并联电路。所以使所述第一感测电极141和所述第二感测电极142分别沿第二方向Y向所述鳍部101两侧延伸的做法，能够减小所述多个外延层120部分所构成的并联电路中，每个外延层120部分所在并联支路电阻的差异，能够减小第一感测电极141和第二感测电极142对测试结果的影响，有利于提高所形成测试结构的测试精度。
需要说明的是，本实施例中，所述第一加载电极131和所述第二感测电极142沿第二方向Y，向所述鳍部101一侧延伸；所述第二加载电极132和所述第一感测电极141沿第二方向Y，向所述鳍部101的另一侧延伸。但是这种做法仅为一示例。本发明其他实施例中，也可以将所述第一加载电极和所述第一感测电极设置为沿第二方向，向所述鳍部一侧延伸；将所述第二加载电极和所述第二感测电极设置为沿第二方向，向所述鳍部另一侧延伸。
本实施例中，形成所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114的步骤中，所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114均为伪栅结构。
所以，如图8所示，形成所述外延层120之后，形成所述第一加载电极131、所述第二加载电极132、所述第一感测电极141和所述第二感测电极142之前，所述形成方法还包括：在所述伪栅结构露出的衬底100上形成介质层151，所述介质层151露出所述伪栅结构；去除所述伪栅结构，在所述介质层151内形成栅极开口(图中未示出)；在所述栅极开口内形成金属掩膜栅结构。
所述介质层151用于实现相邻半导体结构之间的电隔离，还用于定义所形成金属掩膜栅结构的尺寸和位置。
本实施例中，所述介质层151的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。所述介质层露出所述伪栅结构，从而为后续伪栅结构的去除提供工艺基础。
具体的，所以，形成所述介质层151的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在所述伪栅结构之间的衬底100上形成介质材料层，所述介质材料层覆盖所述伪栅结构；通过化学机械研磨等方式去除高于所述伪栅结构的介质材料层，露出所述伪栅结构，从而形成所述介质层151。
去除所述伪栅结构的步骤用于为后续金属掩膜栅结构的形成提供工艺空间。
具体的，所述伪栅结构为单层结构，包括多晶硅材料的伪栅极。所以形成所述栅极开口的步骤包括：去除所述伪栅极，形成所述伪栅开口。
所述金属掩膜栅结构用于控制所形成测试结构中沟道的导通和截断。
具体的，形成所述金属掩膜栅结构的步骤包括：在所述栅极开口底部的衬底上形成栅介质层；在所述栅介质层上形成功函数层；形成功函数层之后，向所述栅极开口内填充金属材料层，以形成所述金属掩膜栅结构。
所述栅介质层用于实现所述掩膜栅结构与所述基底之间电绝缘。
所述栅介质层为高K介质层，为相对介电常数大于氧化硅相对介电常数的栅介质材料，包括：氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
本实施例中，所述衬底100上还具有鳍部101，所以所述栅介质层位于所述鳍部101部分顶部和部分侧壁上。
所述功函数层用于调节所形成金属掩膜栅结构的功函数，以调节所形成半导体结构的阈值电压。所以根据所述半导体结构的类型，所述功函数层的材料可以为TiN或TiAl。
所述金属材料用于形成栅电极。
本实施例中，所述金属材料为钨。填充金属材料的步骤包括：向所述栅极开口内填充金属材料，所述金属材料覆盖所述介质层151；对所述金属材料进行平坦化处理至露出所述介质层151，以形成所述金属掩膜栅结构。
形成所述金属掩膜栅结构之后，形成所述第一加载电极131、所述第二加载电极132、所述第一感测电极141和所述第二感测电极142之前，所述形成方法还包括：在所述介质层151上形成层间介质层152。
所述层间介质层152用于实现相邻半导体结构之间的电隔离。
本实施例中，所述层间介质层152的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。所述层间介质层152覆盖所述介质层151以及所述金属掩膜栅结构，所以形成所述第一加载电极131、所述第二加载电极132、所述第一感测电极141和所述第二感测电极142的步骤中，所述第一加载电极131、所述第二加载电极132、所述第一感测电极141和所述第二感测电极142贯穿所述层间介质层152。
需要说明的是，图7中省略了介质层151和层间介质层152。
相应的，本发明还提供一种测试结构。
参考图7和图8，示出了本发明测试结构一实施例的剖面结构示意图。
所述测试结构包括：衬底100(如图8所示)；鳍部101，位于所述衬底100上；第一掩膜栅结构111，位于所述鳍部101上，所述第一掩膜栅结构111横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面；第二掩膜栅结构112，位于所述鳍部101上，所述第二掩膜栅结构112横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面，所述第二掩膜栅结构112与所述第一掩膜栅结构111之间存在间隔；外延层120，位于所述第一掩膜栅结构111和所述第二掩膜栅结构112露出的鳍部101上，所述外延层120内具有掺杂离子；第一加载电极131和第二加载电极132，平行设置于所述外延层120上，用于向所述外延层120施加电流；第一感测电极141和第二感测电极142，平行设置于所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的外延层120上，用于获得所述第一感测电极131和所述第二感测电极132之间外延层120两端的电压；其中，所述第一掩膜栅结构111位于所述第一感测电极141和所述第一加载电极131之间，所述第二掩膜栅结构112位于所述第二感测电极142和所述第二加载电极132之间。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部101用于为外延层的形成提供生长基础。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
如图3所示，所述衬底100上，所述鳍部101的数量为多个，且所述多个鳍部101相互平行。具体的，本实施例中，所述衬底100上鳍部101的数量为4个。
本实施例中，所述测试结构还包括：位于所述鳍部101露出衬底100上的隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。
所述隔离层用于实现相邻鳍部101之间以及相邻半导体结构之间的电隔离。本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。
所述第一掩膜栅结构111和所述第二掩膜栅结构112用于定义所述外延层120的位置和尺寸；此外，所述第一掩膜栅结构111和所述第二掩膜栅结构112还用于控制所述测试结构中沟道的导通和截断。
需要说明的是，所述衬底上其他区域还具有芯片，所述测试结构与所述芯片中的半导体结构通过同一工艺过程形成，所述测试结构用于对所述半导体结构中外延层的性能进行测试。
所述第一掩膜栅结构111和所述第二掩膜栅结构112遮挡部分鳍部101，从而减小所露出鳍部101的面积，使所述外延层120的形成环境接近于芯片中半导体结构内外延层的形成环境。
后续通过测量所述第一掩膜栅结构111和所述第二掩膜栅结构112之间外延层的电压和电流，以获得所述芯片中半导体结构内外延层的电阻，从而获得所述半导体结构中外延层的性能。所以所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离不宜太大也不宜太小。
所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离如果太大，则所述第一掩膜栅结构111和所述第二掩膜栅结构112之间所露出鳍部101的面积较大，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间鳍部101上外延层120的生长环境与所述半导体结构中外延层的生长环境差异较大，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间外延层120的结构与所述半导体结构中外延层的结构相差较大，性能的差异较大，会影响对半导体结构中外延层性能的判断；所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离如果太小，则可能会增大工艺难度，例如可能会增大形成电极的工艺难度，从而影响良率和所述测试结构的质量。
具体的，本实施例中，沿所述鳍部101延伸方向，所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的距离在140nm到3000nm范围内。
本实施例中，所述衬底100上鳍部101的数量为多个，所以所述第一掩膜栅结构111位于多个鳍部101上，且横跨所述多个鳍部101，覆盖所述多个鳍部101部分顶部和部分侧壁的表面；所述第二掩膜栅结构112位于多个鳍部101上，且横跨所述多个鳍部101，覆盖所述多个鳍部101部分顶部和部分侧壁的表面。而且由于所述多个鳍部101相互平行，所以所述第一掩膜栅结构111和所述第二掩膜栅结构112垂直所述多个鳍部101设置。
为了使所述第一掩膜栅结构111和所述第二掩膜栅结构112之间露出鳍部101面积相等，从而提高所述外延层120的均匀性，本实施例中，所述第一掩膜栅结构111与所述第二掩膜栅结构112平行设置。
需要说明的是，如图7和图8所示，所述测试结构还包括：第三掩膜栅结构113，位于所述第一掩膜栅结构111远离所述第二掩膜栅结构112一侧的鳍部101上，所述第三掩膜栅结构113横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面；第四掩膜栅结构114，位于所述第二掩膜栅结构112远离所述第一掩膜栅结构111一侧的鳍部101上，所述第四掩膜栅结构114横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。
所述第三掩膜栅结构113和所述第四掩膜栅结构114用于与所述第一掩膜栅结构111和所述第二掩膜栅结构112相配合，以定义所述外延层120的尺寸和位置；此外，所述第三掩膜栅结构113和所述第四掩膜栅结构位于所述鳍部101沿延伸方向的两端，从而保护所述鳍部101的端部，减少外延层120形成过程中端部损伤现象的出现，以提高所述外延层120的质量，提高所述外延层120与半导体结构中外延层性能的一致性。
需要说明的是，本实施例中，所述第三掩膜栅结构113和所述第四掩膜栅结构114还位于部分隔离层上，也就是说，所述第三掩膜栅结构113和所述第四掩膜栅结构不仅位于所述鳍部101的端部上，还位于所述鳍部101端部的侧壁上以及靠近所述鳍部101的部分隔离层上。这种做法能够扩大形成所述第三掩膜栅结构113和所说第四掩膜栅结构114的工艺窗口，有利于降低工艺难度、提高良率。
芯片中半导体结构具有金属栅极结构，所以所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114为金属掩膜栅结构。
所述金属掩膜栅结构包括：位于所述衬底100上的栅介质层(图中未标示)；位于所述栅介质层上的功函数层(图中未标示)；位于所述功函数层上的金属材料层(图中未标示)。
所述栅介质层用于实现所述掩膜栅结构与所述基底之间电绝缘。
所述栅介质层为高K介质层，为相对介电常数大于氧化硅相对介电常数的栅介质材料，包括：氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。本实施例中，所述衬底100上还具有鳍部101，所以所述栅介质层位于所述鳍部101部分顶部和部分侧壁上。
所述功函数层用于调节所述金属掩膜栅结构的功函数，以调节所述半导体结构的阈值电压。所以根据所述半导体结构的类型，所述功函数层的材料可以为TiN或TiAl。
所述金属材料用于形成栅电极。本实施例中，所述金属材料为钨。
需要说明的是，所述测试结构还包括：位于所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114侧壁上的侧墙(图中未标示)，以保护所述第一掩膜栅结构111、所述第二掩膜栅结构112、所述第三掩膜栅结构113和所述第四掩膜栅结构114。
所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
所述外延层120用于进行外延层电阻测试。
由于所述鳍部101上具有第一掩膜栅结构111和第二掩膜栅结构112，所述鳍部101露出的面积较小，因此所述外延层120的生长环境更接近于芯片内半导体结构中外延层的生长环境，所以所述外延层120的原子结构更接近于芯片内半导体结构中外延层的原子结构，性能更接近于芯片内半导体结构中外延层的性质，有利于提高测试的准确性。
本实施例中，所述鳍部101上还具有所述第三掩膜栅结构113和所述第四掩膜栅结构114，所以所述外延层120位于所述第三掩膜栅结构113与所述第一掩膜栅结构111之间、所述第一掩膜栅结构111与所述第二掩膜栅结构112之间以及所述第二掩膜栅结构112与所述第四掩膜栅结构114之间的鳍部101上。
本实施例中，所述测试结构用于测试P型器件中外延层性能，所以所述外延层120为“∑”形的外延层，材料为P型掺杂的锗硅或硅。本发明其他实施例中，所述测试结构用于测试N型器件中外延层性能时，所述外延层还可以为方形的外延层，材料也可以为N型掺杂的碳硅或硅。
所述第一加载电极131和所述第二加载电极132用于向所述外延层120上施加电流；所述第一感测电极141和所述第二感测电极142用于获得所述第一感测电极141和所述第二感测电极142之间外延层120两端的电压。
由于电流并未流经所述第一感测电极141和所述第二感测电极142，所以所述第一感测电极141和所述第二感测电极142所获得的电压为所述第一感测电极141和所述第二感测电极142之间外延层120的压降，所以根据所述电压和所述电流所获得的外延层120电阻精度较高，从而有利于提高所述测试结构所获得外延层电阻测试的测试精度。
本实施例中，所述鳍部101上还具有所述第三掩膜栅结构113和所述第四掩膜栅结构114，所以所述第一加载电极131位于所述第三掩膜栅结构113和所述第一掩膜栅结构111之间，第二加载电极132位于所述第四掩膜栅结构114和所述第二掩膜栅结构112之间。
所以在向所述第一掩膜栅结构111和所述第二掩膜栅结构112施加导通电压信号，使所述第一掩膜栅结构111下方的沟道以及所述第二掩膜栅结构112下方的沟道实现导通的情况下，所述第三掩膜栅结构113和所述第一掩膜栅结构111之间的外延层120、所述第一掩膜栅结构111和所述第二掩膜栅结构112之间的外延层120以及所述第二掩膜栅结构112和第四掩膜栅结构114之间的外延层120内能够形成电流通道，从而实现第一加载电极131和所述第二加载电极132之间的电性导通。
如图7所示，平行衬底表面的平面内，所述鳍部101延伸方向为第一方向X，垂直所述鳍部101延伸方向为第二方向Y。
所述第一加载电极131为长条形，沿所述第二方向Y，向所述鳍部101的一侧延伸；所述第二加载电极132为长条形，沿所述第二方向Y，向所述鳍部101的另一侧延伸。也就是说，所述第一加载电极131和所述第二加载电极132分别沿第二方向Y，向所述鳍部101的两侧延伸。
本实施例中，由于所述衬底上鳍部101的数量为多个，每个鳍部101上均具有外延层120，所述外延层120的数量为多个。沿第二方向Y延伸的长条形第一加载电极131和第二加载电极132能够横跨所述多个鳍部101，与所述多个外延层120相连，因此所述多个外延层120在所述第一加载电极131和第二加载电极132之间构成并联电路。所以使所述第一加载电极131和所述第二加载电极132分别沿第二方向Y向所述鳍部101两侧延伸的做法，能够减小所述多个外延层120所构成的并联电路中，每个外延层120所在并联支路电阻的差异，能够减小第一加载电极131和第二加载电极132对测试结构的影响，有利于提高所述测试结构的测试精度。
类似的，所述第一感测电极141为长条形，沿所述第二方向Y，向所述鳍部101的一侧延伸；所述第二感测电极142为长条形，沿所述第二方向Y，向所述鳍部101的另一侧延伸。也就是说，所述第一感测电极141和所述第二感测电极142分别沿第二方向Y，向所述鳍部101的两侧延伸。
所述第一感测电极141和所述第二感测电极142横跨所述多个鳍部101，与所述多个外延层120相连，因此所述第一感测电极141和所述第二感测电极142之间的外延层120，在所述第一感测电极141和所述第二感测电极142之间构成并联电路。所以使所述第一感测电极141和所述第二感测电极142分别沿第二方向Y向所述鳍部101两侧延伸的做法，能够减小所述多个外延层120部分所构成的并联电路中，每个外延层120部分所在并联支路电阻的差异，能够减小第一感测电极141和第二感测电极142对测试结果的影响，有利于提高所形成测试结构的测试精度。
需要说明的是，本实施例中，所述第一加载电极131和所述第二感测电极142沿第二方向Y，向所述鳍部101一侧延伸；所述第二加载电极132和所述第一感测电极141沿第二方向Y，向所述鳍部101的另一侧延伸。但是这种做法仅为一示例。本发明其他实施例中，也可以将所述第一加载电极和所述第一感测电极设置为沿第二方向，向所述鳍部一侧延伸；将所述第二加载电极和所述第二感测电极设置为沿第二方向，向所述鳍部另一侧延伸。
本实施例中，所述测试结构还包括：位于所述第一掩膜栅结构111和所述第二掩膜栅结构112露出衬底100上的介质层151，所述介质层151露出所述第一掩膜栅结构111和所述第二掩膜栅结构112；以及位于所述第一加载电极131、所述第二加载电极132、所述第一感测电极141以及所述第二感测电极142露出衬底100上的层间介质层152，所述层间介质层152覆盖所述介质层151、所述第一掩膜栅结构111以及所述第二栅介质层112。
所述介质层151用于实现相邻半导体结构之间的电隔离。
本实施例中，所述介质层151的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
所述层间介质层152用于实现相邻半导体结构之间的电隔离。
本实施例中，所述层间介质层152的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
所述层间介质层152覆盖所述介质层151、所述第一掩膜栅结构111以及所述第二栅介质层112，且露出所述第一加载电极131、所述第二加载电极132、所述第一感测电极141以及所述第二感测电极142，所以所述第一加载电极131、所述第二加载电极132、所述第一感测电极141以及所述第二感测电极142贯穿所述层间介质层152。
需要说明的是，图7中省略了介质层151和层间介质层152。
相应的，本发明还提供一种测试方法。
参考图9，示出了本发明测试方法一实施例中所采用测试结构的俯视结构示意图。
首先执行步骤S100，提供本发明的测试结构。
如图9所示，所述测试结构为本发明的测试结构，所以所述测试结构的具体技术方案参考前述测试结构的实施例，本发明在此不再赘述。
需要说明的是，所述衬底上其他区域还形成有芯片，所述测试结构与所述芯片中的半导体结构通过同一工艺过程形成，所述测试结构用于对所述半导体结构中外延层的性能进行测试。
之后，执行步骤S200，向所述第一掩膜栅结构211和所述第二掩膜栅结构212施加导通电压信号，使所述第一掩膜栅结构211下方的沟道以及所述第二掩膜栅结构212下方的沟道实现导通。
所述导通电压信号能够使所述第一掩膜栅结构211下方的沟道以及所述第二掩膜栅结构212下方的沟道实现导通，从而在所述第一加载电极231和所述第二加载电极232之间形成电流通道，实现所述第一掩膜栅结构211和所述第三掩膜栅结构213之间的外延层220、所述第一掩膜栅结构211和所述第二掩膜栅结构212之间的外延层220以及所述第二掩膜栅结构212和所述第四掩膜栅结构214之间的外延层220之间的电性导通。
具体的，如图9所示，本实施例中，向所述第一掩膜栅结构211和所述第二栅结构212施加导通电压信号的步骤中，所述导通电压信号为电源电压信号Vdd。
之后，执行步骤S300，通过所述第一加载电极231和所述第二加载电极232向所述外延层220施加测试电流IForce。
具体的，将所述第一加载电极231与第一加载端IForce1相连，将所述第二加载电极232与第二加载端IForce2相连，在所述第一加载电极231和所述第二加载电极232之间的外延层220以及所述第一掩膜栅结构211和所述第二掩膜栅结构212下方的沟道内形成测试电流IForce。
需要说明的是，本实施例中，所述第一加载端IForce1的电势高于所述第二加载端IForce2的电势，所以所述测试电流IForce经第一加载电极231流入，从所述第二加载电极232流出，其间流经所述第一掩膜栅结构211和所述第三掩膜栅结构213之间的外延层220、所述第一掩膜栅结构211下方沟道、所述第一掩膜栅结构211和所述第二掩膜栅结构212之间的外延层220、所述第二掩膜栅结构212下方沟道、所述第二掩膜栅结构212和所述第四掩膜栅结构214之间的外延层220。但是这种做法仅为一示例，本发明其他实施例中，所述第一加载端的电势也可以低于所述第二加载端的电势，所述测试电流经第二加载电极流入，从第一加载电极流出。
还需要说明的是，所述测试电流IForce不宜太大也不宜太小。所述测试电流IForce如果太大，则容易造成外延层220击穿等问题，不利于获得准确的外延层220性能测试结果；所述测试电流IForce如果太小，会造成所获得测试电压过小，也不利于提高所获得外延层220电阻的精度。具体的，本实施例中，通过所述第一加载电极231所述第二加载电极232向所述外延层220施加测试电流IForce的步骤中，所述测试电流IForce在1.0E-6A到1.0E-3A范围内。
之后，执行步骤S400，在所述测试电流IForce条件下，通过所述第一感测电极241和所述第二感测电极242获得所述第一感测电极241和所述第二感测电极242之间外延层220两端的电压，作为测试电压Vsense。
在所述第一加载电极231和所述第二加载电极232之间形成稳定的测试电流IForce后，将所述第一感测电极241与第一感测端Vsense1相连，将所述第二感测电极242与所述第二感测端Vsense2相连，通过所述第一感测电极241和所述第二感测电极242测量外延层220两端的电压，从而获得测试电压Vsense。
由于所述测试电流IForce并未流经所述第一加载电极231和所述第二加载电极232，所以所述第一加载电极231和所述第二加载电极232所获得的电压为所述第一加载电极231和所述第二加载电极232之间外延层220上的压降；而且由于所述第一加载电极231和所述第二加载电极232之间外延层220位于所述第一掩膜栅结构211和所述第二掩膜栅结构212之间，所述第一加载电极231和所述第二加载电极232之间外延层220的尺寸较小，所述外延层220的形成环境更接近于芯片内半导体结构中外延层的生长环境，所述外延层220的原子结构与芯片内半导体结构中外延层的原子结构更接近。
之后，执行步骤S500，根据所述测试电流IForce和所述测试电压Vsense，获得所述第一感测电极241和所述第二感测电极242之间外延层220的电阻REpi。
具体的，根据电流、电压以及电阻之间的关系，根据所述测试电压Vsense和所述测试电流IForce的商，获得所述外延层220的电阻REpi：REpi＝Vsense/IForce。
由于所述外延层220的原子结构与芯片内半导体结构中外延层的原子结构较接近，所以所述外延层220与芯片内半导体结构中外延层性质的差异较小，所获得所述外延层220的电阻REpi与半导体结构中外延层的电阻差异较小，从而根据所述外延层220的电阻REpi的大小，获得所述半导体结构中外延层的性能。
综上，本发明技术方案中，所述外延层位于所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上；而且所述第一加载电极位于所述第一掩膜栅结构远离所述第二掩膜栅结构一侧，第二加载电极位于所述第二掩膜栅结构远离所述第一掩膜栅结构一侧；第一感测电极和第二感测电极位于所述第一掩膜栅结构和所述第二掩膜栅结构之间。所以所述第一掩膜栅结构和所述第二掩膜栅结构的设置能够有效的减小沿鳍部延伸方向所述外延层的尺寸，能够使所述外延层的尺寸接近于半导体结构中外延层的尺寸，从而提高所述外延层的性能与半导体结构中外延层的性能的一致性，从而有利于提高所述测试结构所获得外延层电阻测试的测试精度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种测试结构，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
第一掩膜栅结构，位于所述鳍部上，所述第一掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
第二掩膜栅结构，位于所述鳍部上，所述第二掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构与所述第一掩膜栅结构之间存在间隔；
外延层，位于所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上，所述外延层内具有掺杂离子；
第一加载电极和第二加载电极，平行设置于所述外延层上，用于向所述外延层施加电流；
第一感测电极和第二感测电极，平行设置于所述第一掩膜栅结构和所述第二掩膜栅结构之间的外延层上，用于获得所述第一感测电极和所述第二感测电极之间外延层两端的电压；
其中，所述第一掩膜栅结构位于所述第一感测电极和所述第一加载电极之间，所述第二掩膜栅结构位于所述第二感测电极和所述第二加载电极之间。
2.如权利要求1所述的测试结构，其特征在于，沿所述鳍部延伸方向，所述第一掩膜栅结构和所述第二掩膜栅结构之间距离140nm到3000nm范围内。
3.如权利要求1或2所述的测试结构，其特征在于，所述第一掩膜栅结构与所述第二掩膜栅结构平行设置。
4.如权利要求1所述的测试结构，其特征在于，所述鳍部的数量为多个；
所述第一掩膜栅结构位于多个鳍部上，且横跨所述多个鳍部，覆盖所述多个鳍部部分顶部和部分侧壁的表面；
所述第二掩膜栅结构位于多个鳍部上，且横跨所述多个鳍部，覆盖所述多个鳍部部分顶部和部分侧壁的表面。
5.如权利要求1所述的测试结构，其特征在于，所述测试结构还包括：
第三掩膜栅结构，位于所述第一掩膜栅结构远离所述第二掩膜栅结构一侧的鳍部上，所述第三掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
第四掩膜栅结构，位于所述第二掩膜栅结构远离所述第一掩膜栅结构一侧的鳍部上，所述第四掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
所述外延层位于所述第一掩膜栅结构、所述第二掩膜栅结构、所述第三掩膜栅结构和所述第四掩膜栅结构露出的鳍部上；
所述第一加载电极位于所述第三掩膜栅结构和所述第一掩膜栅结构之间的外延层上；
所述第二加载电极位于所述第四掩膜栅结构和所述第二掩膜栅结构之间的外延层上。
6.如权利要求5所述的测试结构，其特征在于，所述第一掩膜栅结构、所述第二掩膜栅结构、所述第三掩膜栅结构以及所述第四掩膜栅结构为金属掩膜栅结构。
7.如权利要求1所述的测试结构，其特征在于，平行衬底表面的平面内，所述鳍部延伸方向为第一方向，垂直所述鳍部延伸方向为第二方向；
所述第一加载电极为长条形，沿所述第二方向，向所述鳍部的一侧延伸；
所述第二加载电极为长条形，沿所述第二方向，向所述鳍部的另一侧延伸。
8.如权利要求1所述的测试结构，其特征在于，平行衬底表面的平面内，所述鳍部延伸方向为第一方向，垂直所述鳍部延伸方向为第二方向；
所述第一感测电极为长条形，沿所述第二方向，向所述鳍部的一侧延伸；
所述第二感测电极为长条形，沿所述第二方向，向所述鳍部的另一侧延伸。
9.一种测试结构的形成方法，其特征在于，包括：
形成衬底，所述衬底上具有鳍部；
在所述鳍部上形成第一掩膜栅结构和第二掩膜栅结构，所述第一掩膜栅结构和所述第二掩膜栅结构之间存在间隔，所述第一掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
在所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上形成外延层，所述外延层内具有掺杂离子；
在所述外延层上形成相互平行的第一加载电极和第二加载电极以及相互平行的第一感测电极和第二感测电极，所述第一感测电极和所述第二感测电极位于所述第一掩膜栅结构和所述第二掩膜栅结构之间；其中，所述第一掩膜栅结构位于所述第一感测电极和所述第一加载电极之间，所述第二掩膜栅结构位于所述第二感测电极和所述第二加载电极之间。
10.如权利要求9所述的形成方法，其特征在于，在所述鳍部上形成第一掩膜栅结构和所述第二掩膜栅结构的步骤中，沿所述鳍部延伸方向，所述第一掩膜栅结构和所述第二掩膜栅结构之间的距离在140nm到3000nm范围内。
11.如权利要求9或10所述的形成方法，其特征在于，在所述鳍部上形成第一掩膜栅结构和第二掩膜栅结构的步骤包括：在所述鳍部上形成相互平行的第一掩膜栅结构和第二掩膜栅结构。
12.如权利要求9所述的形成方法，其特征在于，形成衬底的步骤中，所述衬底上鳍部的数量为多个；
在所述鳍部上形成第一掩膜栅结构和所述第二掩膜栅结构的步骤包括：在所述多个鳍部上形成第一掩膜栅结构和第二掩膜栅结构，所述第一掩膜栅结构横跨所述多个鳍部且覆盖所述多个鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构横跨所述多个鳍部且覆盖所述多个鳍部部分顶部和部分侧壁的表面。
13.如权利要求9所述的形成方法，其特征在于，在所述鳍部上形成第一掩膜栅结构和所述第二掩膜栅结构的过程中，所述形成方法还包括：在所述鳍部上形成第三掩膜栅结构和第四掩膜栅结构，所述第三掩膜栅结构位于所述第一掩膜栅结构远离所述第二掩膜栅结构的一侧，所述第三掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第四掩膜栅结构位于所述第二掩膜栅结构远离所述第一掩膜栅结构的一侧，所述第四掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
形成外延层的步骤包括：在所述第一掩膜栅结构、所述第二掩膜栅结构、所述第三掩膜栅结构以及所述第四掩膜栅结构露出的鳍部上形成所述外延层；
形成所述第一加载电极和所述第二加载电极的步骤中，所述第一加载电极位于所述第三掩膜栅结构和所述第一掩膜栅结构之间，所述第二加载电极位于所述第四掩膜栅结构和所述第二掩膜栅结构之间。
14.如权利要求13所述的形成方法，其特征在于，形成所述第一掩膜栅结构、所述第二掩膜栅结构、所述第三掩膜栅结构和所述第四掩膜栅结构的步骤中，所述第一掩膜栅结构、所述第二掩膜栅结构、所述第三掩膜栅结构和所述第四掩膜栅结构均为伪栅结构；
形成所述外延层之后，形成所述第一加载电极、所述第二加载电极、所述第一感测电极和所述第二感测电极之前，所述形成方法还包括：
在所述伪栅结构露出的衬底上形成介质层，所述介质层露出所述伪栅结构；
去除所述伪栅结构，在所述介质层内形成栅极开口；
在所述栅极开口内形成金属掩膜栅结构。
15.如权利要求9所述的形成方法，其特征在于，平行衬底表面的平面内，所述鳍部延伸方向为第一方向，垂直所述鳍部延伸方向为第二方向；
形成所述第一加载电极和所述第二加载电极的步骤中，所述第一加载电极为长条形，沿所述第二方向，向所述鳍部的一侧延伸；所述第二加载电极为长条形，沿所述第二方向，向所述鳍部的另一侧延伸。
16.如权利要求9所述的形成方法，其特征在于，平行衬底表面的平面内，所述鳍部延伸方向为第一方向，垂直所述鳍部延伸方向为第二方向；
形成所述第一加载电极、所述第二加载电极、所述第一感测电极以及所述第二感测电极的步骤中，所述第一感测电极为长条形，沿所述第二方向，向所述鳍部的一侧延伸；所述第二感测电极为长条形，沿所述第二方向，向所述鳍部的另一侧延伸。
17.一种测试方法，其特征在于，包括：
提供如权利要求1至权利要求8任意一项权利要求所述的测试结构；
向所述第一掩膜栅结构和所述第二掩膜栅结构施加导通电压信号，使所述第一掩膜栅结构下方的沟道以及所述第二掩膜栅结构下方的沟道实现导通；
通过所述第一加载电极和所述第二加载电极向所述外延层施加测试电流；
在所述测试电流条件下，通过所述第一感测电极和所述第二感测电极获得所述第一感测电极和所述第二感测电极之间外延层两端的电压，作为测试电压；
根据所述测试电流和所述测试电压，获得所述第一感测电极和所述第二感测电极之间外延层的电阻。
18.如权利要求17所述的测试方法，其特征在于，向所述第一掩膜栅结构和所述第二掩膜栅结构施加导通电压信号的步骤中，所述导通电压信号为电源电压信号。
19.如权利要求17所述的测试方法，其特征在于，通过所述第一加载电极所述第二加载电极向所述外延层施加测试电流的步骤中，所述测试电流在1.0E-6A到1.0E-3A范围内。
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