JP6591234B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばダム部を有する配線基板を含む半導体装置に関する。
特開２００３−９２３７４号公報（特許文献１）および米国特許第６８５３０８９号明細書（特許文献２）には、配線基板上に搭載される半導体チップと、配線基板の主面に形成された電極との間に溝を形成して、接着材の流出を抑制することが記載されている。
特開２００３−９２３７４号公報 米国特許第６８５３０８９号明細書
配線基板は、半導体デバイスを含む複数の電子部品と電気的に接続され、これらの電子部品の間を電気的に接続して、回路を動作させるための配線材である。このため、配線基板上に半導体デバイスが搭載される場合、半導体デバイスが備える電極と、配線基板が備える端子とが電気的に接続される。そして、半導体デバイスの電極と配線基板の端子とを電気的に接続する接続部分を保護するためには、この接続部分を例えば樹脂などで封止することが好ましい。
ところで、配線基板のデバイス搭載面において、半導体デバイスは半導体装置の様々な仕様に対応して、様々な位置に搭載される。したがって、半導体装置の仕様によっては、配線基板のデバイス搭載面の周縁端の近くに半導体デバイスが搭載される場合も考えられる。
ところが、デバイス搭載面の周縁端の近くに半導体デバイスが搭載されている場合、上記した接続部分を封止する樹脂が、デバイス搭載面の周縁端まで、あるいはデバイス搭載面の周縁端を超えて広がってしまう場合がある。
そこで、配線基板のデバイス搭載領域の近傍に樹脂の流れを止めるダム部（例えば壁や溝）を設けておくことが好ましい。これにより、このデバイス搭載領域（または樹脂配置領域）に配置された樹脂の一部がデバイス搭載領域の外側にはみ出たとしても、このはみ出た樹脂がデバイス搭載面の周縁端まで流出するのを食い止めることができる。
しかしながら、上記のように、半導体デバイスのレイアウトや、半導体装置の仕様は様々である。そのため、上記のダム部を配線基板に設ける際、これらの点にも配慮することが好ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板の第１面上に搭載される半導体デバイスを含んでいる。上記第１面において、上記半導体デバイスと上記第１面が有する第１辺との間隔は、上記半導体デバイスと上記第１面が有する第２辺との間隔よりも小さい。また、上記第１面において、上記半導体デバイスと上記第１辺との間には、ダム部が形成されている。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置が有する回路の構成例を示す説明図である。 図１に示す半導体装置のデバイス搭載面側の平面図である。 図２に示す半導体装置のＡ−Ａ線に沿った断面図である。 図２に示す半導体装置の下面側の構造を示す平面図である。 図２に示すロジックデバイスの表面側の平面図である。 図２に示すメモリデバイスの表面側の平面図である。 図６のＡ−Ａ線に沿った断面図である。 図２に示す配線基板のデバイス搭載面のうち、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイスの周辺を強調して示す平面図である。 図８のＡ−Ａ線の拡大断面図である。 図２に示す配線基板のデバイス搭載面のうち、配線基板の角部に配置されるメモリデバイスの周辺を強調して示す平面図である。 ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびロジックデバイスの周辺を強調して示す平面図である。 ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびそのメモリデバイスの隣に配置されるメモリデバイスの周辺を強調して示す平面図である。 図１〜図１２を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１３に示す配線基板準備工程で準備する配線基板のデバイス搭載面側を示す平面図である。 図１３に示す接続部封止工程で、半導体デバイスと配線基板の間に樹脂を配置して半導体デバイスの電極と配線基板の端子の接続部分を封止した状態を示す拡大断面図である。 図１３に対する変形例である半導体装置の製造工程の概要を示す説明図である。 図１６に示す封止材配置工程において、デバイス搭載領域に樹脂材料を配置した状態を示す平面図である。 図１６に示すデバイス搭載工程において、半導体デバイスを裏面側から押圧して配線基板上に搭載している状態を示す拡大断面図である。 図９に対する変形例である半導体装置の拡大断面図である。 図２に対する変形例である半導体装置の平面図である。 図２に対する変形例である半導体装置の上面図である。 図２１のＡ−Ａ線に沿った断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本願では、例えばシリコン（Ｓｉ）などから成る半導体基板に集積回路を形成した後、複数の個片に分割することで得られる半導体装置を、半導体チップと呼ぶ。また、上記半導体チップ、上記半導体チップが搭載された基材（例えば、配線基板やリードフレーム）、および上記半導体チップと電気的に接続された複数の外部端子を有する半導体装置を、半導体パッケージと呼ぶ。また、半導体チップおよび半導体パッケージの事を、半導体デバイスまたは半導体装置と呼ぶ場合がある。半導体デバイスまたは半導体装置は、半導体チップおよび半導体パッケージの総称である。また、半導体デバイスまたは半導体装置には、複数の半導体デバイスが配線基板などの基材に搭載されたものも含まれる。例えば、以下の実施の形態では、複数の半導体デバイスが配線基板に搭載されたものを半導体装置と呼ぶ。したがって、以下の実施の形態において、半導体デバイスとは、半導体チップまたは半導体パッケージであることを意味する。
＜半導体装置の回路構成例＞
まず、半導体装置ＰＫＧ１の回路構成例を説明した後、半導体装置ＰＫＧ１の構造について説明する。図１は、本実施の形態の半導体装置が有する回路の構成例を示す説明図である。
なお、図１では、ロジックデバイスＬＣが有する複数の回路のうちメモリデバイスＭＣが備えるメモリ回路ＲＡＭの動作を制御する制御回路ＣＴＬ、および例えば画像表示システムなどの演算処理を行う、演算処理回路ＰＲＣを代表例として図示している。また、図１では、メモリデバイスＭＣが有する複数の回路のうち、データ信号の入出力動作を行う、入出力回路ＣＡＣと、データ信号を記憶するメモリ回路ＲＡＭとを代表的に示している。また、図１では、見易さのため、多数の配線経路（信号伝送経路や電力供給経路）のうちの一部を代表的に示している。
図１に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板１０と、配線基板１０の上面１０ｔに搭載される複数の半導体デバイスを有する。図１に示す例では、複数の半導体デバイスは、記憶回路（メモリ回路）が形成された２個のメモリデバイスＭＣ（メモリデバイスＭ１、Ｍ２）と、４個のメモリデバイスＭＣのそれぞれの動作を制御する制御回路を備えたロジックデバイスＬＣと、で構成される。なお、複数の半導体デバイスの数は、上記には、限定されず、種々の変形例が適用できる。特に、メモリデバイスＭＣの数は、半導体装置ＰＫＧ１に設けられたシステムに応じて必要な記憶容量が異なる。記憶容量の値は、メモリデバイスＭＣの数に比例して大きくなるので、例えば、メモリデバイスＭＣの数は、１個でも複数でも良い。また、上面１０ｔ上に複数のロジックデバイスＬＣを搭載しても良い。また、ロジックデバイスＬＣおよびメモリデバイスＭＣ以外の機能を備える半導体デバイスを搭載しても良い。さらに、メモリデバイスＭＣまたはロジックデバイスＬＣのうちのどちらかの半導体デバイスを１個搭載しても良い。
図１に示す複数のメモリデバイスＭＣのそれぞれは、ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる記憶回路（以下、メモリ回路ＲＡＭと記載する）と、メモリ回路ＲＡＭに対するデータ信号の入出力動作を行う、入出力回路ＣＡＣを備える。また、複数のメモリデバイスＭＣのそれぞれと電気的に接続されるロジックデバイスＬＣには、メモリデバイスＭＣのメモリ回路ＲＡＭの動作を制御する制御回路ＣＴＬ、およびデータ信号に対して演算処理を行う演算処理回路ＰＲＣを備える。
また、複数のメモリデバイスＭＣのそれぞれには、ロジックデバイスＬＣとの間で、電気信号を伝送する複数の信号伝送経路ＳＧＰ１が接続されている。複数の信号伝送経路ＳＧＰ１には、例えば、データ信号を伝送するデータ信号伝送経路、動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および入出力動作（読み出し動作と書き込み動作を含む）を制御する制御信号を伝送する制御信号伝送経路が含まれる。複数の信号伝送経路ＳＧＰ１のそれぞれは、ロジックデバイスＬＣと接続される。
また、複数のメモリデバイスＭＣのそれぞれには、入出力回路ＣＡＣや、メモリ回路ＲＡＭを駆動するための電力を供給する電力供給経路ＰＷＲ１が接続されている。電力供給経路ＰＷＲ１には、電源電位を供給する経路および基準電位を供給する経路が含まれる。なお、入出力回路ＣＡＣとメモリ回路ＲＡＭとの駆動電圧が異なる場合には、複数種類の異なる電源電位を供給する電力供給経路ＰＷＲ１を複数のメモリデバイスＭＣのそれぞれに接続しても良い。
また、ロジックデバイスＬＣには、複数のメモリデバイスＭＣのそれぞれとの間で、電気信号を伝送する複数の信号伝送経路ＳＧＰ１が接続されている。複数の信号伝送経路ＳＧＰ１には、メモリデバイスＭＣとの間で、データ信号を伝送するデータ信号伝送経路、動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および入出力動作を制御する制御信号を伝送する制御信号伝送経路が含まれる。
また、ロジックデバイスＬＣには、半導体装置ＰＫＧ１の外部機器との間で、電気信号を伝送する複数の信号伝送経路ＳＧＰ２が接続されている。信号伝送経路ＳＧＰ２には、例えば、外部機器との間でデータ信号を伝送するデータ信号伝送経路、動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および外部機器またはロジックデバイスＬＣが備える回路の動作を制御する制御信号を伝送する制御信号伝送経路が含まれる。
また、ロジックデバイスＬＣには、演算処理回路ＰＲＣや制御回路ＣＴＬを駆動するための電力を供給する電力供給経路ＰＷＲ２が接続されている。また、ロジックデバイスＬＣには、メモリデバイスＭＣの入出力動作を制御する回路を駆動するための電力を供給する電力供給経路ＰＷＲ１が接続されている。電力供給経路ＰＷＲ１および電力供給経路ＰＷＲ２には、電源電位を供給する経路および基準電位を供給する経路が含まれる。なお、ロジックデバイスＬＣは複数の回路を備えている。ロジックデバイスＬＣが備える複数の回路のそれぞれが要求する電圧が互いに異なる場合、複数種類の異なる電源電位を供給する電力供給経路ＰＷＲ１、ＰＷＲ２をロジックデバイスＬＣに接続しても良い。
上記のように、ロジックデバイスＬＣには、メモリデバイスＭＣと接続される信号伝送経路ＳＧＰ１の他、外部機器と接続される信号伝送経路ＳＧＰ２も接続される。このため、後述するように、ロジックデバイスＬＣの周辺には、メモリデバイスＭＣの周囲と比較して数多くの配線が密集して形成されることになる。
＜半導体装置の構造＞
次に、図１に示す半導体装置ＰＫＧ１の構造について説明する。図２は、図１に示す半導体装置のデバイス搭載面側の平面図である。図３は、図２に示す半導体装置のＡ−Ａ線に沿った断面図である。また、図４は、図２に示す半導体装置の下面側の構造を示す平面図である。また、図５は、図２に示すロジックデバイスの表面側の平面図である。また、図６は、図２に示すメモリデバイスの表面側の平面図である。また、図７は、図６のＡ−Ａ線に沿った断面図である。
なお、図２は平面図であるが、配線基板１０の周縁部に設けられたダム部ＤＭの位置を判り易くするため、ダム部ＤＭに模様を付して示している。以下の平面図においても、ダム部ＤＭには同様の模様を付して示す。また、図３は断面図であるが、図の見易さのため、絶縁層１３、絶縁膜１７ｔ、絶縁膜１７ｂおよび樹脂ＵＦに対するハッチングを省略している。また、図３および図７では、見易さのため、電極の数を減らして示している。このため、図５および図６に示す半導体デバイスの電極の数と、図３や図７に示す半導体デバイスの電極の数は異なっている。ただし、半導体デバイスは、図３、図５、図６、あるいは図７に示す例には限定されず、種々の変形例がある。
図３に示すように、配線基板１０は、ロジックデバイスＬＣおよびメモリデバイスＭＣが搭載された上面（面、主面、デバイス搭載面）１０ｔ、上面１０ｔとは反対側の下面（面、主面、実装面）１０ｂ、および上面１０ｔと下面１０ｂの間に配置された複数の側面１０ｓを有し、図２に示すように平面視において四角形の外形形状を成す。図２に示す例では、配線基板１０の平面サイズ（平面視における寸法、上面１０ｔおよび下面１０ｂの寸法、外形サイズ）は、例えば一辺の長さが３０ｍｍ〜１００ｍｍ程度であって、四角形の平面形状を成す。
図２に示すように、平面視において、配線基板１０の上面１０ｔ（および図３に示す下面１０ｂ）は、基板辺１０ｓ１、および基板辺１０ｓ１の反対側に位置する基板辺１０ｓ２を備えている。また、配線基板１０の上面１０ｔ（および図３に示す下面１０ｂ）は、基板辺１０ｓ１および基板辺１０ｓ２のそれぞれと交差する基板辺１０ｓ３、および基板辺１０ｓ３の反対側に位置し、かつ、基板辺１０ｓ１および基板辺１０ｓ２のそれぞれと交差する基板辺１０ｓ４を有する。
図２に示す例では、基板辺１０ｓ１および基板辺１０ｓ２は、それぞれＹ方向に沿って延びる。また、基板辺１０ｓ３および基板辺１０ｓ４は、それぞれＹ方向と直交するＸ方向に沿って延びる。
配線基板１０は、上面１０ｔ側に搭載されたロジックデバイスＬＣを含む複数の半導体デバイスと図示しないマザーボード（実装基板）とを、電気的に接続するためのインタポーザ（中継基板）である。また、配線基板１０は、上面１０ｔ側に搭載されたロジックデバイスＬＣと、複数のメモリデバイスＭＣと、を電気的に接続する伝送経路の一部を構成する。
また、図３に示すように、配線基板１０は、デバイス搭載面である上面１０ｔ側と実装面である下面１０ｂ側を電気的に接続する複数の配線層を有する。図３に示す例では、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、および配線層ＷＬ６から成る６層の配線層を備えている。各配線層は、電気信号や電力を供給する経路である配線１２ＷＬなどの導体パターンを有し、絶縁層１３により覆われている。
また、配線基板１０は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなるコア層（コア材、コア絶縁層）１３ｃの上面および下面に、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、コア層１３ｃの最上面側の配線層ＷＬ３と最下面側の配線層ＷＬ４とは、コア層１３ｃの上面と下面のうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線１２ＴＷを介して電気的に接続されている。
図３に示すように、配線基板１０の上面１０ｔには、ロジックデバイスＬＣまたはメモリデバイスＭＣと電気的に接続される複数のボンディングパッド（ボンディングリード、半導体デバイス接続用端子）１４が形成されている。また、配線基板１０の下面１０ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数の端子（ランド、外部接続端子）１５が形成されている。複数のボンディングパッド１４と複数の端子１５は、配線基板１０に形成された配線１２ＷＬ、ビア配線１２ＶＷ、およびスルーホール配線１２ＴＷを介して、それぞれ電気的に接続されている。
また、複数の配線層のうち、最も上面１０ｔ側に配置される配線層ＷＬ１の大部分は、絶縁膜１７ｔに覆われる。また、複数の配線層のうち、最も下面１０ｂ側に配置される配線層ＷＬ６の大部分は、絶縁膜１７ｂに覆われる。
なお、図３に示す例では、配線基板１０はコア材であるコア層１３ｃの上面側および下面側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図３に対する変形例としては、プリプレグ材などの硬い材料からなるコア層１３ｃを有さず、絶縁層１３と配線１２ＷＬなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線１２ＴＷは形成せず、各配線層は、ビア配線１２ＶＷを介して電気的に接続される。また、図３では、６層の配線層を有する配線基板１０を例示的に示しているが、変形例としては、例えば、７層以上、あるいは５層以下の配線層を有する配線基板を用いても良い。
また、図３に示す複数の端子１５は、配線基板１０が有する複数の配線層のうち、最下層（図３に示す例では第６層目の配線層ＷＬ６）に形成された導体パターンである。詳しくは、最下層に形成された導体パターンは、配線基板１０の下面１０ｂを覆うように形成された絶縁膜１７ｂにより覆われる。また、絶縁膜１７ｂには複数の開口部が形成され、複数の開口部のそれぞれにおいて、最下層の配線層ＷＬ６に形成された導体パターンの一部が露出する。この絶縁膜１７ｂから露出した部分が、半導体装置ＰＫＧ１の外部端子として機能する。
また、図３に示す例では、複数の端子１５のそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢ１が接続されている。半田ボールＳＢ１は、半導体装置ＰＫＧ１を図示しない実装基板に実装する際に、実装基板側の複数の端子と複数の端子１５を電気的に接続する、導電性部材である。半田ボールＳＢ１は、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図４に示すように複数の端子１５は、配線基板１０の下面１０ｂの外周に沿って複数列で（規則的に）配列されている。また、複数の端子１５に接合される複数の半田ボールＳＢ１（図３参照）も配線基板１０の下面１０ｂの外周に沿って複数列で（規則的に）配列されている。言い換えれば、配線基板１０の下面１０ｂ側に配置された複数の端子１５、および複数の端子１５に接続された複数の半田ボールＳＢ１は、マトリクス状に配列されている。このように、配線基板１０の実装面側に、複数の外部端子（半田ボールＳＢ１、端子１５）が複数列で配列されている半導体装置は、エリアアレイ型の半導体装置と呼ばれる。エリアアレイ型の半導体装置は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、図２に示すように、半導体装置ＰＫＧ１は、配線基板１０上に搭載されるロジックデバイスＬＣおよび複数のメモリデバイスＭＣを有している。ロジックデバイスＬＣおよび複数のメモリデバイスＭＣは、配線基板１０上に並べて搭載されている。言い換えれば、ロジックデバイスＬＣと複数のメモリデバイスＭＣとは、積層されず、平面視において、互いに重なる部分がない。
なお、本実施の形態の例では、ロジックデバイスＬＣは、半導体チップである。また、メモリデバイスＭＣは、図７に示すように、メモリ回路ＲＡＭ（図１参照）を有する半導体チップ（メモリチップ）２２が配線基板（パッケージ基板）２２ＷＳに搭載され、配線基板２２ＷＳに設けられた電極２２Ｐと電気的に接続された半導体パッケージである。ただし、図３に示す配線基板１０に搭載される半導体デバイスは、半導体チップおよび半導体パッケージのどちらでも良い。例えばロジックデバイスＬＣが半導体パッケージであっても良い。また、複数のメモリデバイスＭＣのそれぞれが半導体チップであっても良い。
また、以下の説明において、半導体デバイスの面（側面を除く）について説明する時には、各半導体デバイスの複数の電極が配置されている面を表面（または上面）、表面の反対側の面を裏面として説明する。例えば、図５に示す本実施の形態のロジックデバイスＬＣは、半導体チップ（ロジックチップ）の複数の電極２１Ｐが配置されている面が表面ＬＣｔである。また例えば、図６に示すメモリデバイスＭＣは、配線基板２２ＷＳに設けられた複数の端子である電極２２Ｐが配置されている面が表面ＭＣｔである。したがって、メモリデバイスＭＣは、表面ＭＣｔと裏面ＭＣｂ（図３参照）との間に、半導体チップ（メモリチップ）が内蔵されている。そして、メモリデバイスＭＣに内蔵される半導体チップの電極は、メモリデバイスＭＣの表面ＭＣｔに配置された複数の電極２２Ｐと電気的に接続されている。
また、ロジックデバイスＬＣは、平面視において配線基板１０よりも平面積が小さい四角形の平面状を成す。詳しくは、平面視において、ロジックデバイスＬＣは、デバイス辺２１ｓ１、デバイス辺２１ｓ１の反対側に位置するデバイス辺２１ｓ２、デバイス辺２１ｓ１およびデバイス辺２１ｓ２のそれぞれと交差するデバイス辺２１ｓ３、およびデバイス辺２１ｓ３の反対側に位置するデバイス辺２１ｓ４を有する。
図２に示す例では、ロジックデバイスＬＣは、デバイス辺２１ｓ１と基板辺１０ｓ１とが、対向した状態で配線基板１０上に搭載される。詳しくは、ロジックデバイスＬＣは、デバイス辺２１ｓ１と基板辺１０ｓ１、デバイス辺２１ｓ２と基板辺１０ｓ２、デバイス辺２１ｓ３と基板辺１０ｓ３、およびデバイス辺２１ｓ４と基板辺１０ｓ４、がそれぞれ互いに対向した状態で、配線基板１０上に搭載される。なお、上記した「対向した状態」には、各辺の間に他の半導体デバイスが配置されている場合も含む。
また、複数のメモリデバイスＭＣのそれぞれは、平面視において配線基板１０よりも平面積が小さい四角形の外形形状を成す。図２に示す例では、複数のメモリデバイスＭＣのそれぞれは長方形を成す。詳しくは、図２に示すように、平面視において、メモリデバイスＭＣは、デバイス辺２２ｓ１、デバイス辺２２ｓ１の反対側に位置するデバイス辺２２ｓ２、デバイス辺２２ｓ１およびデバイス辺２２ｓ２のそれぞれと交差するデバイス辺２２ｓ３、およびデバイス辺２２ｓ３の反対側に位置するデバイス辺２２ｓ４を有する。また、図２および図６に示す例では、デバイス辺２２ｓ１とデバイス辺２２ｓ２とが、それぞれ長辺であり、デバイス辺２２ｓ３とデバイス辺２２ｓ４とが、それぞれ短辺である。
また、図２に示す例では、複数のメモリデバイスＭＣのそれぞれの面積は、ロジックデバイスＬＣの面積よりも大きい。メモリデバイスＭＣの記憶容量は、メモリ回路ＲＡＭ（図１参照）の形成領域の面積に比例して大きくなる。このため、複数のメモリデバイスＭＣのそれぞれの面積は、ロジックデバイスＬＣの面積よりも大きくすることで、メモリデバイスＭＣの記憶容量を増大させることができる。
図２に示す例では、複数のメモリデバイスＭＣのそれぞれは、デバイス辺２２ｓ１と基板辺１０ｓ１、デバイス辺２２ｓ２と基板辺１０ｓ２、デバイス辺２２ｓ３と基板辺１０ｓ３、およびデバイス辺２２ｓ４と基板辺１０ｓ４、がそれぞれ互いに対向した状態で、配線基板１０上に搭載される。なお、上記した「対向した状態」には、各辺の間に他の半導体デバイスが配置されている場合も含む。
また、複数のメモリデバイスＭＣのうち、メモリデバイスＭ１は、ロジックデバイスＬＣのデバイス辺２１ｓ１と配線基板１０の基板辺１０ｓ１との間に搭載されている。また、複数のメモリデバイスＭＣのうち、メモリデバイスＭ２、メモリデバイスＭ３、およびメモリデバイスＭ４のそれぞれは、メモリデバイスＭ１のデバイス辺２２ｓ３を延長した仮想線と配線基板１０の基板辺１０ｓ３との間に、互いに隣り合った状態で並んで配置されている。詳しくは、複数のメモリデバイスＭＣのうち、メモリデバイスＭ２は、メモリデバイスＭ１のデバイス辺２２ｓ３と配線基板１０の基板辺１０ｓ３との間に搭載されている。また、複数のメモリデバイスＭＣのうち、メモリデバイスＭ３は、メモリデバイスＭ２のデバイス辺２２ｓ２と配線基板１０の基板辺１０ｓ２との間に搭載されている。また、複数のメモリデバイスＭＣのうち、メモリデバイスＭ４は、メモリデバイスＭ３のデバイス辺２２ｓ２と配線基板１０の基板辺１０ｓ２との間に搭載されている。
図２に示すように、ロジックデバイスＬＣが有する四辺のうち、デバイス辺２１ｓ１と対向する位置、およびデバイス辺２１ｓ３と対向する位置に、複数のメモリデバイスＭＣを集約して配置することで、メモリデバイスＭＣとロジックデバイスＬＣとを電気的に接続する配線の配置スペースを広く確保することができる。
なお、図２に示す例では、複数の半導体デバイスの各デバイス辺は、配線基板１０の各基板辺に対してほぼ平行になるように配置されている。しかし、半導体デバイスのレイアウトには種々の変形例があり、例えば、半導体デバイスのデバイス辺の延在方向と配線基板１０の基板辺とが交差しても良い。
また、図３に示すように、ロジックデバイスＬＣは、表面（主面、上面）ＬＣｔ、および表面ＬＣｔとは反対側の裏面（主面、下面）ＬＣｂを有する。
ロジックデバイスＬＣの表面ＬＣｔ側には、複数の電極（チップ端子、ボンディングパッド）２１Ｐが形成されている。複数の電極２１Ｐは、ロジックデバイスＬＣの表面ＬＣｔにおいてロジックデバイスＬＣの表面ＬＣｔに形成された絶縁膜から露出している。本実施の形態では、図５に示すように、複数の電極２１Ｐは、ロジックデバイスＬＣの表面ＬＣｔに、表面ＬＣｔの外周に沿って複数列で（アレイ状に）に配列されている。ロジックデバイスＬＣの電極である複数の電極２１Ｐを複数列でアレイ状に配列することで、ロジックデバイスＬＣの表面ＬＣｔを電極の配置スペースとして有効活用することができるので、ロジックデバイスＬＣの電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極２１Ｐが表面ＬＣｔの周縁部（周縁端に近い領域）に形成されるタイプの半導体デバイスに適用することもできる。
また、図示は省略するが、ロジックデバイスＬＣの主面（詳しくは、ロジックデバイスＬＣの基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極２１Ｐは、ロジックデバイスＬＣの内部（詳しくは、表面ＬＣｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
ロジックデバイスＬＣ（詳しくは、ロジックデバイスＬＣの基材）は、例えばシリコン（Ｓｉ）から成る。また、表面ＬＣｔには、ロジックデバイスＬＣの基材および配線を覆う絶縁膜が形成されており、複数の電極２１Ｐのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極２１Ｐは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）から成る。なお、電極２１Ｐを構成する材料は、アルミニウム（Ａｌ）に限らず、銅（Ｃｕ）であっても良い。
また、図３に示す例では、ロジックデバイスＬＣは、電極配置面である表面ＬＣｔと配線基板１０の上面１０ｔとが対向した状態で、配線基板１０上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。なお、図示は省略するが、電極配置面である表面ＬＣｔの反対側の裏面ＬＣｂと配線基板１０の上面１０ｔとが対向した状態で、配線基板１０上に搭載されている場合、複数の電極と配線基板１０の端子とはワイヤを介して接続される。このような接続方式は、ワイヤ接続方式と呼ぶ。
フリップチップ接続方式は、上記したワイヤ接続方式とは異なり、図３に示すように複数の電極２１Ｐと配線基板１０の複数のボンディングパッド１４とは、複数の突起電極（バンプ電極）ＳＢ２を介してそれぞれ電気的に接続されている。突起電極ＳＢ２は、ロジックデバイスＬＣの表面ＬＣｔ上に突出するように形成された金属部材（導電性部材）である。突起電極ＳＢ２は、本実施の形態では、電極２１Ｐ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極２１Ｐとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。
また、半田バンプを構成する半田材としては、上記した半田ボールＳＢ１と同様に、鉛入りの半田材や鉛フリー半田を用いることができる。ロジックデバイスＬＣを配線基板１０に搭載する際には、複数の電極２１Ｐおよび複数のボンディングパッド１４の双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極ＳＢ２が形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極ＳＢ２として用いても良い。
また、図３に示すように、メモリデバイスＭＣのそれぞれは、表面（主面、上面）ＭＣｔ、および表面ＭＣｔとは反対側の裏面（主面、下面）ＭＣｂを有する。
メモリデバイスＭＣの表面ＭＣｔには、複数の電極（チップ端子、ボンディングパッド）２２Ｐが配置されている。複数の電極２２Ｐは、メモリデバイスＭＣの表面ＭＣｔにおいてメモリデバイスＭＣの表面ＭＣｔを保護する保護膜から露出している。本実施の形態では、図６に示すように、複数の電極２２Ｐは、メモリデバイスＭＣの表面ＭＣｔに、表面ＭＣｔの外周に沿って複数列で（アレイ状に）に配列されている。
また、図３に示す例では、メモリデバイスＭＣは、電極配置面である表面ＭＣｔが配線基板１０の上面１０ｔと対向した状態で、配線基板１０上に搭載されている。すなわち、ロジックデバイスＬＣの場合と同様に、メモリデバイスＭＣが備える複数の電極２２Ｐは、フリップチップ接続方式で配線基板１０のボンディングパッド１４とそれぞれ接続されている。
なお、本実施の形態のメモリデバイスＭＣは、図７に示すように、半導体チップ２２が配線基板（パッケージ基板）２２ＷＳに搭載された半導体パッケージである。詳しくは、半導体チップ２２は、複数の電極（パッド）ＰＤを有し、複数の電極ＰＤは、複数のワイヤ（導電性部材）ＢＷおよび配線基板２２ＷＳの複数の配線２２ＷＬを介して、配線基板２２ＷＳの表面ＭＣｔに形成された複数の電極２２Ｐとそれぞれ電気的に接続されている。また、半導体チップ２２および複数のワイヤＢＷは、配線基板２２ＷＳの一方の面に形成された封止体（樹脂、封止材）ＭＲにより封止されている。封止体ＭＲは、配線基板２２ＷＳの表面ＭＣｔの反対側に位置する面に形成されている。
なお、図７に示すメモリデバイスＭＣは一例であって、種々の変形例がある。例えば、図７に示す例では、半導体チップ２２と配線基板２２ＷＳは、ワイヤ接続方式で接続されているが、図３に示すロジックデバイスＬＣと同様に、フリップチップ接続方式で接続されていても良い。また例えば、図７に示す例では、メモリデバイスＭＣには、メモリ回路ＲＡＭ（図１参照）を備える１個の半導体チップ２２が内蔵されている。しかし、変形例として、複数の半導体チップ２２が積層されて、メモリデバイスが形成されていても良い。さらに、メモリデバイスＭＣは、上記したロジックデバイスＬＣと同様に、半導体チップであっても良い。
また、図３に示すように、複数の電極２２Ｐにはそれぞれ突起電極ＳＢ２が接続され、メモリデバイスＭＣの複数の電極２２Ｐと、配線基板１０の複数のボンディングパッド１４とは、複数の突起電極ＳＢ２を介して、それぞれ電気的に接続されている。突起電極ＳＢ２、および突起電極ＳＢ２と電極２２Ｐとの間に配置される下地金属膜は、上記した通りなので重複する説明は省略する。
また、ロジックデバイスＬＣと配線基板１０の間、およびメモリデバイスＭＣと配線基板１０の間には、樹脂（アンダフィル樹脂、絶縁性樹脂）ＵＦがそれぞれ配置されている。樹脂ＵＦは、ロジックデバイスＬＣの表面ＬＣｔと配線基板１０の上面１０ｔの間の隙間、およびメモリデバイスＭＣの表面ＭＣｔと配線基板１０の上面１０ｔの間の隙間を塞ぐように配置される。
また、樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体デバイス（ロジックデバイスＬＣおよびメモリデバイスＭＣ）と配線基板１０の電気的接続部分（複数の突起電極ＳＢ２の接合部）を封止するように配置される。このように、複数の突起電極ＳＢ２と複数のボンディングパッド１４との接合部を樹脂ＵＦで覆うことで、半導体デバイスと配線基板１０の電気的接続部分に生じる応力を緩和させることができる。また、ロジックデバイスＬＣの複数の電極２１Ｐと複数の突起電極ＳＢ２との接合部に生じる応力についても緩和させることができる。さらには、ロジックデバイスＬＣの半導体素子（回路素子）が形成された主面を保護することもできる。樹脂ＵＦの詳細については後述する。
＜部品搭載レイアウトの詳細＞
次に、図２に示す配線基板１０の上面１０ｔにおける複数の半導体デバイスのレイアウトの詳細について説明する。図２に示すように、本実施の形態の配線基板１０の上面１０ｔに搭載される複数の半導体デバイスのうち、ロジックデバイスＬＣは、他の半導体デバイス（メモリデバイスＭＣ）との間隔（離間距離）、および配線基板１０の上面１０ｔの周縁端との間隔（離間距離）が大きい。
例えば、図２に示す例では、ロジックデバイスＬＣとメモリデバイスＭ１との間隔（離間距離）ＳＰＬ１、およびロジックデバイスＬＣとメモリデバイスＭ３との間隔ＳＰＬ３のそれぞれは、互いに隣り合った状態で配置されるメモリデバイスＭ１とメモリデバイスＭ２との間隔ＳＰＭＭ１より大きい。
また、ロジックデバイスＬＣと配線基板１０の基板辺１０ｓ２との間隔（離間距離）ＳＰＬｓ２、およびロジックデバイスＬＣと配線基板１０の基板辺１０ｓ４との間隔ＳＰＬｓ４のそれぞれは、メモリデバイスＭ１とメモリデバイスＭ２との間隔ＳＰＭＭ１より大きい。
言い換えれば、ロジックデバイスＬＣは、配線基板１０の上面１０ｔの中心に付近に搭載され、他の複数のメモリデバイスＭＣは、ロジックデバイスＬＣとの間隔が大きくなるように、上面１０ｔの周縁部（周縁端の近傍の領域）に搭載されている。
上記したように、ロジックデバイスＬＣには、メモリデバイスＭＣと接続される信号伝送経路ＳＧＰ１（図１参照）の他、外部機器と接続される信号伝送経路ＳＧＰ２（図１参照）も接続される。このため、ロジックデバイスＬＣの周辺には、メモリデバイスＭＣの周囲と比較して数多くの配線が密集して形成されることになる。また、ロジックデバイスＬＣはメモリデバイスＭＣと比較して消費電力が大きい。このため、消費電力の増大による瞬間的な電圧降下を回避するため、ロジックデバイスＬＣに電力を供給する経路の断面積を大きくすることが好ましい。このため、ロジックデバイスＬＣの周辺には、幅が太い電力供給用の配線が配置されることがある。
このように、ロジックデバイスＬＣの周囲の配線密度が高い場合、ロジックデバイスＬＣと他のデバイスとの間隔を大きくすることが好ましい。また、配線の引き回しスペースを確保する観点から、ロジックデバイスＬＣと配線基板１０の上面１０ｔの周縁端との間隔を大きくすることが好ましい。
一方、メモリデバイスＭＣの場合も、上面１０ｔの中央付近に搭載できれば良いが、ロジックデバイスＬＣと比較すると、中央付近に搭載する優先度は低い。また、上面１０ｔの面積を大きくすると、半導体装置のパッケージサイズが大きくなってしまう。このため、複数のメモリデバイスＭＣのそれぞれは、配線基板１０の上面１０ｔの周縁部に搭載されている。
ところが、上面１０ｔの周縁端の近くにメモリデバイスＭＣが搭載されている場合、図２に示す樹脂ＵＦが上面１０ｔの周縁端まで、あるいは上面１０ｔの周縁端を超えて広がってしまう場合がある。
そこで、本願発明者は、メモリデバイスＭＣと周縁端との間に樹脂ＵＦの広がりを抑制するダム部ＤＭを設け、樹脂ＵＦが上面１０ｔの周縁端まで広がることを抑制する技術について検討した。
＜ダム部の詳細＞
図８は、図２に示す配線基板のデバイス搭載面のうち、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイスの周辺を強調して示す平面図である。図９は、図８のＡ−Ａ線の拡大断面図である。
なお、図２に示すダム部ＤＭの構成のうち、特徴的な部分を判り易く示すため、図８および図９では、基板辺１０ｓ１と基板辺１０ｓ２との間隔を図２よりも小さくして示している。また、図８では上記に加え、基板辺１０ｓ３と基板辺１０ｓ４との間隔を図２よりも小さくして示している。また、同様の理由から、図８では、図２に示すロジックデバイスＬＣ、メモリデバイスＭ２、Ｍ３、およびメモリデバイスＭ４は図示を省略している。
また、図２に示すメモリデバイスＭ１の近傍に形成されたダム部ＤＭと、他のメモリデバイスＭ２、Ｍ３およびメモリデバイスＭ４の近傍に形成されたダム部ＤＭとを区別するため、図８では、メモリデバイスＭ１の近傍に形成されたダム部ＤＭを特にダム部ＤＭ１として示している。ただし、本実施の形態では、ダム部ＤＭの構造は同様なので、ダム部ＤＭ１と他のダム部ＤＭを区別する必要がある場合のみダム部ＤＭとして説明し、特に区別の必要がない場合には、ダム部ＤＭとして説明する。
図８に示すように、本実施の形態の半導体装置ＰＫＧ１は、上面１０ｔ、上面１０ｔに形成された絶縁膜１７ｔ、および絶縁膜１７ｔに形成されたダム部ＤＭを有する配線基板１０を備えている。また、半導体装置ＰＫＧ１は、配線基板１０の上面１０ｔ上に搭載されたメモリデバイス（半導体デバイス）Ｍ１を備えている。また、半導体装置ＰＫＧ１は、絶縁膜１７ｔとメモリデバイスＭ１との間に位置する樹脂ＵＦを備えている。上面１０ｔは、基板辺１０ｓ１と、基板辺１０ｓ１の反対側に位置する基板辺１０ｓ２と、を有している。また、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は、メモリデバイスＭ１と基板辺１０ｓ２との間隔ＳＰ２より小さい。そして、ダム部ＤＭは、メモリデバイスＭ１と基板辺１０ｓ１との間に形成され、かつ、メモリデバイスＭ１と基板辺１０ｓ２との間には形成されていない。
すなわち、図８に示すダム部ＤＭは、半導体デバイスから周縁端までの間隔ＳＰ１が小さい領域に配置され、かつ、半導体デバイスから周縁端までの間隔ＳＰ２が大きい領域には配置されていない。
後述する半導体装置ＰＫＧ１の製造工程において、液状、あるいはペースト状の樹脂ＵＦ（図９参照）をメモリデバイスＭ１（図９参照）と配線基板１０（図９参照）との間に供給すると、メモリデバイスＭ１と配線基板１０の間の隙間から溢れた樹脂ＵＦが、メモリデバイスＭ１の周囲に広がる。この時、上記したように、半導体デバイスから周縁端までの間隔ＳＰ１が小さい領域では、広がった樹脂ＵＦが上面１０ｔの周縁端まで到達し、配線基板１０の側面にまで付着する場合がある。
図８および図９に示すダム部ＤＭは、樹脂ＵＦの広がりを抑制し、堰き止める機能を備える部材である。図９に示す例では、ダム部ＤＭは、絶縁膜１７ｔ上に突出するように形成した壁（凸部）である。本実施の形態では、図９に示すように、間隔ＳＰ１が小さいメモリデバイスＭ１と配線基板１０の基板辺１０ｓ１との間にダム部ＤＭが形成されているので、樹脂ＵＦはダム部ＤＭに堰き止められる。この結果、樹脂ＵＦが上面１０ｔの基板辺１０ｓ１まで広がって、配線基板１０の側面に付着することを抑制できる。
また、図８に示すように、メモリデバイスＭ１と基板辺１０ｓ２との間隔ＳＰ２は間隔ＳＰ１より大きい。このため、メモリデバイスＭ１と基板辺１０ｓ２との間にはダム部ＤＭが配置されていない。樹脂ＵＦの広がりを抑制する観点からは、平面視において、メモリデバイスＭ１の周囲を連続的に囲むように、ダム部ＤＭを配置する構成も考えられる。
しかし、平面視において、メモリデバイスＭ１の周囲を連続的に囲むようにダム部ＤＭが配置されている場合、樹脂ＵＦの供給量のマージンが小さくなる。詳しくは、半導体装置ＰＫＧ１の製造工程において、樹脂ＵＦの供給量が多くなると、ダム部ＤＭの一部を樹脂ＵＦが乗り越えてしまう可能性がある。
一方、本実施の形態によれば、メモリデバイスＭ１と上面１０ｔの周縁端との間隔ＳＰ１が小さい領域に選択的にダム部ＤＭを形成している。したがって、仮に樹脂ＵＦの供給量が多くなった場合でも、ダム部ＤＭが配置されていない領域に広がるため、樹脂ＵＦがダム部ＤＭを乗り越えるのを抑制できる。このため、本実施の形態によれば、メモリデバイスＭ１の周囲を連続的に囲むようにダム部ＤＭが配置されている場合と比較して、樹脂ＵＦがダム部ＤＭを乗り越える可能性を低減できるので、樹脂ＵＦが上面１０ｔの基板辺１０ｓ１まで広がることを抑制できる。
また、上記のように、本実施の形態によれば、仮に樹脂ＵＦの供給量が多くなった場合でも、樹脂ＵＦはダム部ＤＭを乗り越えず、ダム部ＤＭが配置されていない領域に広がる。したがって、本実施の形態によれば、半導体装置ＰＫＧ１の製造工程において、樹脂ＵＦの供給量に関し、許容されるマージン（以下許容マージンと記載する）が大きくなる。
この樹脂ＵＦの供給量の許容マージンは、設計上必要な樹脂ＵＦの量に比例して大きくなる。つまり、メモリデバイスＭ１と配線基板１０との隙間の空間の体積が大きくなれば、設計上必要な樹脂ＵＦの量が大きくなる。そして、樹脂ＵＦの供給量が多くなれば、樹脂ＵＦの供給量のブレ量も大きくなる。
例えば、図９に示すメモリデバイスＭ１と上面１０ｔとの隙間ＣＧ１は、図３に示すロジックデバイスＬＣと上面１０ｔとの隙間ＣＧ２よりも大きい。また、図２に示すように、メモリデバイスＭ１の平面積（図６に示す表面ＭＣｔの面積）は、ロジックデバイスＬＣの平面積（図５に示す表面ＬＣｔの面積）より大きい。したがって、図３に示すメモリデバイスＭ１と配線基板１０との隙間の空間の体積は、ロジックデバイスＬＣと配線基板１０との隙間の空間の体積よりも大きい。したがって、メモリデバイスＭ１と配線基板１０との間に供給される樹脂ＵＦは、ロジックデバイスＬＣと配線基板１０との間に供給される樹脂ＵＦと比較して、供給量がバラつき易い。このため、樹脂ＵＦの供給量が多くなった場合に、樹脂ＵＦが周囲に広がり易くなる。
しかし、本実施の形態によれば、上記したようにメモリデバイスＭ１と基板辺１０ｓ２との間にはダム部ＤＭが配置されていない。このため、半導体装置ＰＫＧ１の製造工程において、樹脂ＵＦの供給量に関し、許容マージンが大きくなる。この結果、相対的に樹脂ＵＦが広がり易いメモリデバイスＭ１の周囲において、樹脂ＵＦが上面１０ｔの基板辺１０ｓ１まで広がることを抑制できる。
また、上記したように、図９に示す例では、ダム部ＤＭは、絶縁膜１７ｔ上に突出するように形成した壁（凸部）である。絶縁膜１７ｔの上方（上面１０ｔから離れる方向）に向かって突出する壁であるダム部は、例えば、樹脂で形成することができる。
また、樹脂ＵＦの流れを堰き止める効果を高くする観点からは、ダム部ＤＭの高さが高い方が良い。図９に示す例では、ダム部ＤＭの高さは、絶縁膜１７ｔの厚さよりも大きい。ただし、ダム部ＤＭの高さが極端に高くなると、メモリデバイスＭ１を搭載し難くなる懸念がある。そこで、メモリデバイスＭＣの裏面ＭＣｂと配線基板１０の上面１０ｔとの離間距離は、ダム部ＤＭの高さよりも大きいことが好ましい。
なお、上記したダム部ＤＭの高さは、ダム部ＤＭと絶縁膜１７ｔとの接着面と、ダム部ＤＭのうち、絶縁膜１７ｔ最も離れた位置までの距離として定義される。また、上記した絶縁膜１７ｔの厚さは、絶縁膜１７ｔとダム部ＤＭとの接着面と、絶縁膜１７ｔの下地層（例えば９に示す例では、絶縁膜１７ｔの下地の絶縁層１３の上面）までの距離として定義される。
また、図８に示す例では、ダム部ＤＭは、メモリデバイスＭ１が備える四辺のうち、デバイス辺２２ｓ１に沿って延びる。また平面視において、樹脂ＵＦは、メモリデバイスＭ１（詳しくはメモリデバイスＭ１の裏面ＭＣｂ）の周囲を連続的に囲むように広がっている。この場合、ダム部ＤＭの長さが短いと、ダム部ＤＭを回り込んで樹脂ＵＦが基板辺１０ｓ１に到達する場合も考えられる。そこで、ダム部ＤＭの長さは、メモリデバイスＭ１のデバイス辺２１ｓ１よりも長い方が好ましい。また、デバイス辺２１ｓ１の全てにおいて、デバイス辺２１ｓ１と基板辺１０ｓ１との間には、ダム部ＤＭが設けられていることが好ましい。
また、樹脂ＵＦの広がりを抑制する機能を備えたダム部ＤＭには変形例がある。詳細は後述するが、絶縁膜１７ｔ上にさらに別の絶縁膜を積層し、該絶縁膜形成された溝をダム部ＤＭとして利用しても良い。
また、上記したように、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は小さい。このため、メモリデバイスＭ１と基板辺１０ｓ１との間には、例えばボンディングパッド１４などの端子は形成されていない。また、図８および図９に示すように、上面１０ｔのうち、メモリデバイスＭ１と基板辺１０ｓ１との間に位置する領域（周縁領域ＰＲ１）の全ては、絶縁膜１７ｔに覆われている。
また、図８に示す例では、メモリデバイスＭ１は、配線基板１０の基板辺１０ｓ１側に配置されているが、上面１０ｔの角部には搭載されていない。言い換えれば、図８に示すように、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は、メモリデバイスＭ１と基板辺１０ｓ２との間隔ＳＰ２だけでなく、メモリデバイスＭ１と基板辺１０ｓ３との間隔ＳＰ３、およびメモリデバイスＭ１と基板辺１０ｓ４との間隔ＳＰ４のそれぞれよりも小さい。
上記の通り、樹脂ＵＦがダム部ＤＭを乗り越えないようにするためには、メモリデバイスＭ１と上面１０ｔの周縁端との間隔ＳＰ１が小さい領域に選択的にダム部ＤＭが形成され、他の領域にはダム部ＤＭが形成されていないことが好ましい。
そこで、本実施の形態では、メモリデバイスＭ１と基板辺１０ｓ４との間には、ダム部ＤＭは配置されていない。また、メモリデバイスＭ１と基板辺１０ｓ１との間には、例えばボンディングパッド１４などの端子は形成されていない。このため、図８に示すように、上面１０ｔのうち、メモリデバイスＭ１と基板辺１０ｓ４との間に位置する領域（周縁領域ＰＲ４）の全ては、絶縁膜１７ｔに覆われている。
ただし、図２に示すように、メモリデバイスＭ１と基板辺１０ｓ３との間にはダム部ＤＭが配置されている。これは、メモリデバイスＭ１と基板辺１０ｓ３との間にメモリデバイスＭ２が搭載されており、メモリデバイスＭ２と基板辺１０ｓ３との間隔が小さいからである。図２に示すメモリデバイスＭ２と基板辺１０ｓ３との間に配置されているダム部ＤＭは、メモリデバイスＭ２の周囲に広がる樹脂ＵＦの広がりを抑制するために設けられている。したがって、本実施の形態に対する変形例として、図８に示すように、メモリデバイスＭ１と基板辺１０ｓ３との間に他のデバイス（半導体デバイスなどの電子部品）が配置されていない場合には、メモリデバイスＭ１と基板辺１０ｓ３との間にダム部ＤＭが配置されていなくて良い。
次に、図２に示すメモリデバイスＭ２に着目した平面図を用いて、半導体デバイスが、上面１０ｔの角部に配置されている場合のダム部ＤＭの好ましい構成について、説明する。図１０は、図２に示す配線基板のデバイス搭載面のうち、配線基板の角部に配置されるメモリデバイスの周辺を強調して示す平面図である。
なお、図２に示すメモリデバイスＭ２の周囲に設けられたダム部ＤＭの特徴的な部分を判り易く示すため、図１０では、基板辺１０ｓ１と基板辺１０ｓ２との間隔、および基板辺１０ｓ３と基板辺１０ｓ４との間隔を、図２より小さくして示している。また、同様の理由から、図１０では、図２に示すロジックデバイスＬＣ、メモリデバイスＭ１、Ｍ３、およびメモリデバイスＭ４は図示を省略している。
図１０に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板１０の上面１０ｔ上に搭載されたメモリデバイス（半導体デバイス）Ｍ２を備えている。また、半導体装置ＰＫＧ１は、絶縁膜１７ｔとメモリデバイスＭ２との間に位置する樹脂ＵＦを備えている。また、メモリデバイスＭ２と基板辺１０ｓ１との間隔ＳＰ５は、メモリデバイスＭ２と基板辺１０ｓ２との間隔ＳＰ６よりも小さい。また、メモリデバイスＭ２と基板辺１０ｓ３との間隔ＳＰ７は、メモリデバイスＭ２と基板辺１０ｓ２との間隔ＳＰ６よりも小さい。
そして、メモリデバイスＭ２と基板辺１０ｓ１との間にはダム部ＤＭ２が形成されている。また、メモリデバイスＭ２と基板辺１０ｓ３との間にはダム部ＤＭ３が形成されている。また、メモリデバイスＭ２と基板辺１０ｓ２との間にはダム部ＤＭは形成されていない。
図１０に示すように、メモリデバイスＭ２は、配線基板１０の上面１０ｔにおいて、基板辺１０ｓ１と基板辺１０ｓ３との交点である角の近傍の領域（角部）に搭載されている。この場合、メモリデバイスＭ２から基板辺１０ｓ１に向かうＸ方向およびメモリデバイスＭ２から基板辺１０ｓ３に向かうＹ方向のうち、いずれか一方、あるいは両方において、樹脂ＵＦが上面１０ｔの周縁端まで広がる可能性がある。
このため、本実施の形態では、基板辺１０ｓ１に沿って延びるダム部ＤＭ２および基板辺１０ｓ３に沿って延びるダム部ＤＭ３がそれぞれ配置されている。図１０に示す例では、メモリデバイスＭ２のデバイス辺２２ｓ１は基板辺１０ｓ１に沿って延びる。また、メモリデバイスＭ２のデバイス辺２２ｓ３は、基板辺１０ｓ３に沿って延びる。そして、ダム部ＤＭ２は、デバイス辺２２ｓ１に沿って延びている。また、ダム部ＤＭ３は、デバイス辺２２ｓ３に沿って延びている。
また、図１０に示すように、ダム部ＤＭ３はダム部ＤＭ２と繋がっている。詳しくは、平面視において、メモリデバイスＭ２のデバイス辺２２ｓ１およびデバイス辺２２ｓ３と、配線基板１０の基板辺１０ｓ１および基板辺１０ｓ３との間には、連続的に繋がったダム部ＤＭ２およびダム部ＤＭ３が配置されている。このため、樹脂ＵＦが上面１０ｔの周縁端まで広がることを抑制できる。
また、メモリデバイスＭ２と基板辺１０ｓ２との間にはダム部ＤＭは形成されていない。さらに、メモリデバイスＭ２と基板辺１０ｓ４との間にはダム部ＤＭは形成されていない。したがって、樹脂ＵＦがダム部ＤＭ２やダム部ＤＭ３を乗り越えることを抑制できる。
また、メモリデバイスＭ２と基板辺１０ｓ１との間隔ＳＰ５、およびメモリデバイスＭ２と基板辺１０ｓ３との間隔ＳＰ７は小さい。このため、メモリデバイスＭ２と基板辺１０ｓ１との間、およびメモリデバイスＭ２と基板辺１０ｓ３との間には、例えばボンディングパッド１４などの端子は形成されていない。また、図１０に示すように、上面１０ｔのうち、メモリデバイスＭ２と基板辺１０ｓ１との間に位置する領域（周縁領域ＰＲ１）の全て、および、メモリデバイスＭ２と基板辺１０ｓ３との間に位置する領域（周縁領域ＰＲ３）の全て、は、絶縁膜１７ｔに覆われている。
なお、本実施の形態では、図２に示すロジックデバイスＬＣの周囲において、他のデバイスが搭載されていない領域を広く確保するため、複数のメモリデバイスＭＣのそれぞれは、出来る限り、配線基板１０の上面１０ｔの周縁端に近づくように配置されている。このため、図１０に示す間隔ＳＰ５と間隔ＳＰ７とは等しい（同じである）。また、図８に示す間隔ＳＰ１は、図１０に示す間隔ＳＰ５と等しい（同じである）。
次に、図２に示すロジックデバイスＬＣとメモリデバイスＭ１の関係に着目した平面図を用いて、複数の半導体デバイスのうちの一部が、上面１０ｔの中央部（周縁端から十分に離れた位置）に配置されている場合のダム部ＤＭの好ましい構成について、説明する。図１１は、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびロジックデバイスの周辺を強調して示す平面図である。
なお、図２に示すメモリデバイスＭ１とロジックデバイスＬＣの関係を判り易く示すため、図１１では、基板辺１０ｓ１と基板辺１０ｓ２との間隔、および基板辺１０ｓ３と基板辺１０ｓ４との間隔を、図２より小さくして示している。また、同様の理由から、図１１では、図２に示すメモリデバイスＭ２、Ｍ３、およびメモリデバイスＭ４は図示を省略している。
図１１に示すように、配線基板１０の上面１０ｔ上には、基板辺１０ｓ２と基板辺１０ｓ１との間にロジックデバイスＬＣが搭載されている。また、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は、ロジックデバイスＬＣと基板辺１０ｓ１との間隔ＳＰＬｓ１、およびロジックデバイスＬＣと基板辺１０ｓ２との間隔ＳＰＬｓ２のそれぞれよりも小さい。
つまり、平面視において、ロジックデバイスＬＣは、基板辺１０ｓ１および基板辺１０ｓ２から離れた位置に搭載されている。このため、Ｘ方向において、ロジックデバイスＬＣの近傍には、ダム部ＤＭが設けられていない。
また、ロジックデバイスＬＣは、メモリデバイスＭ１と基板辺１０ｓ２との間に搭載されている。また、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は、メモリデバイスＭ１とロジックデバイスＬＣとの間隔ＳＰＬ１よりも小さい。
つまり、ロジックデバイスＬＣは他の半導体デバイスとの間隔が広くなるように配置されている。このため、ロジックデバイスＬＣと他の半導体デバイスとの間には、ダム部ＤＭは設けられていない。特に、メモリデバイスＭ１とロジックデバイスＬＣとの間にダム部ＤＭが設けられていない場合、メモリデバイスＭ１と配線基板１０との間に供給される樹脂ＵＦがダム部ＤＭ１を乗り越えることを抑制し易くなる。したがって、メモリデバイスＭ１とロジックデバイスＬＣとの間にダム部ＤＭが設けられていないことで、メモリデバイスＭ１と配線基板１０との間に供給される樹脂ＵＦが基板辺１０ｓ１に到達することを抑制することができる。
また、同様に、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は、ロジックデバイスＬＣと基板辺１０ｓ４との間隔ＳＰＬｓ４、およびロジックデバイスＬＣと基板辺１０ｓ３との間隔ＳＰＬｓ３のそれぞれよりも小さい。さらに、図２に示すように、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１は、メモリデバイスＭ３とロジックデバイスＬＣとの間隔ＳＰＬ３よりも小さい。
したがって、ロジックデバイスＬＣは、配線基板１０の周縁端または他の半導体デバイスから離れた位置に搭載されているので、ロジックデバイスＬＣの周囲には、ダム部ＤＭは配置されていない。
次に、図２に示すメモリデバイスＭ１とメモリデバイスＭ２の関係に着目した平面図を用いて、複数の半導体デバイスのそれぞれが、上面１０ｔの周縁端の近くに配置されている場合のダム部ＤＭの好ましい構成について、説明する。図１２は、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびそのメモリデバイスの隣に配置されるメモリデバイスの周辺を強調して示す平面図である。
なお、図２に示すメモリデバイスＭ１とメモリデバイスＭＣの近くのダム部を判り易く示すため、図１２では、基板辺１０ｓ１と基板辺１０ｓ２との間隔、および基板辺１０ｓ３と基板辺１０ｓ４との間隔を、図２より小さくして示している。また、同様の理由から、図１２では、図２に示すロジックデバイスＬＣ、メモリデバイスＭ３、およびメモリデバイスＭ４は図示を省略している。
図１２に示すように、メモリデバイスＭ１と基板辺１０ｓ３との間には、メモリデバイスＭ２が搭載されている。また、平面視において、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１、およびメモリデバイスＭ２と基板辺１０ｓ３との間隔ＳＰ７のそれぞれは、メモリデバイスＭ１と基板辺１０ｓ２との間隔ＳＰ２より小さい。また、配線基板１０は、絶縁膜１７ｔに形成され、かつ、メモリデバイスＭ１と基板辺１０ｓ１との間に形成されたダム部ＤＭ１と、絶縁膜１７ｔに形成され、かつ、メモリデバイスＭ２と基板辺１０ｓ３との間に形成されたダム部ＤＭ３と、を有している。なお、図１２に示す例では、メモリデバイスＭ２が基板辺１０ｓ１および基板辺１０ｓ３の両方に寄っている。すなわち、図１２に示す間隔ＳＰ５が小さい。このため、ダム部ＤＭ１とダム部ＤＭ３とはダム部ＤＭ２を介して繋がっている。しかし、間隔ＳＰ５が十分に広い場合には、ダム部ＤＭ１とダム部ＤＭ３は互いに分離されていても良い。
また、平面視において、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１、およびメモリデバイスＭ２と基板辺１０ｓ３との間隔ＳＰ７のそれぞれは、互いに隣り合った状態で配置されるメモリデバイスＭ１とメモリデバイスＭ２との間隔ＳＰＭＭ１より小さい。つまり、メモリデバイスＭ１と配線基板１０との間に供給される樹脂ＵＦと、メモリデバイスＭ２と配線基板１０との間に供給される樹脂ＵＦとは、接触し難い程度の離間距離を有している。このため、メモリデバイスＭ１とメモリデバイスＭ２との間には、ダム部ＤＭは配置されていない。
また、図１２に示すように、平面視において、メモリデバイスＭ１と基板辺１０ｓ１との間隔ＳＰ１、およびメモリデバイスＭ２と基板辺１０ｓ１との間隔ＳＰ５のそれぞれは、メモリデバイスＭ１と基板辺１０ｓ２との間隔ＳＰ２より小さい。また、配線基板１０は、絶縁膜１７ｔに形成され、かつ、メモリデバイスＭ１と基板辺１０ｓ１との間に形成されたダム部ＤＭ１と、絶縁膜１７ｔに形成され、かつ、メモリデバイスＭ２と基板辺１０ｓ１との間に形成されたダム部ＤＭ２と、を有している。
ここで、図１２に示す間隔ＳＰＭＭ１が十分に大きければ、ダム部ＤＭ１とダム部ＤＭ２とが互いに分離していても良い。しかし、樹脂ＵＦが、ダム部ＤＭ１とダム部ＤＭ２との間から回り込んで基板辺１０ｓ１に到達するのを避ける観点からは、図１２に示すように、ダム部ＤＭ１とダム部ＤＭ２とが繋がっていることが好ましい。
＜半導体装置の製造方法＞
次に、図１〜図１２を用いて説明した半導体装置ＰＫＧ１の製造工程について説明する。以下の説明では、製造工程の流れを示すフロー図と、図１〜図１２を必要に応じて参照しながら説明する。図１３は、図１〜図１２を用いて説明した半導体装置の製造工程の概要を示す説明図である。なお、本実施の形態では、説明を単純化するために、図２に示す配線基板１０に半導体デバイスを搭載する実施態様について説明する。しかし、変形例としては、配線基板１０に相当する複数の製品形成領域を備える、所謂多数個取り基板を準備して、複数の半導体装置を一括して組立てた後、製品形成領域毎に個片化する方法もある。この場合、組立工程を効率化することができる。
＜配線基板準備＞
まず、配線基板準備工程では、図１４に示す配線基板１０を準備する。図１４は、図１３に示す配線基板準備工程で準備する配線基板のデバイス搭載面側を示す平面図である。本工程で準備する配線基板１０には、上面１０ｔ側に複数のデバイス搭載領域ＤＢＲ（図３に示す半導体デバイスが搭載される予定領域）が設けられ、複数のデバイス搭載領域ＤＢＲのそれぞれの内側には、開口部において絶縁膜１７ｔから露出する複数のボンディングパッド１４が形成されている。
また、図３に示すように、配線基板１０の上面１０ｔとは反対側の下面（裏面、実装面）１０ｂ（図３参照）には、複数の端子１５が形成されている。本工程で準備する配線基板１０には、複数の端子１５には、図３に示す半田ボールＳＢ１は接続されず、複数の端子１５のそれぞれが開口部において、絶縁膜（ソルダレジスト膜）１７ｂから露出している。
また、本工程で準備する配線基板１０の上面１０ｔは、絶縁膜（ソルダレジスト膜）１７ｔに覆われ、絶縁膜１７ｔ上にはダム部ＤＭが形成されている。ダム部ＤＭの詳細は、既に説明した通りなので、重複する説明は省略する。
＜デバイス搭載＞
次に、デバイス搭載工程では、図２に示すように配線基板１０のデバイス搭載領域ＤＢＲ（図１４参照）にロジックデバイスＬＣおよび複数のメモリデバイスＭＣのそれぞれを搭載する。
デバイス搭載工程では、図２に示すように配線基板１０の上面１０ｔ上に複数の半導体デバイスを搭載する。本工程では、図３に示すようにロジックデバイスの表面ＬＣｔと配線基板１０の上面１０ｔ（詳しくは、絶縁膜１７ｔの上面）、および複数のメモリデバイスＭＣの表面ＭＣｔと配線基板１０の上面１０ｔのそれぞれが対向するように、配線基板１０上に複数の半導体デバイスを搭載する。
また、本工程では、図３に示すように、ロジックデバイスＬＣの複数の電極２１Ｐと配線基板１０の複数のボンディングパッド１４とは、複数の突起電極（バンプ電極、導電性部材）ＳＢ２を介してそれぞれ電気的に接続される。また、複数のメモリデバイスＭＣのそれぞれが有する複数の電極２２Ｐと配線基板１０の複数のボンディングパッド１４とは、複数の突起電極ＳＢ２を介してそれぞれ電気的に接続される。
＜接続部封止＞
次に、接続部封止工程では、複数の突起電極ＳＢ２により半導体デバイスと配線基板とが電気的に接続された接続部分の周囲を、樹脂などの絶縁材料で封止する。図１５は、図１３に示す接続部封止工程で、半導体デバイスと配線基板の間に樹脂を配置して半導体デバイスの電極と配線基板の端子の接続部分を封止した状態を示す拡大断面図である。なお、図１５では、樹脂の供給方向の一例を幅が広い矢印で示している。
本工程では、半導体デバイスの四辺のうち、いずれかの辺に樹脂ＵＦの供給口を配置して、その反対側の辺に向かって樹脂を充填する。平面形状が長方形である場合には、例えば、いずれかの短辺に樹脂ＵＦの供給口を配置して、他方の短辺に向かって樹脂を充填する。
また、本工程において、上記したように樹脂ＵＦがダム部ＤＭを乗り越えることを防止するためには、ダム部ＤＭと反対側の辺からダム部に近い辺に向かって樹脂ＵＦを供給することが好ましい。
図１５に示す例では、メモリデバイスＭ２、Ｍ３、およびメモリデバイスＭ４のそれぞれに対しては、基板辺１０ｓ３から最も遠くに位置するデバイス辺２２ｓ４側から、デバイス辺２２ｓ４の反対側に位置するデバイス辺２２ｓ３に向かって樹脂ＵＦを供給する。また、メモリデバイスＭ１に対しては、デバイス辺２２ｓ３からデバイス辺２２ｓ４に向かって樹脂ＵＦを供給している。ただし、変形例として、デバイス辺２２ｓ１からデバイス辺２２ｓ２に向かって樹脂を供給しても良い。この場合、長辺側から樹脂ＵＦを供給することになるので、供給口の移動距離は長くなるが、ダム部ＤＭに向かって樹脂ＵＦを供給することで、樹脂ＵＦの広がりをダム部ＤＭで堰き止め易くなる。
なお、上記したようにロジックデバイスＬＣは他の半導体デバイスとの離間距離が十分に大きい。このため、ロジックデバイスＬＣに対しては、樹脂ＵＦの供給方向は特に限定されない。
また、図１３に示す例では、複数の半導体デバイスのそれぞれを配線基板１０に搭載した後で、半導体デバイスと配線基板１０との間に樹脂ＵＦを供給する（この方法を後注入方式と呼ぶ）。また、図９に示すメモリデバイスＭ１と上面１０ｔとの隙間ＣＧ１は、図３に示すロジックデバイスＬＣと上面１０ｔとの隙間ＣＧ２よりは大きいが、隙間ＣＧ１および隙間ＣＧ２のそれぞれは例えば１ｍｍよりも小さい。このため、樹脂ＵＦとしては、硬化前の粘性が低い材料が用いられる場合が多く、液体の表面張力を利用して充填される。
したがって、図９に示すダム部ＤＭは、樹脂ＵＦを堰き止める半導体デバイス側の側面ＤＭｓの上端が、尖っていることが好ましい。側面ＤＭｓの上端が尖っている場合、液状の樹脂の表面張力効果により、ダム部ＤＭの尖っている部分で樹脂ＵＦを堰き止め易くなる。
例えば、図９に示す絶縁膜１７ｔのうち、隣り合うボンディングパッド１４の間の部分のように、下地層の導体パターンの形状に倣って、窪んだような形状の場合、堰き止める面の上端が尖らずに丸くなる。この場合、表面張力が生じ難い。一方、本実施の形態によれば、ダム部ＤＭは絶縁膜１７ｔとは別に形成された部材である。例えば、絶縁膜１７ｔ上の樹脂膜を積層し、樹脂膜の一部を残すようにエッチング処理を施すことによりダム部ＤＭを形成している。この場合、ダム部ＤＭの側面ＤＭｓの上端が尖り易く、硬化前の樹脂ＵＦの進展を抑制し易くなる点で好ましい。
また、本実施の形態のように後注入方式で樹脂ＵＦを配置する場合、樹脂ＵＦが充填された後、例えば樹脂ＵＦを加熱することにより硬化させる。これにより、複数の突起電極ＳＢ２が封止される。複数の突起電極ＳＢ２の周囲を覆うように樹脂ＵＦを配置した後に硬化させることで、突起電極ＳＢ２による接続部分を保護することができる。
＜ボールマウント＞
次に、ボールマウント工程では、図３に示すように、配線基板１０の下面１０ｂに形成された複数の端子１５に、外部端子になる複数の半田ボールＳＢ１を接合する。
本工程では、配線基板１０の下面１０ｂが上方を向くようにした後、配線基板１０の下面１０ｂにおいて露出する複数の端子１５のそれぞれの上に半田ボールＳＢ１を配置する。その後、複数の半田ボールＳＢ１を加熱することで複数の半田ボールＳＢ１と端子１５を接合する。本工程により、複数の半田ボールＳＢ１は、配線基板１０を介して半導体デバイスと電気的に接続される。
ただし、本実施の形態で説明する技術は、アレイ状に半田ボールＳＢ１を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボールＳＢ１を形成せず、端子１５を露出させた状態、あるいは端子１５に半田ボールＳＢ１よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
＜検査＞
次に、検査工程では、半導体装置ＰＫＧ１（図１参照）の外観検査など、必要な検査を行う。ここで、上記した接続部封止工程で使用した樹脂ＵＦが配線基板１０の周縁端を超えて広がり、例えば一部が配線基板１０の側面に付着した場合、外観検査工程において、不良品と判定される場合がある。
この不良品の中には、側面への付着の程度が小さく、修正等により製品化可能なものが含まれる場合がある。しかし、その場合でも、不良と判定された検査体を例えば目視で確認し、付着の程度を判断しなければならず、製造効率低下の原因になる。
一方、本実施の形態によれば、上記したように樹脂ＵＦの広がりをダム部ＤＭにより抑制するので、本工程において、不良品と判定される頻度は大幅に低下する。この結果、半導体装置の製造効率を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば、上記実施の形態では、接続部封止工程で、半導体デバイスと配線基板１０とを電気的に接続する接続部分を封止する樹脂ＵＦの配置方法として、デバイス搭載工程の後で、樹脂ＵＦを供給する、後注入方式の実施態様について説明した。しかし、接続部分の封止方法には種々の変形例がある。図１６は、図１３に対する変形例である半導体装置の製造工程の概要を示す説明図である。図１７は、図１６に示す封止材配置工程において、デバイス搭載領域に樹脂材料を配置した状態を示す平面図である。また、図１８は、図１６に示すデバイス搭載工程において、半導体デバイスを裏面側から押圧して配線基板上に搭載している状態を示す拡大断面図である。
図１６に示す半導体装置の製造方法では、デバイス搭載工程の前に、封止材配置工程が含まれている点で、図１３に示す製造方法とは相違する。本変形例では、封止材配置工程において、図１７に示すように、複数のデバイス搭載領域ＤＢＲのそれぞれの上に、図３に示す樹脂ＵＦに相当する封止材ＮＣＬを配置する。封止材ＮＣＬは、絶縁性の樹脂材料であって、デバイス搭載領域ＤＢＲ上に配置された後に、形状を維持できる程度の粘性を有する。また、封止材ＮＣＬはエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本変形例では、例えば熱硬化性樹脂を含んでいる。
また、本変形例では、図１６に示すデバイス搭載工程において、図１８に示すように半導体デバイス（図１８に示す例ではメモリデバイスＭＣ）の裏面ＭＣｂに押圧治具３０を接触させて、半導体デバイスを配線基板１０に向かって押し込む。言い換えれば、本変形例のデバイス搭載工程では、半導体デバイスを介して封止材ＮＣＬに対して荷重を印加することで、半導体デバイスの複数の突起電極ＳＢ２と配線基板１０の複数のボンディングパッド１４とを電気的に接続する。
また、本変形例では、図１６に示す接続部封止工程で、封止材ＮＣＬを硬化させて、複数の突起電極ＳＢ２による接続部分を封止する樹脂ＵＦを形成する。
本変形例のように、デバイス搭載領域ＤＢＲに封止材ＮＣＬを配置した後で、封止材ＮＣＬ上から半導体デバイスを押し込んで搭載する方式は、上記した後注入方式とは区別され、先塗布方式（あるいは先配置方式）と呼ぶ。
また、硬化前の封止材ＮＣＬは、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからデバイス搭載領域ＤＢＲに塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままデバイス搭載領域ＤＢＲに搬送し、貼り付ける方法がある。
絶縁材ペースト（ＮＣＰ）を使用する場合、図１６に示すデバイス搭載工程において、封止材ＮＣＬに対して荷重を印加すると、ペースト状の封止材ＮＣＬが周囲に広がる。このため、上記実施の形態で説明した樹脂ＵＦと同様に、配線基板１０の上面１０ｔの周縁端の近傍において、封止材ＮＣＬが広がりすぎると、配線基板１０の上面１０ｔの周縁端を超えて、側面にまで到達する可能性がある。
そこで、上記実施の形態で説明した技術を適用することにより、ペースト状の封止材ＮＣＬの広がりを抑制することができる。
一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高い（すなわち、粘度が高い）。このため、ペースト状の封止材ＮＣＬを利用する場合に比べて、デバイス搭載工程における広がりの程度は低い。しかし、上記したように、先塗布方式の場合、デバイス搭載工程において、硬化前の封止材ＮＣＬに対して荷重が印加される。このため、絶縁材フィルム（ＮＣＦ）を使用する場合であっても、上記実施の形態で説明した技術を適用し、樹脂ＵＦの広がりをダム部ＤＭにより抑制することが好ましい。
＜変形例２＞
また、上記実施の形態では、ダム部ＤＭの例として、図１９に示すように、絶縁膜１７ｔ上に突出するように形成した壁（凸部）であるダム部ＤＭを用いて説明した。しかし、図１９に示す変形例のダム部ＤＭＴのように、絶縁膜１７ｔ上に配置された絶縁膜１８に形成された溝パターンをダム部ＤＭとして用いても良い。図１９は、図９に対する変形例である半導体装置の拡大断面図である。
図１９に示す半導体装置ＰＫＧ２は、配線基板１０の絶縁膜１７ｔ上に形成された絶縁膜１８、および絶縁膜１８に形成された溝パターンであるダム部ＤＭＴを有している点で、図９に示す半導体装置ＰＫＧ１と相違する。溝パターンであるダム部ＤＭＴの場合、溝パターンのエッジ（溝パターンの縁部分）で、表面張力により留まりきれずに樹脂ＵＦが溝内に流出したとしても、ダム部ＤＭＴの内壁がその樹脂ＵＦの更なる流出（外側への進展）を抑制することができる。
ダム部ＤＭＴの形成方法は、例えば、まず、絶縁膜１７ｔ上に、樹脂膜である絶縁膜１８を積層する。絶縁膜１８は絶縁膜１７ｔと同じ、ソルダレジスト膜であっても良いし、絶縁膜１７ｔとは異なる組成の樹脂膜であっても良い。
また、図１９に対する他の変形例として、絶縁膜１７ｔに溝パターンを形成し、これをダム部ＤＭＴとして利用しても良い。ただし、この場合、溝パターンと厚さ方向に重なる位置に配線１２ＷＬなどの導体パターンが配置された場合、この導体パターンが絶縁膜１７ｔから露出する。したがって、導体パターンを保護する観点からは、絶縁膜１８を積層する方法が好ましい。
＜変形例３＞
また例えば、上記実施の形態で説明した図２に示す半導体装置ＰＫＧ１の半導体デバイスのレイアウトは、幾つかの半導体デバイスが配線基板１０の周縁端の近傍に配置される場合の一例である。したがって、半導体デバイスのレイアウトには、種々の変形例がある。例えば、半導体デバイスが１個だけの場合であっても、他の電子部品との接続の関係などの理由により、配線基板の周縁部に寄せて半導体デバイスを搭載する場合が考えられる。この場合、上記実施の形態で説明した技術を適用することにより、樹脂ＵＦが配線基板の周縁端にまで広がることを抑制できる。
また、例えば、ロジックデバイスＬＣと４個のメモリデバイスＭＣとを有する半導体装置の変形例として、図２０に示す変形例が考えられる。図２０は、図２に対する変形例である半導体装置の平面図である。
図２０に示す半導体装置ＰＫＧ３は、４個のメモリデバイスＭＣのそれぞれが、四角形の平面形状を有する配線基板１０の角に寄せて搭載されており、ロジックデバイスＬＣが上面１０ｔの中央部に搭載されている。また、複数のメモリデバイスＭＣのそれぞれと、配線基板１０の上面１０ｔの周縁端を構成する各基板辺との間は、図１０を用いて説明したメモリデバイスＭ２の周囲に設けられたダム部ＤＭと同様な構造になっている。すなわち、複数のメモリデバイスＭＣのそれぞれと、配線基板１０の上面１０ｔの周縁端を構成する各基板辺との間には、基板辺１０ｓ１および基板辺１０ｓ２に沿って延びる、言い換えると、Ｙ方向に沿って延びる第１部分（図１０に示すダム部ＤＭ２）と、基板辺１０ｓ３および基板辺１０ｓ４に沿って延びる、言い換えると、Ｘ方向に沿って延びる第２部分（図１０に示すダム部ＤＭ３）と、を有するダム部ＤＭが配置されている。ダム部ＤＭの上記第１部分と上記第２部分とは互いに繋がれており、Ｌ字型の平面形状になっている。なお、平面視において、各部分（第１部分、第２部分）の長さは、各部分の隣に位置する各メモリデバイスＭＣの各辺の長さよりも長くなっている。これにより、デバイス領域から流出した樹脂が配線基板の周縁部に到達するのを、より確実に食い止めることができる。
また、半導体装置ＰＫＧ３の場合、基板辺１０ｓ１と基板辺１０ｓ２との間に、メモリデバイスＭ１およびメモリデバイスＭ３が、基板辺１０ｓ４に沿って並んだ状態で配置されている。また、基板辺１０ｓ１と基板辺１０ｓ２との間に、メモリデバイスＭ２およびメモリデバイスＭ４が、基板辺１０ｓ３に沿って並んだ状態で配置されている。また、基板辺１０ｓ３と基板辺１０ｓ４との間に、メモリデバイスＭ１およびメモリデバイスＭ２が、基板辺１０ｓ１に沿って並んだ状態で配置されている。基板辺１０ｓ３と基板辺１０ｓ４との間に、メモリデバイスＭ３およびメモリデバイスＭ４が、基板辺１０ｓ２に沿って並んだ状態で配置されている。
また、複数のメモリデバイスＭＣのそれぞれの間隔は、複数のメモリデバイスＭＣのそれぞれと、各メモリデバイスＭＣに最も近い基板辺との間隔よりも大きい。このため、複数のメモリデバイスＭＣの間には、ダム部ＤＭが設けられていない。このため、各メモリデバイスＭＣと配線基板１０との間に配置される樹脂ＵＦがダム部ＤＭのそれぞれを乗り越えることを抑制できる。
また、ロジックデバイスＬＣと各基板辺との間には、メモリデバイスＭＣは配置されていない。このため、ロジックデバイスＬＣの周囲には、ロジックデバイスＬＣに接続される配線経路を配置するスペースが確保されている。
また、図２０に示す半導体装置ＰＫＧ３の構成は、以下のように表現することができる。すなわち、半導体装置ＰＫＧ３が有する配線基板１０の上面１０ｔにおいて、メモリデバイスＭ１は、基板辺１０ｓ１と基板辺１０ｓ２との間に搭載され、かつ、メモリデバイスＭ３は、メモリデバイスＭ１と基板辺１０ｓ２との間に搭載されている。また、メモリデバイスＭ１と基板辺１０ｓ１との間隔は、メモリデバイスＭ１とメモリデバイスＭ３との間隔より小さい。また、メモリデバイスＭ３と基板辺１０ｓ２との間隔は、メモリデバイスＭ１とメモリデバイスＭ３との間隔より小さい。また、ダム部ＤＭは、メモリデバイスＭ１と基板辺１０ｓ１との間、およびメモリデバイスＭ３と基板辺１０ｓ２の間にそれぞれ形成され、かつ、メモリデバイスＭ１とメモリデバイスＭ３との間には形成されていない。
図２０に示す半導体装置ＰＫＧ３の構成は、以下のように表現することができる。すなわち、半導体装置ＰＫＧ３が有する配線基板１０の上面１０ｔにおいて、メモリデバイスＭ１およびメモリデバイスＭ３のそれぞれは、基板辺１０ｓ４と基板辺１０ｓ３との間に搭載されている。また、メモリデバイスＭ１と基板辺１０ｓ４との間隔は、メモリデバイスＭ１と基板辺１０ｓ３との間隔より小さい。また、メモリデバイスＭ３と基板辺１０ｓ４との間隔は、メモリデバイスＭ３と基板辺１０ｓ３との間隔より小さい。また、メモリデバイスＭ１と基板辺１０ｓ４との間にはダム部ＤＭのうちのダム部ＤＭ１１が形成されている。また、メモリデバイスＭ３と基板辺１０ｓ４との間にはダム部ＤＭのうちのダム部ＤＭ１２が形成されている。さらに、上記のように、互いに隣り合う２つのメモリデバイスＭ１、Ｍ３同士の間隔は、メモリデバイス１つ分の大きさ（具体的には、「長辺」の長さ）よりも大きいため、ダム部ＤＭ１１とダム部ＤＭ１２とは分離されている。言い換えると、ダム部ＤＭ１１とダム部ＤＭ１２を互いに繋ぐ必要はない。なお、メモリデバイスＭ１、Ｍ３を例として説明したが、上記レイアウトは、メモリデバイスＭ１とメモリデバイスＭ２との関係、メモリデバイスＭ２とメモリデバイスＭ４との関係、さらには、メモリデバイスＭ３とメモリデバイスＭ４との関係においても共通することから、説明は省略する。
＜変形例４＞
また、上記実施の形態では、半導体デバイスを配線基板に搭載して、半導体デバイスと配線基板とを電気的に接続する方法として、フリップチップ接続方式を取り上げて説明した。しかし、変形例として、半導体デバイスの電極配置面の反対側に位置する裏面と配線基板の上面とを対向させた状態で、配線基板上に半導体デバイスを搭載しても良い。
このような搭載方法は、フェイスアップ実装方式とよばれ、例えば図７に示す例のように、ワイヤＢＷを介して配線基板２２ＷＳと半導体デバイス（半導体チップ２２）とを電気的に接続する。また、フェイスアップ実装方式の場合、半導体デバイスは、接着材２２ＤＢを介して配線基板２２ＷＳ上に搭載される。この接着材２２ＤＢは、例えば熱硬化性樹脂を含む、ペースト状の樹脂材料を硬化させたものである。したがって、図７に示す半導体チップ２２（半導体デバイス）を配線基板２２ＷＳの周縁端の近傍に搭載する場合、接着材２２ＤＢが配線基板２２ＷＳの周囲に広がる場合が考えられる。
この場合、上記実施の形態で説明した技術を適用することにより、接着材２２ＤＢが配線基板２２ＷＳの側面にまで広がることを抑制できる。
＜変形例５＞
また、上記実施の形態および各変形例では、配線基板１０の上面１０ｔ上に搭載された複数の半導体デバイスは、カバー部材や放熱部材などの他の部材に覆われず、露出している実施態様について説明した。しかし、図２１に示す半導体装置ＰＫＧ４のように、半導体デバイスが、他の部材で覆われていても良い。図２１は図２に対する変形例である半導体装置の上面図である。また、図２２は図２１のＡ−Ａ線に沿った断面図である。
なお、図２１では、半導体デバイス、樹脂ＵＦ、ダム部ＤＭ、および部材３１の相互の平面的な位置関係を示すため、半導体デバイス、樹脂ＵＦ、ダム部ＤＭ、および部材３１の支持部３１ＳＵの輪郭を点線で示している。また、図２２は断面図であるが、図の見易さのため、絶縁層１３、絶縁膜１７ｔ、絶縁膜１７ｂおよび樹脂ＵＦに対するハッチングを省略している。
図２１および図２２に示す半導体装置ＰＫＧ４は、複数の半導体デバイスのそれぞれの裏面の全体を覆うように、部材３１が貼り付けられている点で図２および図３に示す半導体装置ＰＫＧ１と相違する。
図２１および図２２に示す部材３１は、半導体デバイス（ロジックデバイスＬＣおよびメモリデバイスＭＣ）に蓄積された熱を外部に放出する放熱部材（放熱フィン）である。部材３１は、接着層３２（図２２参照）を介してロジックデバイスＬＣの裏面ＬＣｂおよびメモリデバイスＭＣの裏面ＭＣｂに貼り付けられている。部材３１の放熱効率は、放熱フィンの面積が大きい程高い。このため、図２１に示す例では、部材３１は、複数の半導体デバイスのそれぞれの裏面の全体を覆い、かつ、平面視において、部材３１の面積は複数の半導体デバイスそれぞれの裏面の面積よりも大きい。図２１に示す例では、部材３１の面積は配線基板１０の上面１０ｔ（図２２参照）の面積と等しく、複数の半導体デバイスそれぞれの裏面の面積の合計よりも大きい。なお、図２２に示すように、メモリデバイスＭＣと配線基板１０の上面１０ｔとの隙間は、ロジックデバイスＬＣと配線基板１０の上面１０ｔとの隙間よりも大きい。言い換えると、メモリデバイスＭＣの実装高さ（配線基板１０の上面１０ｔからメモリデバイスＭＣの裏面ＭＣｂまでの距離）は、ロジックデバイスＬＣの実装高さ（配線基板１０の上面１０ｔからロジックデバイスＬＣの裏面ＬＣｂまでの距離）よりも大きい。そのため、接着層３２を介してメモリデバイスＭＣの裏面ＭＣｂにのみ、部材３１を貼り付けてもよい。
このように配線基板１０上に配線基板と同程度の面積を有する部材を搭載する場合、部材３１の固定強度を向上させる観点からは、部材３１が支持部３１ＳＵを有していることが好ましい。図２１に示す例では、支持部３１ＳＵは、部材３１の周縁部に設けられた枠状の部分であって、複数の半導体デバイスを覆う部分（本体部）と一体に形成されている。ただし、支持部３１ＳＵは、上記本体部とは別部材として形成されていても良い。
また、部材３１は、配線基板１０の上面１０ｔ（図２２参照）の中央部付近では、半導体デバイスに支持されるので、支持部３１ＳＵは、部材３１の周縁部に取り付けることが好ましい。本変形例の場合、図２２に示すように、支持部３１ＳＵは、配線基板１０の上面１０ｔの周縁端を構成する各基板辺を含む周縁部に、接着材３３を介して接着されている。上記周縁部には、ダム部ＤＭと基板辺１０ｓ１との間に位置する領域ＢＲ１が含まれる。
ここで、上記実施の形態で説明したように、樹脂ＵＦが配線基板１０の上面１０ｔ（図２２参照）の周縁端まで広がっている場合。領域ＢＲ１の平坦度が低下する。この場合、支持部３１ＳＵの接着面の平坦度が低下するので、部材３１を配線基板１０に対して平行に固定することが困難になる。
なお、図２２に示すように、部材３１は、接着層３２（図２２参照）を介してロジックデバイスＬＣの裏面ＬＣｂおよびメモリデバイスＭＣの裏面ＭＣｂに貼り付けられている。接着層３２は、例えば多数の金属粒子などの高熱伝導粒子を含有させることで、熱伝導特性を向上させた樹脂フィルムであって、部材３１よりも弾性が低い。このため、部材３１が配線基板１０と完全な平行になっていない場合でも、半導体デバイスと部材３１との間に接着層３２を介在させることで、接続できる。
しかし、樹脂ＵＦが支持部３１ＳＵの接着領域まで広がって、平坦性が低下した場合、部材３１の配線基板１０に対する傾きが大きくなるので、部材３１と接着層３２、あるいは半導体デバイスと接着層３２が接触しない懸念がある。
この場合、半導体デバイスの放熱性低下の原因になる。特に、ロジックデバイスＬＣは、メモリデバイスＭＣと比較して消費電力が大きいため、発熱量も大きい。そして、ロジックデバイスＬＣ、接着層３２、および部材３１を経由する放熱経路が分断されて、放熱効率が低下すると、ロジックデバイスＬＣの動作が不安定になる可能性がある。
しかし、上記実施の形態で説明した技術を適用すれば、図２２に示す領域ＢＲ１を含む、配線基板１０の上面１０ｔの周縁部に樹脂ＵＦが広がることを抑制できる。この結果、支持部３１ＳＵの接着面の平坦性が向上するので、ロジックデバイスＬＣを含む複数の半導体デバイスと部材３１とを確実に接続することができる。
ところで、本変形例のように部材３１を配線基板上に搭載する場合、図１３や図１６に示す接続部封止工程とボールマウント工程の間、あるいはボールマウント工程と検査工程の間に行う。
ここで、図２１に示す配線基板１０の上面１０ｔ（図２２参照）の周縁端を構成する四つの基板辺のそれぞれに沿って、連続的にダム部ＤＭが形成されている場合、部材３１の支持部３１ＳＵと配線基板１０とを高精度で位置合わせしなければ、ダム部ＤＭと支持部３１ＳＵとが接触してしまう。
本変形例によれば、基板辺１０ｓ２と半導体デバイスとの間、および基板辺１０ｓ４と半導体デバイスとの間には、ダム部ＤＭが設けられていない。このため、部材３１を配線基板１０に取り付ける際、部材３１の支持部３１ＳＵがダム部ＤＭに接触することを容易に回避できる。
また、必要以上にダム部ＤＭを設けていない分、部材３１の支持部３１ＳＵと配線基板１０との接着面積を向上させることができる。これにより、配線基板１０を経由した各デバイスから部材３１までの放熱経路を広くすることができ、この結果、放熱効率をより向上させることができる。特に、接着層３２を介してロジックデバイスＬＣに部材３１を貼り付けず、また、ロジックデバイスＬＣで発生した熱を部材３１にできるだけ伝えたい（移動させたい）場合には、部材３１に大きな支持部３１ＳＵを設けておき、配線基板１０と支持部３１ＳＵとの接着面積を向上させることが好ましい。
＜変形例６＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）第１面、前記第１面に形成された第１絶縁膜、および前記第１絶縁膜に形成された第１ダム部を有する配線基板を準備する工程、
（ｂ）前記配線基板の前記第１面上に第１半導体デバイスを搭載する工程、
（ｃ）前記第１絶縁膜と前記第１半導体デバイスとの間に第１樹脂を配置する工程、
ここで、
前記第１面は、第１辺と、前記第１辺の反対側に位置する第２辺と、を有し、
前記（ｂ）工程では、平面視において、前記第１半導体デバイスが、前記第１半導体デバイスと前記第１辺との間隔が前記第１半導体デバイスと前記第２辺との間隔より小さくなるように、前記配線基板の前記第１面に搭載され、
前記第１ダム部は、前記第１半導体デバイスと前記第１辺との間に形成されている一方、前記第１半導体デバイスと前記第２辺との間には形成されていない。
〔付記２〕
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）第１面、前記第１面に形成された第１絶縁膜、および前記第１絶縁膜に形成された第１ダム部を有する配線基板を準備する工程、
（ｂ）前記配線基板の前記第１面上に第１樹脂を配置する工程、
（ｃ）前記第１樹脂に第１半導体デバイスを押し付けて、前記第１半導体デバイスを前記配線基板上に搭載する工程、
ここで、
前記第１面は、第１辺と、前記第１辺の反対側に位置する第２辺と、を有し、
前記（ｂ）工程では、平面視において、前記第１半導体デバイスが、前記第１半導体デバイスと前記第１辺との間隔が前記第１半導体デバイスと前記第２辺との間隔より小さくなるように、前記配線基板の前記第１面に搭載され、
前記第１ダム部は、前記第１半導体デバイスと前記第１辺との間に形成されている一方、前記第１半導体デバイスと前記第２辺との間には形成されていない。
〔付記３〕
第１面、前記第１面に形成された第１絶縁膜、および前記第１絶縁膜に形成されたダム部を有する配線基板と、
前記配線基板の前記第１面上に搭載された第１半導体デバイスおよび第２半導体デバイスと、
前記第１絶縁膜と前記第１半導体デバイスとの間に位置する第１樹脂と、
前記第１絶縁膜と前記第２半導体デバイスとの間に位置する第２樹脂と、
を含み、
前記第１面は、第１辺と、前記第１辺の反対側に位置する第２辺と、を有し、
前記第１面において、前記第１半導体デバイスは、前記第１辺と前記第２辺との間に搭載され、かつ、前記第２半導体デバイスは、前記第１半導体デバイスと前記第２辺との間に搭載され、
前記第１半導体デバイスと前記第１辺との間隔は、前記第１半導体デバイスと前記第２半導体デバイスとの間隔より小さく、
前記第２半導体デバイスと前記第２辺との間隔は、前記第１半導体デバイスと前記第２半導体デバイスとの間隔より小さく、
前記ダム部は、前記第１半導体デバイスと前記第１辺との間、および前記第２半導体デバイスと前記第２辺の間にそれぞれ形成され、かつ、前記第１半導体デバイスと前記第２半導体デバイスとの間には形成されていない、半導体装置。
〔付記４〕
第１面、前記第１面に形成された第１絶縁膜、および前記第１絶縁膜に形成されたダム部を有する配線基板と、
前記配線基板の前記第１面上に搭載された第１半導体デバイスおよび第２半導体デバイスと、
前記第１絶縁膜と前記第１半導体デバイスとの間に位置する第１樹脂と、
前記第１絶縁膜と前記第２半導体デバイスとの間に位置する第２樹脂と、
を含み、
前記第１面は、第１辺と、前記第１辺の反対側に位置する第２辺と、を有し、
前記第１面において、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれは、前記第１辺と前記第２辺との間に搭載され、
前記第１半導体デバイスと前記第１辺との間隔は、前記第１半導体デバイスと前記第２辺との間隔、および前記第１半導体デバイスと前記第２半導体デバイスとの間隔のそれぞれより小さく、
前記第２半導体デバイスと前記第１辺との間隔は、前記第２半導体デバイスと前記第２辺との間隔、および前記第１半導体デバイスと前記第２半導体デバイスとの間隔のそれぞれより小さく、
前記第１半導体デバイスと前記第２半導体デバイスの間隔は、前記第１半導体デバイスおよび前記第２半導体デバイスのうちの１つ分の大きさよりも大きく、
前記第１半導体デバイスと前記第１辺との間には前記ダム部のうちの第１ダム部が形成され、
前記第２半導体デバイスと前記第１辺との間には前記ダム部のうちの第２ダム部が形成され、
前記第１ダム部と前記第２ダム部とは分離されている、半導体装置。
１０ 配線基板
１０ｂ 下面（面、主面、実装面）
１０ｓ 側面
１０ｓ１、１０ｓ２、１０ｓ３、１０ｓ４ 基板辺
１０ｔ 上面（面、主面、デバイス搭載面）
１２ＴＷ スルーホール配線
１２ＶＷ ビア配線
１２ＷＬ 配線
１３ 絶縁層
１３ｃ コア層（コア材、コア絶縁層）
１４ ボンディングパッド（ボンディングリード、半導体デバイス接続用端子）
１５ 端子（ランド、外部接続端子）
１７ｂ、１７ｔ、１８ 絶縁膜（ソルダレジスト膜）
２１Ｐ 電極（チップ端子、ボンディングパッド）
２１ｓ１、２１ｓ２、２１ｓ３、２１ｓ４、２２ｓ１、２２ｓ２、２２ｓ３、２２ｓ４ デバイス辺（辺）
２２ 半導体チップ（メモリチップ）
２２ＤＢ、３３ 接着材
２２Ｐ 電極（チップ端子、ボンディングパッド）
２２ＷＬ 配線
２２ＷＳ 配線基板（パッケージ基板）
３０ 押圧治具
３１ 部材（放熱部材）
３１ＳＵ 支持部
３２ 接着層
ＢＷ ワイヤ（導電性部材）
ＢＲ１ 領域
ＣＡＣ 入出力回路
ＣＧ１、ＣＧ２ 隙間
ＣＴＬ 制御回路
ＤＢＲ デバイス搭載領域
ＤＭ、ＤＭ１、ＤＭ１１、ＤＭ１２、ＤＭ２、ＤＭ３、ＤＭＴ ダム部
ＤＭｓ 側面
ＬＣ ロジックデバイス（半導体デバイス）
ＬＣｂ 裏面（主面、下面）
ＬＣｔ 表面（主面、上面）
Ｍ１、Ｍ２、Ｍ３、Ｍ４、ＭＣ メモリデバイス（半導体デバイス）
ＭＣｂ 裏面（主面、下面）
ＭＣｔ 表面（主面、上面）
ＭＲ 封止体（樹脂、封止材）
ＮＣＬ 封止材
ＰＤ 電極（パッド）
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４ 半導体装置
ＰＲ１、ＰＲ３、ＰＲ４ 周縁領域
ＰＲＣ 演算処理回路
ＰＷＲ１、ＰＷＲ２ 電力供給経路
ＲＡＭ メモリ回路
ＳＢ１ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＢ２ 突起電極（バンプ電極、導電性部材）
ＳＧＰ１、ＳＧＰ２ 信号伝送経路
ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ５、ＳＰ６、ＳＰ７、ＳＰＬ１、ＳＰＬ３、ＳＰＬｓ１、ＳＰＬｓ２、ＳＰＬｓ３、ＳＰＬｓ４、ＳＰＭＭ１ 間隔（離間距離）
ＵＦ 樹脂（アンダフィル樹脂、絶縁性樹脂）
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６ 配線層

Claims (15)

  1. 第１面、前記第１面上に形成された第１絶縁膜、および前記第１絶縁膜上に形成されたダム部を有する配線基板と、
    前記配線基板の前記第１面上に搭載された第１半導体デバイスと、
    前記配線基板の前記第１面上に搭載され、かつ、平面視において前記第１半導体デバイスから離間した第２半導体デバイスと、
    前記配線基板の前記第１面上に搭載され、かつ、平面視において前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれから離間した第３半導体デバイスと、
    前記第１半導体デバイスが搭載された前記第１面の第１デバイス搭載領域上に位置する前記第１絶縁膜と、前記第１半導体デバイスとの間に位置する第１樹脂と、
    前記第２半導体デバイスが搭載された前記第１面の第２デバイス搭載領域上に位置する前記第１絶縁膜と、前記第２半導体デバイスとの間に位置する第２樹脂と、
    前記第３半導体デバイスが搭載された前記第１面の第３デバイス搭載領域上に位置する前記第１絶縁膜と、前記第３半導体デバイスとの間に位置する第３樹脂と、
    を含み、
    前記配線基板の前記第１面は、平面視において、第１方向に延びる第１辺と、前記第１方向に延び、かつ、前記第１辺の反対側に位置する第２辺と、前記第１方向と交差する第２方向に延び、かつ、前記第１辺および前記第２辺のそれぞれと交差する第３辺と、前記第２方向に延び、かつ、前記第３辺の反対側に位置する第４辺と、を有し、
    前記第１半導体デバイスおよび前記第２半導体デバイスは、平面視において、互いに隣り合うように前記配線基板の前記第１面の前記第１辺に沿って配置され、
    前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれは、前記第２方向において、前記第３半導体デバイスよりも前記配線基板の前記第１面の前記第１辺の近くに配置され、
    前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれと前記第１辺との間隔は、前記第３半導体デバイスと前記第２辺との間隔より小さく、
    前記第１辺は、前記第２方向において前記第１デバイス搭載領域と隣り合う第１部分と、前記第２方向において前記第２デバイス搭載領域と隣り合う第２部分と、を有し、
    前記配線基板の前記第１面は、平面視において、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれと前記第１辺との間に位置する第１周縁領域を有し、
    前記第１周縁領域は、前記第２方向において前記第１デバイス搭載領域と前記第１辺の前記第１部分との間に位置する第１周縁部と、前記第２方向において前記第２デバイス搭載領域と前記第１辺の前記第２部分との間に位置する第２周縁部と、を有し、
    前記配線基板の前記第１面のうち、少なくとも前記第１周縁部および前記第２周縁部のそれぞれは、前記第１絶縁膜で覆われ、
    前記ダム部は、平面視において、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれと前記第１辺との間に連続的に形成されているが、前記第１半導体デバイスと前記第２半導体デバイスとの間、および、前記第３半導体デバイスと前記第２辺との間には形成されていない、半導体装置。
  2. 請求項１において、
    前記第１半導体デバイスと前記第１辺との間隔、および前記第１半導体デバイスと前記第３辺との間隔のそれぞれは、前記第１半導体デバイスと前記第２辺との間隔より小さく、
    前記ダム部は、
    前記第１半導体デバイスと前記第１辺との間に形成された第１ダム部と、
    前記第１半導体デバイスと前記第３辺との間に形成された第２ダム部と、
    を有する、半導体装置。
  3. 請求項２において、
    前記第１半導体デバイスと前記第３辺との間隔は、前記第１半導体デバイスと前記第１辺との間隔と同じである、半導体装置。
  4. 請求項１において、
    前記第３半導体デバイスは、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれを制御する半導体デバイスである、半導体装置。
  5. 請求項１において、
    前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれは、突起電極を介して前記配線基板上に搭載されている、半導体装置。
  6. 請求項５において、
    前記第１半導体デバイスと前記第１面との隙間、および前記第２半導体デバイスと前記第１面との隙間のそれぞれは、前記第３半導体デバイスと前記第１面との隙間よりも大きい、半導体装置。
  7. 請求項１において、
    前記ダム部は、樹脂膜から成る、半導体装置。
  8. 請求項１において、
    前記配線基板の前記第１面上には、前記第１半導体デバイス、前記第２半導体デバイス、および前記第３半導体デバイスのそれぞれを覆うように第１部材が配置され、
    前記第１周縁領域上に位置する前記第１絶縁膜には、前記第１部材を支持する支持部が接着されている、半導体装置。
  9. 第１面、前記第１面上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第２絶縁膜、および前記第２絶縁膜に形成された溝を有する配線基板と、
    前記配線基板の前記第１面上に搭載された第１半導体デバイスと、
    前記配線基板の前記第１面上に搭載され、かつ、平面視において前記第１半導体デバイスから離間した第２半導体デバイスと、
    前記配線基板の前記第１面上に搭載され、かつ、平面視において前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれから離間した第３半導体デバイスと、
    前記第１半導体デバイスが搭載された前記第１面の第１デバイス搭載領域上に位置する前記第１絶縁膜と、前記第１半導体デバイスとの間に位置する第１樹脂と、
    前記第２半導体デバイスが搭載された前記第１面の第２デバイス搭載領域上に位置する前記第１絶縁膜と、前記第２半導体デバイスとの間に位置する第２樹脂と、
    前記第３半導体デバイスが搭載された前記第１面の第３デバイス搭載領域上に位置する前記第１絶縁膜と、前記第３半導体デバイスとの間に位置する第３樹脂と、
    を含み、
    前記配線基板の前記第１面は、平面視において、第１方向に延びる第１辺と、前記第１方向に延び、かつ、前記第１辺の反対側に位置する第２辺と、前記第１方向と交差する第２方向に延び、かつ、前記第１辺および前記第２辺のそれぞれと交差する第３辺と、前記第２方向に延び、かつ、前記第３辺の反対側に位置する第４辺と、を有し、
    前記第１半導体デバイスおよび前記第２半導体デバイスは、平面視において、互いに隣り合うように前記配線基板の前記第１面の前記第１辺に沿って配置され、
    前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれは、前記第２方向において、前記第３半導体デバイスよりも前記配線基板の前記第１面の前記第１辺の近くに配置され、
    前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれと前記第１辺との間隔は、前記第３半導体デバイスと前記第２辺との間隔より小さく、
    前記第１辺は、前記第２方向において前記第１デバイス搭載領域と隣り合う第１部分と、前記第２方向において前記第２デバイス搭載領域と隣り合う第２部分と、を有し、
    前記配線基板の前記第１面は、平面視において、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれと前記第１辺との間に位置する第１周縁領域を有し、
    前記第１周縁領域は、前記第２方向において前記第１デバイス搭載領域と前記第１辺の前記第１部分との間に位置する第１周縁部と、前記第２方向において前記第２デバイス搭載領域と前記第１辺の前記第２部分との間に位置する第２周縁部と、を有し、
    前記配線基板の前記第１面のうち、少なくとも前記第１周縁部および前記第２周縁部のそれぞれは、前記第１絶縁膜で覆われ、
    前記溝は、平面視において、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれと前記第１辺との間に連続的に形成されているが、前記第１半導体デバイスと前記第２半導体デバイスとの間、および、前記第３半導体デバイスと前記第２辺との間には形成されていない、半導体装置。
  10. 請求項９において、
    前記第１半導体デバイスと前記第１辺との間隔および前記第１半導体デバイスと前記第３辺との間隔のそれぞれは、前記第１半導体デバイスと前記第２辺との間隔より小さく、
    前記溝は、
    前記第１半導体デバイスと前記第１辺との間に形成された第１溝と、
    前記第１半導体デバイスと前記第３辺との間に形成された第２溝と、
    を有する、半導体装置。
  11. 請求項１０において、
    前記第１半導体デバイスと前記第３辺との間隔は、前記第１半導体デバイスと前記第１辺との間隔と同じである、半導体装置。
  12. 請求項９において、
    前記第３半導体デバイスは、前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれを制御する半導体デバイスである、半導体装置。
  13. 請求項９において、
    前記第１半導体デバイスおよび前記第２半導体デバイスのそれぞれは、突起電極を介して前記配線基板上に搭載されている、半導体装置。
  14. 請求項１３において、
    前記第１半導体デバイスと前記第１面との隙間および前記第２半導体デバイスと前記第１面との隙間のそれぞれは、前記第３半導体デバイスと前記第１面との隙間よりも大きい、半導体装置。
  15. 請求項９において、
    前記配線基板の前記第１面上には、前記第１半導体デバイス、前記第２半導体デバイスおよび前記第３半導体デバイスのそれぞれを覆うように第１部材が配置され、
    前記第１周縁領域上に位置する前記第１絶縁膜には、前記第１部材を支持する支持部が接着されている、半導体装置。
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