JP2010212537A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置を小型化する。
【解決手段】ベース基板（配線基板）３の上面に半導体チップがフェイスダウン実装で搭載された半導体装置であって、ベース基板３の下面３ｂは、下面３ｂの中心と同一の中心を持つ円形形状から成る領域（第１領域）３Ａと、下面３ｂの中心と同一の中心を持つ円形の外縁形状から成り、領域３Ａの周囲に領域３Ａと隣接して位置する領域（第２領域）３Ｂと、下面３ｂの有する４つの角部を含み、領域３Ｂの周囲に領域３Ｂと隣接して位置する領域（第３領域）３Ｃとを有している。下面３ｂに形成されたランドのうち、半田ボール（バンプ電極）１３が配置される第１ランドのそれぞれは、全ての半田ボール１３の中心が、領域３Ｂ内に収まるように、下面３ｂの中心を軸として、環状に配置され、領域３Ｃには、半田ボール１３が配置されないランド（第２ランド）１２ｂが配置されている。
【選択図】図１２

Description

本発明は半導体装置の技術に関し、特に配線基板の一方の面に半導体チップを搭載し、反対側に位置する裏面に複数のバンプ電極を配置する半導体装置に適用して有効な技術に関する。
半導体装置の品種として、ＢＧＡ（Ball Grid Allay）、あるいはＬＧＡ（Land Grid Allay）と呼ばれる配線基板の下面（裏面）に複数の電極を行列状に配置した半導体装置がある。
例えば、特開２００３−１１００６０号公報（特許文献１）には、インターポーザ基板（配線基板）の一方の面に半導体チップを搭載し、他方の面に複数の電極（ランド）を形成した半導体装置が記載されている。
特開２００３−１１００６０号公報
前記特許文献１のようなインターポーザ基板（配線基板）を用いた半導体装置は、この配線基板の裏面において複数の電極（ランド）を行列状に配置できるため、電極の数が増加したとしても、半導体装置の小型化を維持できることから、有効とされている。
しかしながら、近年では、半導体装置の高機能化に伴い、この電極の数はより増加する傾向にある。そのため、インターポーザ基板の外形サイズを変更せずに半導体装置を製造するためには、各電極の外形サイズを小さくし、隣り合う電極間のピッチを小さくする必要がある。これにより、この電極上に形成されるバンプ電極（半田ボール）の大きさ（径、高さ）も小さくなる。
一方、半導体装置の薄型化の要求に伴い、使用する各部材（半導体チップ、インターポーザ基板、封止体など）の厚さも薄くする傾向にある。
ここで、各部材が異なる材料で構成されている場合、各材料の膨張係数が異なるため、半導体装置が反り易い。
そのため、インターポーザ基板の厚さが薄くなると、インターポーザ基板の強度も小さくなるため、半導体装置の反りが大きくなる。これにより、半導体装置を実装基板上に実装した際、各電極上に形成されたバンプ電極において、実装基板上の電極と接触されないバンプ電極が生じる。
この結果、半導体装置を実装基板上に実装した際、半導体装置の導通不良となる。
なお、本願発明者の検討によれば、インターポーザ基板において中央部から遠い部分である角部ほど、反り応力が高いことが分かった。そのため、前記特許文献１のように、インターポーザ基板における角部付近には、バンプ電極を配置しない構成とすれば、半導体装置が反ったとしても、導通不良を回避することができると考えた。
しかしながら、上記したように、半導体装置の高機能化に伴い、インターポーザ基板の裏面に配置される電極の数は増加する傾向にあるため、前記特許文献１のように、単にインターポーザ基板の角部に電極を配置しない構成とした場合、インターポーザ基板の裏面における中央部ほど、電極を配置できる領域が小さくなるため、全ての電極を配置することができなくなる場合がある。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置を小型化することができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性低下を抑制することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の一つの実施の形態における半導体装置は、
平面形状が四角形から成る第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードよりも前記第１上面の周縁部側に配置された複数の第２ボンディングリード、平面形状が四角形から成り、前記第１上面とは反対側の第１下面、前記第１下面に形成され、前記複数の第１ボンディングリードのそれぞれと電気的に接続された複数の第１ランド、および前記第１下面に形成され、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードのそれぞれと電気的に接続された複数の第２ランドを有する第１配線基板と、
第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記第１配線基板の前記第１上面と対向するように、前記第１配線基板上に搭載された第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードをそれぞれ電気的に接続する複数の第１導電性部材と、
前記第２半導体チップの前記複数の第２電極パッドと前記第１配線基板の前記複数の第２ボンディングリードをそれぞれ電気的に接続する複数の第２導電性部材と、
前記第１半導体チップの前記第１主面と前記第１配線基板の前記第１上面との間を封止する封止体と、
前記複数の第１ランドにそれぞれ配置された複数のバンプ電極と、を含み、
前記第１配線基板の前記第１下面は、前記第１下面の中心と同一の中心を持つ円形形状から成る第１領域と、前記第１下面の中心と同一の中心を持つ円形の外縁形状から成り、前記第１領域の周囲に前記第１領域と隣接して位置する第２領域と、前記第１下面の４つの角部を含み、前記第２領域の周囲に前記第２領域と隣接して位置する第３領域と、を有し、
前記複数の第１ランドのそれぞれは、全ての前記バンプ電極の中心が、前記第２領域内に収まるように、前記第１配線基板の前記第１下面の中心を軸として、環状に配置され、
前記第３領域には、前記バンプ電極が配置されない前記第２ランドが配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体装置を小型化することができる。
本発明の一実施の形態である半導体装置の全体構造を示す断面図である。 図１に示す半導体装置の回路構成を示すブロック図である。 図１に示すベースパッケージの上面側を示す平面図である。 図３に示すマイコンチップを取り除いた状態を示す平面図である。 図４に示すＡ部を拡大した要部拡大平面図である。 図３に示すマイコンチップの主面における制御回路のレイアウト例を模式的に示す平面図である。 図１に示すメモリパッケージの上面側の内部構造を、封止体を透過して示す透視平面図である。 図１に示すメモリパッケージの下面側を示す平面図である。 本発明の一実施の形態である半導体装置の配線基板の下面側における、半田ボールの平面配置と、高さの関係を示す説明図である。 図９に示す半導体装置を実装基板に実装する前後の状態を示す要部断面図である。 図９に示す配線基板の下面側の高低差の平面分布を示す説明図である。 図１に示すベース基板の下面側を示す平面図である。 図１に示すベース基板における配線経路を示す部分拡大断面図である。 図１に示すベース基板における配線経路を示す部分拡大断面図である。 図１２に示す各半田ボールについて、流れる電流の種類毎のレイアウトを示す平面図である。 図１５に示すＢ部を拡大した要部拡大平面図である。 図１６に示す半導体装置を実装する実装基板の実装面を示す要部拡大平面図である。 本発明の一実施の形態のベースパッケージ準備工程における、配線基板準備工程を示す要部拡大断面図である。 図１８に示す配線基板の上面にマイコンチップを搭載する工程を示す要部拡大断面図である。 図１９に示すマイコンチップの主面側にアンダフィル樹脂を配置する工程を示す断面図である。 アンダフィル樹脂の供給（充填）方向を模式的に示す要部拡大平面図である。 図２０に示す配線基板の下面側に半田ボールを搭載する工程を示す要部拡大断面図である。 本発明の他の実施の形態の半導体装置の全体構造を示す断面図である。 図２３に示す半導体装置の回路構成を示すブロック図である。 図２３に示す半導体装置の上面側の内部構造を、封止体を透過して示す透視平面図である。 図９に対する比較例である半導体装置の配線基板の下面側における、半田ボールの平面配置と、高さの関係を示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
（実施の形態１）
本実施の形態ではＢＧＡ型の半導体装置の例として、第１半導体装置（第１半導体パッケージ）上に第２半導体装置（第２半導体パッケージ）を積層してシステムを構成したパッケージオンパッケージ(Package on Package：ＰＯＰ)型半導体装置（以下、単にＰＯＰと記載する）を取り上げて説明する。
ＰＯＰは、例えば、コントローラ系チップが搭載された第１半導体パッケージと、ＤＲＡＭやフラッシュメモリのようなメモリ系チップが搭載された第２半導体パッケージとで構成され、第１半導体パッケージの上に第２半導体パッケージが積層される。そして、下段の第１半導体パッケージの下面に設けられた外部端子を介して、例えば小型情報通信端末機器である携帯電話など、外部電子機器のマザーボード（実装基板）などに実装される。
他方、ＰＯＰと異なる形態の半導体パッケージとして、一枚の配線基板上に種類の異なる複数の半導体チップ（例えばコントローラ系チップとメモリ系チップ）を実装して、１つの半導体パッケージ内にシステムを構成するシステム・イン・パッケージ(System In Package：ＳＩＰ)型半導体装置（以下、単にＳＩＰと記載する）がある。
ＰＯＰは、複数枚の配線基板を備えているので、システムの多機能化に伴ってコントローラ系チップの入出力端子数が増加した場合でも、同一実装面積のＳＩＰに比べて信号配線の量を増やすことができる利点がある。また、ＰＯＰは、各配線基板にチップを実装した後にチップ同士を接続するので、チップ同士を接続する工程に先立って、チップと配線基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの低減に有効である。また、ＳＩＰと比較してシステムの少量・多品種化にも柔軟に対応できる。
図１は本実施の形態の半導体装置の全体構造を示す断面図、図２は図１に示す半導体装置の回路構成を示すブロック図である。本実施の形態では、本願発明者が具体的に検討した半導体装置の例として、小型情報通信端末機器である携帯電話に搭載されるＰＯＰについて説明する。
図１において、ＰＯＰ（半導体装置）１は、マイコンチップ（半導体チップ）２が実装されたベース基板（下段側配線基板）３の上部に、メモリチップ（半導体チップ）４が実装されたメモリ基板（上段側配線基板）５を重ね合わせた２層構造の積層型パッケージである。つまり、ＰＯＰ１は、ベース基板３の上面（表面、主面）３ａにマイコンチップ２が搭載されたベースパッケージ（下段側パッケージ）６、およびメモリ基板５の上面（表面、主面）５ａにメモリチップ４が搭載されたメモリパッケージ（上段側パッケージ）７を有し、これら複数のパッケージを、導電性部材を介して電気的に接続することにより、システムを構成している。ここで、本実施の形態１で使用される導電性部材は半田ボール８であるが、これに限定されるものではなく、ベース基板３とメモリ基板５との導通を図れるものであれば、ポスト状に形成された電極であってもよい。
半田ボール８は、Ｐｂ（鉛）を実質的に含まない、所謂、鉛フリー半田であり、例えばＳｎ（錫）のみ、Ｓｎ（錫）−Ｂｉ（ビスマス）、またはＳｎ（錫）−Ａｇ（銀）−Ｃｕ（Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田、あるいは半田ボールについて説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
また、本実施の形態のＰＯＰ１は互いに独立して駆動する複数種の制御回路（システム）を有している。例えば、携帯電話に搭載されるＰＯＰ１は、図２に示すように、携帯電話のベースバンド転送を制御するシステムと、アプリケーションを制御するシステムを有している。ＰＯＰ１は、複数種のシステムを制御するが、各システムは、ベースパッケージ６が有する１個のマイコンチップ２により制御される。
したがって、マイコンチップ２は、各システムを制御するためのコア回路（制御回路を含む主要回路）を複数有している。言い換えれば、マイコンチップ２は、複数種の制御回路（例えば、ベースバンド用制御回路とアプリケーション用制御回路）を有している。このように複数種の制御回路を１つのマイコンチップ２に含めることにより、各制御回路を別々の半導体チップに形成する場合と比較してＰＯＰ１のパッケージサイズを小さくすることができる。なお、各コア回路は、システムを制御するための各種回路をそれぞれ有し、制御システムを構成している。この観点から、マイコンチップ２は、１個の半導体チップ内に形成された複数の集積回路によりシステムを構成するＳＯＣ（System on Chip）である。
一方、ＰＯＰ１が有する各システムは、それぞれ独立したメモリチップ４を有している。例えば、図２に示すようにベースバンド用制御回路と電気的に接続されるベースバンド用のメモリチップ４Ａ、およびアプリケーション用制御回路と電気的に接続されるアプリケーション用のメモリチップ４Ｂを有している。これらメモリチップ４は、ＰＯＰ１が有する各システムにおいて、主記憶装置として機能するが、システム毎に必要な記憶容量が異なる。
例えば、本実施の形態では、ベースバンド用のメモリチップ４Ａとして、５１２メガビットの記憶容量を有するＤＲＡＭ（Dynamic Random Access Memory）回路が形成されたメモリチップ４Ａを１個有している。また、アプリケーション用のメモリチップ４Ｂとしては、ベースバンド用よりも記憶容量の大きい、例えば１ギガビットの記憶容量を有するＤＲＡＭ回路が形成されたメモリチップ４Ｂを２個有している。より詳しく説明すると、メモリチップ４には、各メモリチップ４が有するメモリセルアレイの読み出し／書き込み時に、２ビットや４ビット、あるいは８ビット分に相当するセルを一度にアクセスする、所謂ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）回路が、それぞれ形成されている。なお、図２に示す回路構成例では、信号電流を入出力する配線経路、および電源電位Ｖｃｃを供給する配線経路は、制御回路の種類（システムの種類）毎にそれぞれ独立して形成しているが、基準電位Ｖｓｓを供給する配線経路については、複数種の制御回路（システム）で兼用化することにより、ＰＯＰ１の端子数の低減を図っている。
ＰＯＰ１は、メモリ基板５（図１参照）の上面（表面）に３枚のメモリチップ４を積層して２．５ギガビットの記憶容量を実現しているが、メモリ基板５に実装するメモリチップ４の記憶容量や枚数は、適宜変更することができる。すなわち、ＰＯＰ１は、メモリ基板５に実装するメモリチップ４の記憶容量や枚数を変更することにより、マイコンチップ２が実装されたベースパッケージ６側の仕様をほとんど変更することなく、多品種の半導体装置を製造することができる。
また、ＰＯＰ１では、図２に示すマイコンチップ２の内部インタフェース端子ＩＩＦと、メモリチップ４の内部インタフェース端子ＩＩＦが、制御回路の種類（システムの種類）毎にそれぞれ電気的に接続されている。この内部インタフェース端子ＩＩＦ間を接続する配線経路ＩＩＦＰは、それぞれ、配線経路ＴＰを介してベースパッケージ６が有する外部インタフェース端子ＯＩＦに接続されている。換言すれば、メモリチップ４の内部インタフェース端子ＩＩＦが、マイコンチップ２の内部インタフェース端子ＩＩＦを介さずに、直接、外部インタフェース端子ＯＩＦに電気的に接続する配線経路ＴＰが形成されている。
このように配線経路ＴＰを形成し、外部インタフェース端子ＯＩＦをＰＯＰ１の外部に露出することにより、メモリチップ４単独でのテスト（スタンバイ電流やリークテスト等の電流測定等）を行うことができる。
また、ベースパッケージ６とメモリパッケージ７を積層するＰＯＰ１においては、配線経路ＴＰを形成することは、ＰＯＰ１の信頼性を向上させる観点から特に有効である。以下図１および図２を用いて説明する。
ＰＯＰ１の製造方法の一態様として、ベースパッケージ６とメモリパッケージ７をそれぞれ別々の場所（例えば、別々の工場、あるいは別々の事業者）で製造し、これをＰＯＰ１として組み立てる方式がある。この場合、例えば、ベースパッケージ６の製造工程において、ベース基板３が有する配線に断線不良が発生すると、断線箇所によってはベースパッケージ６の完成段階で行う電気的テストによっては検出が困難となる場合がある。
例えば、図２に示すマイコンチップ２の内部インタフェース端子ＩＩＦと、メモリチップ４の内部インタフェース端子ＩＩＦを電気的に接続する配線経路ＩＩＦＰは、図１に示すベース基板３において、マイコンチップ２に接続される端子（ボンディングリード）１１ａと、メモリパッケージ７に接続される端子（ボンディングリード）１１ｂをベース基板３に形成された配線（図示は省略）を介して電気的に接続される。しかし、ベースパッケージ６の完成段階で行うテスト工程においては、マイコンチップ２に対するＡＣ／ＤＣテストや、マイコンチップ２から半田ボール（バンプ電極、外部端子）１３に至る配線経路の導通／非導通を確認するテストを行う。したがって、端子１１ａと端子１１ｂを接続する配線経路に断線が生じていた場合であっても、このテスト工程では、検出することが困難である。
そこで、本実施の形態では、図２に示すように内部インタフェース端子ＩＩＦ間を接続する配線経路ＩＩＦＰは、それぞれ、配線経路ＴＰを介してベースパッケージ６が有する外部インタフェース端子ＯＩＦに接続している。これにより、例えば、外部インタフェース端子ＯＩＦをテスト用の端子として用いれば、例えば、ベースパッケージ６が完成した段階で行うテスト工程においても、図１に示す端子１１ａと端子１１ｂを接続する配線経路における断線不良の有無を検出することができる。
＜ベースパッケージ＞
次に、図１に示すベースパッケージ６の構造について説明する。図３は図１に示すベースパッケージの上面側を示す平面図、図４は図３に示すマイコンチップを取り除いた状態を示す平面図、図５は図４に示すＡ部を拡大して示す要部拡大平面図である。また、図６は、図３に示すマイコンチップの主面における制御回路のレイアウト例を模式的に示す平面図である。
ベースパッケージ６が有するベース基板３は、例えばビルドアップ工法によって製造された４層の配線層（表面配線層、裏面配線層および２層の内層配線）を有する多層配線基板である。また、各配線層同士を電気的に絶縁する絶縁層は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、４層の配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成されている。図１では、これらの配線の図示が省略されており、ベース基板３の上面３ａに形成された端子（電極、ボンディングリード）１１と、ベース基板３の下面（裏面）３ｂに形成された外部入出力用のランド（端子、電極）１２のみが示されている。
図３に示すように、ベース基板３の上面３ａは、平面形状が四角形からなり、本実施の形態では、例えば、正方形である。また、ベース基板３の上面３ａには、複数の端子（ボンディングリード）１１が形成されている。また、端子１１は、上面３ａにおいて、マイコンチップ２のチップ搭載領域３ｃ内に配置される端子１１ａ（図４参照）と、端子１１ａよりも上面３ａの周縁部側、すなわち、マイコンチップ２のチップ搭載領域３ｃ（図４参照）よりも外側に配置される端子１１ｂ（図４参照）とからなり、それぞれ複数配置されている。端子１１ａは、マイコンチップ２と電気的に接続され、端子１１ｂは、メモリパッケージ７と電気的に接続されている。
一方、図１に示すベース基板３の下面（裏面）３ｂは、平面形状が四角形からなり、本実施の形態では、例えば、上面３ａと等しい大きさの正方形である。下面３ｂには、ベース基板３の図示しない配線層を介して、上面３ａに形成された端子１１と電気的に接続されるランド１２が形成されている。ランド１２は、半田ボール１３が配置（接合）されたバンプ電極搭載用のランド１２ａと、半田ボール１３が配置されず、ベース基板３の下面３ｂから露出するテスト用のランド１２ｂとからなる。下面３ｂにおけるランド１２ａ、１２ｂの平面配置は、後で詳細に説明する。なお、テスト用のランド１２ｂは、上記したように、マイコンチップ２とメモリチップ４とを電気的に接続する配線系路から引き出されており、マイコンチップ２に形成された複数のパッド（電極パッド）２ｄのうち、メモリチップ４に形成されたパッド４ｄと電気的に接続されるパッド（電極パッド）２ｄと電気的に接続されている。
ベース基板３の上面３ａのチップ搭載領域３ｃには、マイコンチップ２が搭載されている。マイコンチップ２は、図１に示すように主面２ａ、主面２ａと反対側に位置する裏面２ｂ、および主面２ａと裏面２ｂの間に位置する側面２ｃを有している。主面２ａおよび裏面２ｂは、平面形状が四角形からなり、本実施の形態では、例えば、正方形である。
また、図６に示すように、マイコンチップ２の主面２ａには、複数のコア回路が形成され、主面２ａの外縁を構成する各辺に沿ってコア回路と電気的に接続される複数のパッド（電極パッド）２ｄが形成されている。パッド２ｄは、コア回路が形成されるコア回路形成領域２ｅを囲むように配置されている。
本実施の形態では、前記の通り、ベースバンド用のコア回路と、アプリケーション用の制御回路がコア回路形成領域２ｅ内に形成された例を示している。このように、１個のマイコンチップ２に複数のコア回路を形成する場合、必要な外部端子（パッド２ｄ）の数が増大する。したがって、本実施の形態では、複数のパッド２ｄは、主面２ａの外縁を構成する各辺に沿って、それぞれ複数列（図６では、２列）で配置している。このようにパッド２ｄを複数列で配置する場合、パッド２ｄに接続される配線（半導体チップ内の配線）、あるいは、図４に示す端子１１ａに接続される配線の配置スペースを確保する観点から、各列のパッド２ｄを千鳥状に配置することが好ましい。つまり、第１列目に配置されるパッド２ｄの中心が、第２列目において隣り合って配置される２つのパッド２ｄの間の延長線上に位置するように配置することが好ましい。
また、図６に示すように、主面２ａに複数のコア回路を形成する場合、一方のコア回路を主面２ａの外縁を構成する一辺（第１の辺）に沿って配置し、他方のコア回路を、これと異なる辺（第２の辺）に沿って配置することが好ましい。本実施の形態では、ベースバンド用のコア回路とアプリケーション用のコア回路を互いに対向する辺に沿って、それぞれ配置している。これにより、各コア回路に接続されるパッド２ｄを、各コア回路が配置される辺に沿って、それぞれ集約して配置することができるため、コア回路から、パッド２ｄまでの配線距離を短縮することができる。例えば、本実施の形態では、ベースバンド用のコア回路に接続されるパッド２ｄは、ベースバンド用のコア回路が配置される辺に沿って、一辺を専有して配置されている。一方、アプリケーション用のコア回路に接続されるパッド２ｄは、アプリケーション用のコア回路が配置される辺に沿って、一辺を専有して配置されている。
なお、図６では、主面２ａの外縁を構成する４辺に沿って、それぞれ２列ずつのパッド２ｄを配置した例を示しているが、パッド２ｄの配列数は、各コア回路と接続されるパッド２ｄの数に応じて適宜変更することができる。例えば、一方のコア回路に接続されるパッド２ｄの数が、他方のコア回路に接続されるパッド２ｄの数と比較して少ない場合には、接続されるパッド数が少ないコア回路のパッド２ｄは１列で配置することもできる。
また、図１に示すようにマイコンチップ２は、主面２ａがベース基板３の上面３ａと対向するように、ベース基板３上に搭載されている。また、マイコンチップ２の主面２ａに形成された複数のパッド２ｄは、ベース基板３の上面３ａに形成された複数の端子１１ａと、例えば、金（Ａｕ）からなる複数のバンプ（導電性部材、突起状電極）１４を介してそれぞれ電気的に接続されている。すなわち、フェイスダウン実装（フリップチップ接続）である。フェイスダウン実装は、パッド２ｄに形成されたバンプ１４を介して端子１１ａと電気的に接続するので、ワイヤを介して接続するフェイスアップ実装と比較してベース基板３の上面３ａにおける実装面積を小さくすることができる。また、ワイヤループ高さを考慮する必要がないので、実装高さを低減することができる。
また、マイコンチップ２の主面２ａとベース基板３の上面３ａの間には、アンダフィル樹脂（封止樹脂、封止体）１５が配置され、マイコンチップ２の主面２ａ側を封止することにより、バンプ１４と端子１１ａとの接合信頼性を向上している。フェイスダウン実装では、パッド２ｄが形成される主面２ａをベース基板３の上面３ａと対向させて搭載するので、主面２ａと上面３ａの間をアンダフィル樹脂１５で封止すれば、マイコンチップ２とベース基板３の接合部を保護することができる。したがって、マイコンチップ２の裏面２ｂ側には、樹脂などの封止体は配置されず、裏面２ｂは露出している。このため、ループ状に形成されたワイヤを有するフェイスアップ実装の場合と比較して、ベースパッケージ６の厚さを薄型化することができる。
＜メモリパッケージ＞
次に、図１に示すメモリパッケージ７の構造について説明する。図７は図１に示すメモリパッケージの上面側の内部構造を、封止体を透過して示す透視平面図、図８は図１に示すメモリパッケージの下面側を示す平面図である。
メモリパッケージ７が有するメモリ基板５は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。図７に示すように、メモリ基板５の上面５ａは、平面形状が四角形からなり、例えば、図３に示すベース基板３の上面３ａと同じ大きさである。また、メモリ基板５の上面５ａには、複数の端子（ボンディングリード）２１が形成されている。端子２１は、上面３ａにおいて、メモリチップ４の搭載領域よりも外側に複数配置されている。
一方、図８に示すメモリ基板５の下面（裏面）５ｂは、平面形状が四角形からなり、例えば、図３に示すベース基板３の上面３ａと同じ大きさである。下面５ｂには、メモリ基板５の図示しない配線経路を介して、上面５ａに形成された複数の端子２１とそれぞれ電気的に接続されるメモリパッケージインタフェース用のランド２２が複数形成されている。図１に示すように、複数のランド２２は、その露出面にそれぞれメモリパッケージインタフェース用の半田ボール８が形成されている。
メモリ基板５のランド２２に接続された半田ボール８（図１参照）は、図１に示すベース基板３の上面３ａの外周部に形成された端子１１ｂにも電気的に接続されており、これにより、マイコンチップ２が実装されたベース基板３とメモリチップ４が実装されたメモリ基板５とが電気的に接続されている。半田ボール８は、ベース基板３に実装されたマイコンチップ２の裏面２ｂとメモリ基板５の下面５ｂとが接触しないよう、マイコンチップ２の主面２ａとベース基板３の上面３ａとの間に形成されたバンプ１４の高さと、マイコンチップ２の厚さとの合計の厚さよりも大きい直径を有している。
メモリパッケージ７は、前記の通り、ベースバンド用のメモリチップ４Ａ、１個とアプリケーション用のメモリチップ４Ｂ、２個からなる合計３個のメモリチップ４を有している。複数のメモリチップ４は、メモリ基板５の上面５ａに積層され、それぞれ、図示しない接着材を介して搭載されている。
各メモリチップ４は、図１に示すように、それぞれ、主面４ａ、主面４ａと反対側に位置する裏面４ｂ、および主面４ａと裏面４ｂの間に位置する側面を有している。主面４ａおよび裏面４ｂは、平面形状が四角形からなる。メモリチップ４の記憶容量はメモリセルアレイの面積と相関があり、一般に、主面４ａの面積が大きい程、記憶容量が大きくなる。したがって、本実施の形態では、メモリチップ４Ｂの面積はメモリチップ４Ａの面積よりも大きい。このため、面積の大きいメモリチップ４Ｂを下層に、面積の小さいメモリチップ４Ａを上層に積層し、チップ積層時、あるいはワイヤボンディング時の安定化を図っている。各メモリチップ４は、裏面４ｂがメモリ基板５の上面５ａと対向するように搭載されている。すなわち、フェイスアップ実装である。
また、各メモリチップ４の主面４ａには、それぞれ、主面４ａの外縁を構成する４辺のうち、１辺に沿って配置される複数（図７参照）のパッド（電極パッド）４ｄが形成されている。パッド４ｄは、それぞれ、金（Ａｕ）など、からなるワイヤ（導電性部材）２３を介して、メモリ基板５の上面に形成された端子２１に電気的に接続されている。
ここで、各メモリチップ４Ｂは、パッド４ｄが配置される辺を同じ方向に向けて搭載され、それぞれワイヤ２３を介してアプリケーション用のコア回路に接続される端子２１Ｂに接続されている。また、メモリチップ４Ｂのパッド４ｄが配置される辺は、マイコンチップ２の主面２ａにおいて、アプリケーション用のコア回路が配置される辺と同じ方向を向いている。
一方、メモリチップ４Ａは、パッド４ｄが配置される辺を、メモリチップ４Ｂのパッド４ｄが接続される辺と異なる辺の方向（本実施の形態では、対向する辺の方向）に向けて搭載され、ワイヤ２３を介してベースバンド用のコア回路に接続される端子２１Ａに接続されている。また、メモリチップ４Ａのパッド４ｄが配置される辺は、マイコンチップ２の主面２ａにおいてアプリケーション用のコア回路が配置される辺と同じ方向を向いている。
このように、メモリチップ４のパッド４ｄが配置される辺を、接続される回路の種類毎に異なる方向に向けて搭載することにより、各メモリチップ４とマイコンチップ２を電気的に接続する配線経路長を短縮することができる。この結果、配線のインピーダンス成分を低減することができる。特に、ＤＤＲＳＤＲＡＭは、駆動周波数が高いため、配線経路長を短くすることにより、インピーダンス成分を低減することが、半導体装置の信頼性（電気的特性）の観点から特に重要である。また、配線経路長を短くすると、不要なノイズを拾う可能性、あるいは、断線する可能性も抑制することができるので、この観点からも、半導体装置の信頼性を向上させることができる。
なお、図７では、メモリ基板５の上面５ａにおいて、上面５ａの外縁を構成する４辺のうち、１辺に沿って端子２１Ａを１列で、その対向する１辺に沿って端子２１Ｂを２列で配置する例を示している。しかし、端子２１を配列する列数は、図７に示す例に限定されず、メモリチップ４の端子数、あるいは積層数に応じて適宜変更することができる。
図１に示すメモリパッケージ７では、メモリチップ４のパッド４ｄがワイヤ２３を介して端子２１に接続（接合）されるため、接合部やワイヤ２３を保護する必要がある。このため、メモリ基板５の上面５ａには、封止体（封止樹脂）２４が形成され、各メモリチップ４およびワイヤ２３は、封止体２４に封止されている。
＜ベース基板の詳細構造＞
次に、本実施の形態のベース基板３の詳細な構造について説明する。まず、ＢＧＡ型の半導体装置をマザーボードなどの実装基板に実装する際に生じる課題について、本願発明者らが検討した内容について説明する。なお、説明を単純化するため、図１に示すベース基板３に相当する配線基板上にマイコンチップ２に相当する１個の半導体チップが、フェイスダウン実装で搭載された半導体装置（ベースパッケージ６に相当）を例として説明する。図９は、本実施の形態の半導体装置の配線基板の下面側における、半田ボールの平面配置と、高さの関係を示す説明図である。また、図２６は、図９に対する比較例である半導体装置の配線基板の下面側における、半田ボールの平面配置と、高さの関係を示す説明図である。
図９に示す半導体装置３０と図２６に示す半導体装置６０は、配線基板の下面側における半田ボール１３の平面配置が相違する。半導体装置６０が有する配線基板６１の下面６１ｂにおいて、半田ボール１３は、最外周および最内周が四角形を構成する枠状に配置されている。
一方、図９に示す半導体装置３０において、配線基板３１の下面（裏面）３１ｂは、下面３１ｂの中心と同一の中心を持つ円形形状から成る領域３１Ａ、下面３１ｂの中心と同一の中心を持つ円形の外縁形状から成り、領域３１Ａの周囲に領域３１Ａと隣接して位置する領域３１Ｂと、下面３１ｂの４つの角部を含み、領域３１Ｂの周囲に領域３１Ｂと隣接して位置する領域３１Ｃと、を有している。半田ボール１３は、領域３１Ａを取り囲む円環状の領域３１Ｂ内に全てが配置され、領域３１Ａおよび領域３１Ｃには配置されていない。換言すれば、半田ボール１３は、配線基板３１の下面３１ｂが有する角部を含む領域３１Ｃに配置されていない。本実施の形態では、領域３１Ｂの外縁を構成する円が、下面３１ｂの内接円よりも大きいので、領域３１Ｃは、複数存在するが、この複数の領域３１Ｃのいずれにも、半田ボール１３は形成されていない。半田ボール１３を下面３１ｂの角部に配置しないことにより、半導体装置３０を実装基板に実装する際の実装不良を防止ないしは抑制することができる。以下その理由について説明する。
図１０は、図９に示す半導体装置を実装基板に実装する前後の状態を示す要部断面図である。ＢＧＡ型の半導体装置３０を実装基板（マザーボード）４０に実装する場合、半導体装置３０の下面３１ｂと、実装基板４０の実装面（上面）４０ａを対向させて実装する。実装面４０ａには、各半田ボール１３の配置と対向する位置に、複数の端子（実装基板側端子）４１が配置され、各端子４１の表面には、半田ボール１３と接合させるための半田（クリーム半田、実装基板側導電性接合材料）４２が形成されている。実装時には、半導体装置３０および実装基板４０を実装温度（例えば、鉛フリー半田の溶融温度を超えた２６０℃）まで加熱して、半田ボール１３と半田４２を対向接触させて接合する。
ここで、図１０に示すように、半導体装置３０の配線基板の下面３１ｂおよび実装基板４０の実装面４０ａが平坦な状態においては、複数の半田ボール１３の高さ（実装基板４０側の頂点の位置）および半田４２の高さ（半導体装置３０側の頂点の位置）が略一定となるため、全ての半田ボール１３を確実に実装することができる。
ところが、半導体装置３０は、線膨張係数が異なる複数の部材からなる。例えば、配線基板３１を構成する樹脂材料の線膨張係数は、配線基板３１に搭載されたマイコンチップ２を構成する材料（例えばシリコン）と比較して大きい。このため、この線膨張係数の相違に起因して、図９に示すように反りが生じ、配線基板３１の下面３１ｂにおいて、各半田ボール１３の高さにバラツキが発生する。特に、半導体装置３０のように、マイコンチップ２をフェイスダウン実装する場合、配線基板３１の上面３１ａ全体を樹脂で封止する訳ではない。このため、フェイスアップ実装を行って、配線基板の上面全体を樹脂封止した半導体装置と比較すると配線基板３１上の樹脂成分の量が少ないため、線膨張係数の差が特に大きくなり、反りが生じやすい。この結果、フェイスダウン実装を行っている半導体装置３０では特に反りに起因する半田ボール１３の高さのバラツキが大きい。この各半田ボール１３の高さのバラツキの程度は、取り付け面に対する半田ボール１３の頂点の平坦度の均一性（コプラナリティと呼ばれる）に影響する。配線基板３１を前記したようにプリプレグで構成することにより、ある程度反りの程度を抑制することはできるが、この場合であっても反りを完全に防止することは困難である。このため、図１０に示す一部の半田ボール１３（例えば、外周側に配置された半田ボール１３）が、実装基板４０の半田４２と接触せず、実装不良（電気的接続不良）となる場合がある。
各半田ボール１３の高さのバラツキは、端子４１に配置（塗布）する半田４２の配置量（塗布量）を増加させることにより、ある程度対応することができる。しかし、近年の半導体装置に対する、小型化、高機能化の要求により、より小さい面積で、多くの端子４１を配置する必要があるため、隣り合う半田４２同士の短絡を防止する観点から半田４２の配置量を増大させることが難しい。また、同様の観点から、半田ボール１３の配置ピッチを狭小化すると、半田ボール１３の高さ（大きさ）を低く（小さく）する必要があるため、各半田ボール１３の高さのバラツキに対する許容範囲（マージン）は狭くなる。例えば、半田ボール１３の配置ピッチ（中心間距離）が０．５ｍｍである場合には、半田ボール１３の高さ（配線基板３１の下面３１ｂから頂点までの距離）は０．２５ｍｍであるが、配置ピッチが０．４ｍｍとなると、前記高さは０．２ｍｍとなる。つまり、半田ボール１３の高さが２０％低下することとなり、高さのバラツキに対する許容範囲が極端に低下する。このため、配置ピッチが０．４ｍｍ以下の半導体装置３０では、反りに起因する実装不良が発生する懸念が特に増大する。
そこで、本願発明者らは、半導体装置３０の反りについて検討を行い、半導体装置３０の反りには、以下の特徴があることを見出した。図１１は、図９に示す配線基板の下面側の高低差の平面分布を示す説明図である。図１１では、半導体装置３０を実装する際の温度を想定し、２６０℃に加熱した場合の配線基板３１の下面３１ｂにおける高低差の平面分布を、モアレ（干渉縞）技術を用いて解析し、等高線として示している。
半導体装置を２６０℃に加熱した場合、下面３１ｂの中心に近い領域が、その周囲の領域よりも下方向（すなわち図１０に示す実装基板４０に近づく方向）に反ることが判った。また、図１１において、下面３１ｂにおける等高線は、下面３１ｂの中心を軸とする同心円を描くように分布していることが判る。つまり、図１０において、下面３１ｂの中心からの距離が遠くなる程、実装基板４０の実装面４０ａと下面３１ｂの距離が遠くなり、下面３１ｂの外縁付近に半田ボール１３を配置した場合、該半田ボール１３は、半田４２と接触しない可能性がある。特に、下面３１ｂの４つの角部は、下面３１ｂの中心からの距離が最も遠くなるため、この傾向が強い。また、下面３１ｂの中心からの距離が遠くなる程、反り量の増加の程度も増大する。つまり、配線基板３１の反り量は、中心からの距離が離れる程、比例的、あるいは指数関数的に増大する。
例えば、図１１に示す最も内側の円の内側の領域では、配線基板３１の下面３１ｂの中心を基準として、０μｍ〜２０μｍの範囲で反りが生じている。また、中間の円の内側の領域では、これよりも反り量が増大し、配線基板３１の下面３１ｂの中心を基準として、２０μｍ〜４０μｍの範囲で反りが生じている。また、最も外側の円の内側の領域では、これより反り量が増大し、４０μｍ〜６０μｍの反り量となる。また、最も外側の円よりもさらに外側の領域、すなわち、下面３１ｂの角部においては、さらに反り量が増大し、反り量は６０μｍ〜８０μｍとなっている。前記したように、半田ボール１３の高さが０．２ｍｍ（２００μｍ）である場合には、下面３１ｂの最大高低差である８０μｍは、半田ボール１３の高さの４０％を占めることとなる。半田ボール１３の高さにバラツキが生じる要因としては、配線基板３１の反りの他、各半田ボール１３の大きさのバラツキもある。このため、角部に半田ボール１３を配置した場合、この半田ボール１３が実装不良の原因となる可能性が最も高い。
つまり、下面３１ｂに半田ボール１３を配置する場合、最も実装不良（電気的接続不良）が発生する可能性が高い下面３１ｂの角部には、半田ボール１３を配置しないことにより、実装不良を抑制することができる。
また、図９に示すように、下面３１ｂの中心を中心軸とする円環状の領域３１Ｂ内に全ての半田ボール１３を配置することにより、最も高低差のある半田ボール１３間の距離Ｄ１を図２６に示す半導体装置６０と比較して小さくすることができる。詳細には、下面３１ｂの中心を軸とした円（第１円）の円周（第１円周）と、この第１円よりも半径が大きい円（第２円）の円周（第２円周）とで囲まれる領域３１Ｂ内に半田ボール１３を配置する。これにより、下面３１ｂの中心を軸とする同心円を描くように分布する図１１に示した等高線に沿って、半田ボール１３の配置領域を規定することとなる。このため、最外周に配置された半田ボール１３（下面３１ｂの中心から遠い位置に配置された半田ボール１３）から最内周に配置された半田ボール１３（下面３１ｂの中心に近い位置に配置された半田ボール１３）に至る距離Ｄ１をほぼ均一にすることができる。この結果、各半田ボール１３の高低差、すなわち高さのバラツキを抑制することができるので、実装不良を防止ないしは抑制することができる。
なお、実装不良の原因となるコプラナリティは、半田ボール１３の実装基板側の頂点の高さのバラツキとして定義される。したがって、図９に示すように、少なくとも全ての半田ボール１３の頂点、すなわち半田ボール１３の中心が領域３１Ｂ内に収まるように配置されていれば、実装不良を抑制することができる。
本実施の形態によれば、前記の通り実装不良を防止ないしは抑制することができるので、半導体装置の信頼性を向上させることができる。ところが、単に、下面３１ｂの角部に端子を配置しない構成とした場合、端子の配置スペースが減少するため、半導体装置３０に必要な端子数によっては、全ての端子を配置することができなくなる場合がある。あるいは、必要な端子数を確保するため、下面３１ｂの平面寸法を大きくする必要が生じる場合がある。
そこで、本願発明者らは、配線基板３１の平面寸法の増加を抑制しつつ、反りが発生した場合であっても実装不良を抑制することのできる技術について検討した。
＜実装不良を抑制しつつ、半導体装置を小型化する技術の検討１＞
図１２は、図１に示すベース基板の下面側を示す平面図である。また、図１３および図１４は、図１に示すベース基板における配線経路を示す部分拡大断面図である。なお、図１３および図１４では、配線経路の例を判り易く示すため、配線経路に沿った断面を示している。
図１２において、ベース基板３の下面３ｂは、図９で説明した、配線基板３１の下面３１ｂと同様に、下面３ｂの中心と同一の中心を持つ円形形状から成る領域３Ａ、下面３ｂの中心と同一の中心を持つ円形の外縁形状から成り、領域３Ａの周囲に領域３Ａと隣接して位置する領域３Ｂと、下面３ｂの４つの角部を含み、領域３Ｂの周囲に領域３Ｂと隣接して位置する領域３Ｃと、を有している。また、領域３Ｂは、領域３Ａの外周円を内接する四角形と、領域３Ａの外周円とで囲まれた領域３Ｄを有している。
この領域３Ｄの面積は、領域３Ｃの面積よりも小さいため、領域３Ｃに半田ボール１３を配置して、領域３Ｄには半田ボール１３を配置しない半導体装置（例えば、図２６に示す半導体装置６０）と比較すると、半田ボール１３を配置するスペースが小さくなる。
ここで、下面３ｂには、複数のランド１２が形成されているが、半田ボール１３が配置されるランド１２ａ（図１３、図１４参照）は、円環状の領域３Ｂにのみ配置され、領域３Ａ、３Ｃには、半田ボールが配置されないテスト用のランド１２ｂが配置されている。このテスト用のランド１２ｂは、前記の通り、ベースパッケージ６の完成段階、あるいは、ＰＯＰ１の完成段階で、電気テストを行うための端子として用いるため、必ずしも半田ボール１３を配置して実装基板と接続しなければならない訳ではない。つまり、実装基板に実装する際の実装不良を考慮する必要がない。
このため、下面３ｂでは、実装基板と電気的に接続する必要のあるランド１２ａ（図１３、図１４参照）を円環状の領域３Ｂに優先的に配置し、実装不良を防止ないしは抑制している。また、実装基板と電気的に接続しないランド１２ｂを領域３Ａ、あるいは領域３Ｃに配置することにより、下面３ｂにおけるランド１２の配置スペースを増加させている。つまり、実装不良を防止ないしは抑制することができる領域３Ｂにランド１２ａ（図１３、図１４参照）を優先的に配置し、その他の領域３Ａ、３Ｃにランド１２ｂを配置することにより、ベース基板３の下面３ｂの平面寸法の増加を抑制しつつ、かつ、実装不良を抑制することができる。
なお、図１２では、領域３Ｂにも半田ボール１３を配置しないランド１２ｂを配置した例を示しているが、実装基板と電気的に接続するランド１２ａ（図１３、図１４参照）の数によっては、例えば、領域３Ｂに配置されるランド１２は、全てランド１２ａとし、各ランド１２ａに半田ボール１３を配置することもできる。この場合、実装不良を抑制しつつ、かつ、実装基板と電気的に接続する端子数を最大化することができる。また、この場合、配線基板３１の反りに起因して発生する応力を略均等に分散させることができるので、実装基板に実装した後においても、特定の半田ボール１３に応力が集中して破断することを防止することができる。
また、円環状の領域３Ｂに半田ボール１３を配置する場合、円の円周に沿って、放射状に配置することも考えられる。しかし、図１２に示すように、各半田ボール１３およびランド１２は、隣り合うランド１２同士、あるいは半田ボール同士の間隔が、等間隔となるように行列状に配置することが好ましい。半田ボール１３の配置ピッチを等間隔とすることにより、隣り合う半田ボール１３の短絡などを防止することができる。また、領域３Ｂ内における半田ボール１３の配置数の観点からも、配置ピッチを等間隔とした方が、配置数を最大化できる。
また、本実施の形態では、テスト用のランド１２ｂは、下面３ｂにおいて、最外周に配置されている。このため、図１３に示すように、ベース基板３の上面３ａにおいて、外周に沿って配置された端子１１ｂからテスト用のランド１２ｂに至る配線経路長を最短化することができる。したがって、テストを行う際のインピーダンス成分を低減することができるので、テスト時の信頼性を向上させることができる。また、テスト用の配線経路を最短化することにより、該配線経路が断線する可能性を低減することができる。この結果、テスト用の配線経路が断線することによる不良判定品の発生を抑制し、製造効率を向上させることができる。
図１２では、下面３ｂの最外周に配置するランド１２は、全て、テスト用のランド１２ｂとしている。これは、必要なテスト用の端子の数を確保するためである。ただし、テストに必要な端子数、あるいは、半田ボール１３を形成する必要がある端子数によっては、領域３Ｂ内に配置されるランド１２ｂをランド１２ａ（図１３、図１４参照）に置き換えることもできる。
ところで、本実施の形態では、図１３および図１４に示すように、マイコンチップ２に形成されたパッド２ｄの数は多いため、複数のパッド２ｄを、主面２ａの外縁を構成する各辺に沿って、それぞれ複数列で配置している。このため、マイコンチップ２を搭載するベース基板の端子１１ａは、各パッド２ｄと対向する位置に複数列で配置されている。また、メモリ基板５（図１参照）と電気的に接続される端子１１ｂも複数列で配置されている。ＰＯＰ１は、メモリ基板５（図１参照）に接続された内部インタフェース用の複数の端子１１ｂと、マイコンチップ２に接続された内部インタフェース用の複数の端子１１ａをそれぞれ電気的に接続することにより、システムを構成しているが、この端子１１ａ、１１ｂ間の電気的接続関係を以下のように確保している。
すなわち、各列の端子１１ａ、および端子１１ｂを、ベース基板３が有する異なる配線層に形成された配線を介してそれぞれ接続している。詳しくは、まず、図１３に示すように、複数列の端子１１ａの内、外側の列に配置された端子１１ａａは、ベース基板３の第１層目の配線層に形成された配線１６ａを介して、複数列の端子１１ｂの内、内側の列に配置された端子１１ｂａと電気的に接続されている。一方、図１４に示すように、複数列の端子１１ａの内、端子１１ａａよりも内側の列に配置された端子１１ａｂは、ベース基板３の第２層目の配線層に形成された配線１６ｂを介して、複数列の端子１１ｂの内、端子１１ｂａよりも外側の列に配置された端子１１ｂｂと電気的に接続されている。このように、端子１１ａ、１１ｂを複数の配線層に形成された配線を介してそれぞれ接続するのは、限られたスペース内で、電気的接続経路を確保するためである。つまり、各列の端子１１ａ、および端子１１ｂを、ベース基板３が有する異なる配線層に形成された配線を介してそれぞれ接続することにより、配線スペースを効率化することができるので、ベースパッケージ６を小型化することができる。
この場合、ベース基板３の下面３ｂ側に引き出されるテスト用の配線経路の全てを、半田ボール１３を配置する領域３Ｂの外側に位置する領域３Ｃに配置することもできる。しかし、本実施の形態では、図１３あるいは図１４に示すように、端子１１ａ、１１ｂの配置列毎に、領域３Ａ、３Ｃにそれぞれ引き出している。詳しくは、端子１１ａａ、１１ｂａ間を接続する配線経路は、図１３に示すように、領域３Ｃに引き出され、テスト用のランド１２ｂと電気的に接続されている。一方、端子１１ａｂ、１１ｂｂ間を接続する配線経路は、図１４に示すように、領域３Ａに引き出され、テスト用のランド１２ｂと電気的に接続されている。
このように、半田ボール１３を配置する領域３Ｂを挟んで、内側の領域３Ａと外側の領域３Ｃの双方に、テスト用のランド１２ｂを配置するのは以下の理由による。まず第１に、テスト用のランド１２ｂを配置する領域が増加するため、ランド１２ｂの配置数を増加させることができる。また、第２に、ベース基板３の下面３ｂ側に引き出すための配線スペースを広く確保できるので、ベース基板３の配線層数の増大を抑制することができる。また、ベース基板３の上面３ａにおいて、外側の列に配置された端子１１ａａは、上面３ａの外側方向に、内側の列に配置された端子１１ａｂは、内側方向に配線を介して引き出す。したがって、外側に引き出して端子１１ｂａと接続した配線経路は、外側のランド１２ｂに、内側に引き出して端子１１ｂｂと接続した配線経路は、内側のランド１２ｂに、それぞれ接続することで、端子１１ａ、１１ｂから下面３ｂに形成されたランド１２ｂに至る配線経路を短くすることができる。これにより、テストを行う際のインピーダンス成分を低減することができるので、テスト時の信頼性を向上させることができる。
また、本実施の形態では、前記したように、ベースバンド用のシステムと、アプリケーション用のシステムを有しており、マイコンチップ２の主面２ａにおいて、各システムのパッド２ｄはそれぞれ異なる辺に寄せて配置されている。したがって、ベース基板３においても、端子１１ａ、１１ｂから下面３ｂに形成されたランド１２ｂに至る配線経路を短くする観点から、各システム用のランド１２ｂも、マイコンチップ２の主面２ａにおけるシステム毎のパッド２ｄの配置と同じ方向を向くように、それぞれ異なる辺に寄せて（沿って、集約して）配置している。これにより、互いに独立した複数種類の制御回路（システム）を有するマイコンチップ２の主面２ａにおいて、制御回路が形成される辺を基準として、この制御回路に接続される各端子（メモリパッケージ７のパッド４ｄ、端子２１、ランド２２、およびベースパッケージ６の端子１１ａ、１１ｂ、ランド１２ｂ）が同じ辺に沿って集約されることとなるので、各制御回路毎に、配線経路を大幅に短縮することができる。なお、上記したように、ベース基板３の下面３ｂにおける領域３Ａ内に配置されたテスト用のランド１２ｂは、半田ボール１３が配置されるランド１２ａと同様に、同心円状に配置されていないが、本実施の形態では、このテスト用のランド１２ｂ上には半田ボール１３を形成しないため、このテスト用のランド１２ｂを一箇所に集約させたとしても、半導体装置の信頼性を低下することはない。
＜実装不良を抑制しつつ、半導体装置を小型化する技術の検討２＞
次に、半導体装置の小型化の観点から、半田ボールの配置レイアウトについて、本願発明者らが検討した内容について説明する。図１５は、図１２に示す各半田ボールについて、流れる電流の種類毎のレイアウトを示す平面図、図１６は、図１５に示すＢ部を拡大した要部拡大平面図、図１７は、図１６に示す半導体装置を実装する実装基板の実装面を示す要部拡大平面図である。
図１５に示すように、本実施の形態では、実装不良の防止ないしは抑制の観点から、円環状の領域３Ｂに全ての半田ボール１３を配置する。ところが、半田ボール１３を円環状の領域３Ｂに配置すると、並んで配置される半田ボール１３の列数が場所によって変化する。例えば、図１５に示す下面３ｂの外縁を構成する各辺の中央付近では、半田ボール１３は７列で配置されているが、各角部に近づくにつれて、領域３Ｄに配置される半田ボール１３が加わるため、列数が、８列、あるいは９列に増加する場所がある。
ところで、本実施の形態のＰＯＰ１（図１参照）を実装基板に実装する場合、実装基板の実装面に配置される実装基板側の端子（例えば、図１０に示す端子４１）は半田ボール１３と対向する位置に、それぞれ配置される。また、実装基板側の端子は、実装基板に形成された配線を介して各外部装置に電気的に接続されるが、配線を引き回すため、複数の配線層を有する多層配線基板が用いられる。この実装基板の配線層の層数は、一般に、並んで配置される端子の列数と同じ数の層数となる。
したがって、図１５に示すように、ＰＯＰ１（図１参照）が有する半田ボール１３の列数が、一部で８列あるいは９列となる場合において、単純に、半田ボール１３の数と対応させて実装基板側の端子を形成した場合、実装基板の配線層の層数は、最も多い列数に合わせて９層〜１０層とする必要がある。このように、実装基板の配線層の層数が増加すると、厚さが増大するため、ＰＯＰ１（図１参照）を搭載する機器全体としての厚さが増加する原因となる。そこで、本願発明者らは、実装基板の層数の増大を抑制する技術について検討した。
図１５において、半田ボール１３を流れる電流の種類は、信号電流、電源電位電流、基準電位電流の３種類に大別される。このうち、信号電流は、端子（半田ボール１３）毎に電流値や流すタイミングがユニークであるため、この信号電流が流れる半田ボール１３に接続される実装基板側の端子は、個別に形成する必要がある。他方、電源電位電流あるいは基準電位電流は、一般に複数の半田ボール１３に共通する電流を流す。したがって、例えば、複数の半田ボール１３を実装基板側の１個の端子と接続することもできる。なお、本実施の形態では、信号電流が流れる半田ボール１３が搭載されるランド１２（図１参照）は、マイコンチップ２の主面２ａに形成された複数のパッド２ｄのうちの信号用のパッド２ｄと電気的に接続されている。また、電源電位電流が流れる半田ボール１３が搭載されるランド１２ａは、マイコンチップ２の主面２ａに形成された複数のパッド２ｄのうちの電源電位用のパッド２ｄと電気的に接続されている。さらに、基準電位電流が流れる半田ボール１３が搭載されるランド１２ａは、マイコンチップ２の主面２ａに形成された複数のパッド２ｄのうちの基準電位用のパッド２ｄと電気的に接続されている。そして、これらのパッド２ｄは、外部電子機器と電気的に接続されるパッド（外部インタフェース用の端子）でもある。言い換えると、これらのパッド２ｄは、マイコンチップ２に形成された複数のパッド２ｄのうち、メモリチップ４のパッド（電極パッド）４ｄと電気的に接続されるパッド（電極パッド）２ｄ以外のパッド（電極パッド）２ｄである。そのため、実装基板４０との電気的な接続が必要とされる。なお、テスト用のランド１２ｂは、それぞれ電気的に接続されるパッド２ｄ、４ｄとの間で、信号電流の入出力を行う。
そこで、本実施の形態では、図１５、図１６に示すように、半田ボール１３の配置列数を増加させる原因となっている領域３Ｄにおいては、共通する電流が流れる半田ボール１３を隣り合って配置している。例えば、図１６では、共通する電源電位電流が流れる複数の半田ボール１３ｂを領域３Ｄに隣り合って並べて配置している。また、図１５に示す他の領域３Ｄでは、共通する基準電位電流が流れる複数の半田ボール１３ｃを隣り合って並べて配置している。
なお、電源電位あるいは基準電位が共通するとは、供給される電位の値が等しいことを指し、例えば、異なる複数種類の電位（第１電位と第２電位）を供給する場合は含まれない。また、信号電流の場合であっても、例えば、配線のインピーダンス成分を低減する観点から、同じタイミングで、同じ電流値の電流を複数の半田ボール１３ａに流す場合には、この共通する信号電流が流れる半田ボール１３ａであれば、領域３Ｄに隣り合って並べて配置することができる。ただし、共通する電流が流れる半田ボール１３は、一般に、電源電位や基準電位を共通する半田ボール１３ｂ、１３ｃの方が、数が多いので、これらを領域３Ｄに配置することが特に好ましい。
このように、領域３Ｄに共通する電流が流れる半田ボール１３を隣り合って並べて配置した場合、図１７に示すように、実装基板４０の実装面４０ａでは、領域３Ｄ（図１６参照）に配置された複数の半田ボール１３（図１６参照）を信号電流が流れる端子（ランド）４１ａよりも面積の大きい端子（ランド、ベタパターン）４１ｂと接続することができる。この端子４１ｂは、ビア（層間導電路）４３を介して下層の配線に電気的に接続されている。この結果、実装面４０ａにおける端子４１の列数を一定にすることができるので、実装基板４０の配線層の増加を抑制することができる。つまり、実装基板４０を薄型化することができる。
なお、共通する電流が流れる複数の半田ボール１３を隣り合って並べて配置するのは、領域３Ｄには限定されず、例えば、領域３Ｄ以外の領域３Ｂに配置される半田ボール１３に適用することもできる。ただし、共通の電流が流れる半田ボール１３の配置を１箇所に集約すると、集約した箇所から図１に示すマイコンチップ２やメモリチップ４に配線する配線経路が、かえって長くなる場合もある。したがって、実装基板４０の層数の増加を防止する観点から効果が高い領域３Ｄにおいて適用することが、特に好ましい。
＜半導体装置の製造方法＞
次に図１に示すＰＯＰ１の製造方法について説明する。
本実施の形態のＰＯＰ１の製造方法は、図１に示すベースパッケージ６、およびメモリパッケージ７をそれぞれ準備する工程と、ベースパッケージ６の端子１１ｂとメモリパッケージ７のランド２２を、半田ボール８を介して電気的に接続し、ＰＯＰ１として組み立てる工程と、を有している。以下、各パッケージを準備する工程および組み立て工程について順に説明する。
図１に示すベースパッケージ６を準備する工程では、まず、配線基板を準備する。図１８は、本実施の形態のベースパッケージ準備工程における、配線基板準備工程を示す要部拡大断面図である。
本工程では、図１８に示すマトリクス基板（多数個取り配線基板）３５を準備する。マトリクス基板３５は、複数の製品形成領域３５ａが例えば、行列状に配置された配線基板であって、各製品形成領域３５ａが、図１に示すベース基板３に相当する。また、各製品形成領域には、図１に示す端子１１、ランド１２、あるいは各端子間を電気的に接続する配線等が、予め形成されている。
次に、マトリクス基板３５の上面３ａにマイコンチップ２（図１参照）を搭載する。図１９は、図１８に示す配線基板の上面にマイコンチップを搭載する工程を示す要部拡大断面図である。
本工程は、マイコンチップ２の主面２ａがマトリクス基板３５の上面３ａと対向した状態で、マイコンチップ２の主面に形成されたパッド２ｄと、マトリクス基板３５の上面３ａに形成された端子１１ａを、バンプ１４を介して接合するフェイスダウン実装により行う。バンプ１４による接合方法は、例えば、各端子１１ａの表面に、予め半田を配置しておき、マイコンチップ２を加熱した状態で、端子１１ａの方向に押しつけることにより、金からなるバンプ１４と、半田とが、金−半田接合により、接合する。
次に、マイコンチップ２の主面２ａとマトリクス基板３５の上面３ａの間に、アンダフィル樹脂を配置し、マイコンチップ２の主面２ａを樹脂封止する。図２０は、図１９に示すマイコンチップの主面側にアンダフィル樹脂を配置する工程を示す断面図、図２１はアンダフィル樹脂の供給（充填）方向を模式的に示す要部拡大平面図である。
本工程では、前記した金−半田接合を行う工程における熱を加えつづけながら、マイコンチップ２の主面２ａとマトリクス基板３５の上面３ａの間に、アンダフィル樹脂１５を供給（充填）する。アンダフィル樹脂１５は、マイコンチップ２の一側面側にノズル３６を配置し、このノズル３６を介して、例えば供給方向３７の方向に供給する。
ここで、本実施の形態においては、マトリクス基板３５の上面３ａにおける端子１１ｂの配置列数が、辺毎に異なる。具体的には、３列で配置する辺と、２列で配置する辺を有している。しかし、マイコンチップ２は、上面３ａの略中央に配置されているため、マイコンチップ２の裏面２ｂの外縁を構成する辺から、最も近い端子１１ｂまでの距離が辺毎に異なっている。これは以下の理由による。
アンダフィル樹脂１５を供給する工程では、マイコンチップ２の主面２ａとマトリクス基板３５の上面３ａの間にボイドが形成されることを防止するため、一方向からアンダフィル樹脂１５を供給することが好ましい。ノズル３６を配置する辺と対向する辺からエアを抜くことができるからである。しかし、アンダフィル樹脂１５を一方向から供給する場合、供給する側の辺、すなわち、ノズル３６を配置する辺側においては、アンダフィル樹脂１５のはみ出し量が多くなる。このアンダフィル樹脂１５のはみ出し量を考慮して、十分な配置スペースを確保できる場合には、特に問題とはならないが、半導体装置の小型化を進めた場合、マイコンチップ２の側面と、端子１１ｂとの距離は近づく方向に進む。この結果、例えば、はみ出したアンダフィル樹脂１５の一部が、上面３ａに形成された端子１１ｂを覆うと、図１に示すメモリパッケージ７を搭載する工程において、接続不良の原因となる。
そこで、本実施の形態では、マイコンチップ２の裏面２ｂの外縁を構成する辺のうち、アンダフィル樹脂１５を供給する側の辺から最も近い端子１１ｂまでの距離Ｄ２を対向する辺の距離Ｄ３よりも長くしている。これにより、ノズル３６を配置する辺側のはみ出し量が多くなった場合であっても、はみ出したアンダフィル樹脂１５が端子１１ｂを覆うことを防止ないしは抑制することができる。つまり、半導体装置の小型化を進めた場合であっても、接続不良を防止ないしは抑制することができる。
この供給側のアンダフィル樹脂１５のはみ出し量が多くなるという事実から、供給側の辺と、最も近い端子１１ｂまでの距離Ｄ２を長くとることが重要である。したがって、本実施の形態では、端子１１ｂの配列数が辺毎に異なるため、マイコンチップ２を略中央に配置したが、各辺が等しい配列数で、配置されている場合、マイコンチップ２の搭載位置は、アンダフィル樹脂１５を供給する辺の対向辺側に、中心をずらして搭載することが好ましい。
次に、図２０に示すマトリクス基板３５の下面３ｂに半田ボール１３を搭載する。図２２は、図２０に示す配線基板の下面側に半田ボールを搭載する工程を示す要部拡大断面図である。
本工程では、図２２に示すように、マイコンチップ２の裏面２ｂを下側に向けた状態で、マトリクス基板３５の下面３ｂに形成されたランド１２の表面に半田ボール１３を接合する。なお、前記した通り、下面３ｂには、半田ボール１３を配置するランド１２ａと、テスト用のランド１２ｂが形成されているが、本工程ではランド１２ａにのみ半田ボール１３を接合する。
次に、図２２に示すマトリクス基板３５を製品形成領域毎に切断（個片化）し、図１に示すベースパッケージ６が得られる。次に、必要に応じて、ベースパッケージ６の電気的検査や外観検査を行い、良否判定する。ここで、本実施の形態では、ベース基板３がテスト用のランド１２ｂを有しているため、ランド１２ｂと端子１１ｂの双方にテスト用のプローブを接触させれば、ランド１２ｂから端子１１ｂに至る導通検査などの電気的検査を行うことができる。
次に、図１に示すメモリパッケージ７を準備する工程について説明する。なお、メモリパッケージ７については、図示を省略する。
メモリパッケージ７を準備する工程では、まず、配線基板を準備する。本工程では、ベースパッケージ６の準備工程と同様に、図１に示すメモリ基板５に相当する複数の製品形成領域が例えば、行列状に配置されたマトリクス基板（多数個取り配線基板）を準備する。マトリクス基板の各製品形成領域には、予め、図１に示す端子２１およびランド２２が形成されている。
次に、ダイボンディング工程として、図１に示すメモリチップ４を搭載する。本工程では、メモリチップ４の裏面４ｂをマトリクス基板の上面３ａと対向させた状態で固着する、所謂フェイスアップ実装で搭載する。メモリチップ４の端子数（パッド数）は、マイコンチップ２の端子数と比較して少ないため、フェイスアップ実装とすることで製造コストを低減することができる。
本実施の形態では、複数のメモリチップ４を搭載するので、各メモリチップ４を順次積層して固着する。上層に積層されるメモリチップ４は裏面４ｂを、下層に配置されたメモリチップ４の主面４ａと対向させた状態で、下層のメモリチップ４上に固着される。積層時には、下層に配置されたメモリチップ４のパッド４ｄが露出するように配置する。
メモリチップ４は、接着材によりマトリクス基板の上面、あるいは下層に配置されたメモリチップ４の主面上に固着するが、接着材としては、ペースト樹脂、あるいはＤＡＦ（Die Attach Film）と呼ばれる接着テープを用いることもできる。
次に、ワイヤボンディング工程として、図１に示すようにメモリチップ４の各パッド４ｄと端子２１を、それぞれワイヤ２３を介して電気的に接続する。本工程では、ワイヤ２３同士が短絡することを防止するため、下層のメモリチップ４のパッド４ｄから順に接続していく。また、本実施の形態では、アプリケーション用のメモリチップ４Ｂとして２個のメモリチップ４Ｂを用いている。このため、マトリクス基板の上面に形成されたアプリケーション用の端子２１Ｂを、図１あるいは図７に示すように、それぞれ２列で配置することにより、同じ方向に延びるワイヤ２３同士の短絡を防止している。
次に、樹脂封止工程として、メモリチップ４およびワイヤ２３を封止体２４により封止（樹脂封止）する。本工程では、例えば、複数の製品形成領域をまとめて（成型金型が有する１個のキャビティで複数の製品形成領域を覆った状態で）封止する、所謂、一括モールド方式（一括トランスファモールド方式）により、封止体２４を形成している。
次に、封止体２４が形成されたマトリクス基板を製品形成領域毎に切断（個片化）し、図１に示すメモリパッケージ７が得られる。次に、必要に応じて、メモリパッケージ７の電気的検査や外観検査を行い、良否判定する。なお、本実施の形態では、ベースパッケージ６がテスト用のランド１２ｂを有しているので、メモリパッケージ７をベースパッケージ６に搭載した後でも、メモリパッケージ７の電気的検査を行うことができる。
最後に、スタック工程として、ベースパッケージ６の上にメモリパッケージ７を積層して、図１に示すＰＯＰ１が得られる。本工程では、メモリパッケージ７のランド２２とベースパッケージ６の端子１１ｂとを、それぞれ半田ボール８を介して接合し、電気的に接続するとともに、両パッケージを所定の位置関係で固定する。
本工程は、実装基板に搭載する前に、ベースパッケージ６上にメモリパッケージ７を積層する方式（プリスタック方式と呼ばれる）の他、実装基板上にベースパッケージ６、メモリパッケージ７の順で積層する方式（オンボードスタック方式と呼ばれる）を用いることができる。
（実施の形態２）
前記実施の形態１では、ＢＧＡ型の半導体装置の例として、特に外部端子である半田ボールの高さのバラツキが特に発生し易い半導体装置であるＰＯＰについて説明した。本実施の形態では、ＢＧＡ型の半導体装置の例として、外部端子が取り付けられる配線基板の上面が封止体により覆われたＳＩＰを取り上げて説明する。なお、本実施の形態においては、前記実施の形態１で既に説明した事項と共通する事項については、説明を省略し、相違点を中心に説明する。
図２３は、本実施の形態の半導体装置の全体構造を示す断面図、図２４は図２３に示す半導体装置の回路構成を示すブロック図である。また、図２５は図２３に示す半導体装置の上面側の内部構造を、封止体を透過して示す透視平面図である。本実施の形態では、本願発明者が具体的に検討した半導体装置の例として、小型情報通信端末機器である携帯電話に搭載されるＳＩＰについて説明する。
図２３および図２４において、本実施の形態のＳＩＰ５０と、前記実施の形態１のＰＯＰ１の相違点は、ＳＩＰ５０は、１つのパッケージ内に、複数の半導体チップ（１つのマイコンチップ２および３つのメモリチップ４）が内蔵されている点である。ＳＩＰ５０は、パッケージ内にマイコンチップ２およびメモリチップ４を内蔵しており、システムを構成している。ＳＩＰ５０はメモリチップ４をマイコンチップ２と同じベース基板３上に搭載するので、下記の点が異なる。
まず、前記実施の形態１のＰＯＰ１と比較すると、メモリ基板５の厚さおよびパッケージ間の隙間の分、薄型化することができる。
また、メモリチップ４とベース基板３を、半田ボール８を介さずに接続することができる。すなわち、ワイヤ２３を介して（ワイヤボンディングによって）、メモリチップ４のパッド４ｄとベース基板の端子１１ｂを、直接接続することができる。このため、図２５に示すように端子１１ｂの露出面積をＰＯＰ１の場合と比較して小さくすることができる。この結果、メモリチップ４のパッド４ｄに接続される端子１１ｂを、それぞれベース基板３の上面３ａの一辺に沿って配置することができる。つまり、接続されるメモリチップ４毎に端子１１ｂを集約して配置することができる。このように、端子１１ｂをメモリチップ４毎に集約して配置することにより、配線経路を短縮化することができるので、インピーダンス成分の低減、あるいは、断線不良の可能性低減の観点から好ましい。
ところで、前記実施の形態１で説明したベース基板３の反りの観点からは、ＳＩＰ５０では、ベース基板３の上面３ａが封止体２４で覆われている点で、ベース基板上の樹脂成分が増加していることから反りの発生を緩和し易くなっている。ただし、複数の半導体チップ（マイコンチップ２、メモリチップ４）を積層するため、これらの積層体を剛体として考えると、ベース基板３よりも線膨張係数が低い材料の使用量が増加するため、この点は、ベース基板３の反りを促進する方向に作用する。したがって、ＳＩＰ５０の場合であっても、ベース基板３の反りを考慮した半田ボール１３の配置が実装不良低減の観点から重要である。
つまり、本実施の形態のＳＩＰ５０においても、ベース基板３の下面３ｂにおいて、前記実施の形態１で説明した図１２、あるいは図１５に示すように、全ての半田ボール１３を円環状の領域３Ｂ内に配置することにより、ＳＩＰ５０を実装基板に実装する際の実装不良を防止ないしは抑制することができる。
また、テスト用のランド１２ｂに関し、ＳＩＰ５０においても、マイコンチップ２を介さずにメモリチップ４に接続される外部端子を形成することにより、不良箇所を特定することができる。このため、ＳＩＰ５０においても、前記実施の形態１と同様にテスト用のランド１２ｂを形成することが好ましい。
したがって、ＳＩＰ５０においても、ベース基板３の下面３ｂにおいて、前記実施の形態１で説明したように、実装不良を防止ないしは抑制することができる領域３Ｂにランド１２ａを優先的に配置し、その他の領域３Ａ、３Ｃにランド１２ｂを配置することにより、ベース基板３の下面３ｂの平面寸法の増加を抑制しつつ、かつ、実装不良を抑制することができる。
その他、ベース基板３の下面３ｂにおける、ランド１２、あるいは半田ボール１３のレイアウトに関し、前記実施の形態１と説明が重複するため、詳細な説明は省略するが、本実施の形態のＳＩＰ５０についても、前記実施の形態１と同様に適用することができる。
また、ＳＩＰ５０の製造方法に関し、前記実施の形態１のＰＯＰ１の製造方法との相違点は、以下である。
すなわち、前記実施の形態１で説明したベースパッケージ６を準備する工程の説明において、半田ボール１３を接合する前に、マイコンチップ２の裏面２ｂ上に、メモリチップ４の裏面４ｂを対向させた状態で固着する。以降メモリパッケージ７を準備する工程で説明した順にメモリチップ４の積層、ワイヤボンディング、封止体による樹脂封止までを行い、その後、ベース基板３の下面３ｂ側に半田ボール１３を接合する。なお、ワイヤボンディング工程については、前記実施の形態１で説明した端子２１を端子１１ｂと読み替えて適用することができる。
また、ＳＩＰ５０の場合、ベース基板３の上面３ａ全体を封止体２４で覆うこととなるが、マイコンチップ２はフェイスダウン実装されている。このため、製造工程中に熱応力に起因してバンプ１４の接合部が破断することを防止する観点から、マイコンチップ２を搭載した後で、アンダフィル樹脂１５を形成する必要がある。したがって、前記実施の形態１で説明したように、マイコンチップ２の裏面２ｂの外縁を構成する辺のうち、アンダフィル樹脂１５を供給する側の辺から最も近い端子１１ｂまでの距離を対向する辺の距離よりも長くすることが好ましい。これにより、ノズルを配置する辺側のはみ出し量が多くなった場合であっても、はみ出したアンダフィル樹脂１５が端子１１ｂを覆うことを防止ないしは抑制することができる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置の信頼性を確保しつつ、半導体装置を小型化する観点から、テスト用のランド１２ｂのレイアウトに係る検討結果、半田ボール１３に流れる電流の種類毎のレイアウトに係る検討結果、あるいは、アンダフィル樹脂１５のはみ出し量の観点からフェイスダウン実装する半導体チップ（マイコンチップ２）の好ましいレイアウトに係る検討結果を組み合わせた構成について説明した。これらは、小型化、薄型化が要求される半導体装置に適用して特に有効な技術であり、これらを組み合わせることにより、小型化、薄型化に伴い生じる課題を解決する効果が高い。しかし、例えばこれらを、それぞれ別個に適用することもできる。
また、前記実施の形態では、ＢＧＡ型の半導体装置として、ＰＯＰおよびＳＩＰを例示して説明したが、例えば、図９を用いて説明した半導体装置３０のように、配線基板上に１枚の半導体チップが搭載された半導体装置に適用することもできる。特に、半導体チップがフェイスダウン実装されている場合には、前記の通り、配線基板の反り量が大きくなる傾向があるため、特に有効である。
また、前記実施の形態では、マトリクス基板３５の上面３ａにおける端子１１ｂの配置列数を辺毎に異ならせることについて説明したが、これに限定されるものではない。例えば、半導体装置の外形サイズが大きい場合、ベース基板３上に搭載される半導体チップの外形サイズが小さい場合、あるいはメモリ基板５上に搭載される半導体チップの端子の数が少ない場合では、アンダフィル樹脂１５が形成される領域から、この領域に最も近い端子１１ｂまでの距離も広くなる。そのため、端子１１ｂの配置列数を列毎に揃えても良い。
また、前記実施の形態では、領域３Ａ及び領域３Ｃに形成されたテスト用のランド１２ｂ上には、導電性部材である半田ボール（外部端子）１３を形成しないことについて説明したが、半田ボール１３が形成されていてもよい。この理由は、テスト用のランド１２ｂは、実装基板４０と電気的に接続されないため、仮に、このランド１２上に形成された半田ボール８が、半導体装置の反りの影響により、実装基板４０の端子４１と電気的に接続されなかったとしても、半導体装置の信頼性という意味では、問題ないからである。しかしながら、半導体装置の反り量が小さい場合、このテスト用のランド１２ｂ上に形成された半田ボール１３を受けるための端子４１を実装基板４０上に形成する必要がある。そのため、本来、外部電子機器と出来るだけ最短経路で電気的に接続したい端子４１（ベース基板３の下面３ｂにおいて最外周に配置されたランド１２よりも内側のランド１２と接続される端子）から引き回される配線の長さは、このテスト用のランド１２ｂ上に形成された半田ボール１３と接続される端子４１を避けて引き回す分だけ、長くなってしまう。そのため、半導体装置が搭載された電子機器（半導体システム）の高速化という点では、前記実施の形態で説明したように、実装基板４０と電気的に接続されないテスト用のランド１２ｂ上には、半田ボール１３を形成しないことが好ましい。
本発明は、配線基板の一方の面に半導体チップを搭載し、反対側に位置する裏面に複数のバンプ電極を配置する半導体装置に利用可能である。
１ ＰＯＰ（半導体装置）
２ マイコンチップ（半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ 側面
２ｄ パッド（電極パッド）
２ｅ コア回路形成領域
３ ベース基板（下段側配線基板、配線基板）
３ａ 上面（表面、主面）
３ｂ 下面（裏面）
３ｃ チップ搭載領域
３Ａ 領域（第１領域）
３Ｂ 領域（第２領域）
３Ｃ 領域（第３領域）
３Ｄ 領域（第４領域）
４、４Ａ、４Ｂ メモリチップ（半導体チップ）
４ａ 主面
４ｂ 裏面
４ｄ パッド（電極パッド）
５ メモリ基板（上段側配線基板、配線基板）
５ａ 上面（表面、主面）
５ｂ 下面（裏面）
６ ベースパッケージ（下段側パッケージ）
７ メモリパッケージ（上段側パッケージ）
８ 半田ボール（導電性部材）
１１、１１ａ、１１ｂ、１１ａａ、１１ａｂ、１１ｂａ、１１ｂｂ 端子（ボンディングリード）
１２、１２ａ、１２ｂ ランド
１３ 半田ボール（バンプ電極、外部端子）
１４ バンプ（導電性部材、突起状電極）
１５ アンダフィル樹脂（封止樹脂、封止体）
１６ａ、１６ｂ 配線
２１、２１Ａ、２１Ｂ 端子（ボンディングリード）
２２ ランド
２３ ワイヤ（導電性部材）
２４ 封止体（封止樹脂）
３０、６０ 半導体装置
３１、６１ 配線基板
３１ｂ、６１ｂ 下面
３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ 領域
３５ マトリクス基板（多数個取り配線基板）
３６ノズル
３７ 供給方向
４０ 実装基板（マザーボード）
４０ａ 実装面（上面）
４１ 端子（実装基板側端子）
４２ 半田（クリーム半田、実装基板側導電性接合材料）
４３ ビア（層間導電路）
５０ ＳＩＰ（半導体装置）
Ｖｃｃ 電源電位
Ｖｓｓ 基準電位
ＩＩＦ 内部インタフェース端子
ＯＩＦ 外部インタフェース端子
ＩＩＦＰ、ＴＰ 配線経路
Ｄ１、Ｄ２、Ｄ３ 距離

Claims (15)

  1. 平面形状が四角形から成る第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードよりも前記第１上面の周縁部側に配置された複数の第２ボンディングリード、平面形状が四角形から成り、前記第１上面とは反対側の第１下面、前記第１下面に形成され、前記複数の第１ボンディングリードのそれぞれと電気的に接続された複数の第１ランド、および前記第１下面に形成され、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードのそれぞれと電気的に接続された複数の第２ランドを有する第１配線基板と、
    第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記第１配線基板の前記第１上面と対向するように、前記第１配線基板上に搭載された第１半導体チップと、
    第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
    前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードをそれぞれ電気的に接続する複数の第１導電性部材と、
    前記第２半導体チップの前記複数の第２電極パッドと前記第１配線基板の前記複数の第２ボンディングリードをそれぞれ電気的に接続する複数の第２導電性部材と、
    前記第１半導体チップの前記第１主面と前記第１配線基板の前記第１上面との間を封止する封止体と、
    前記複数の第１ランドにそれぞれ配置された複数のバンプ電極と、を含み、
    前記第１配線基板の前記第１下面は、前記第１下面の中心と同一の中心を持つ円形形状から成る第１領域と、前記第１下面の中心と同一の中心を持つ円形の外縁形状から成り、前記第１領域の周囲に前記第１領域と隣接して位置する第２領域と、前記第１下面の４つの角部を含み、前記第２領域の周囲に前記第２領域と隣接して位置する第３領域と、を有し、
    前記複数の第１ランドのそれぞれは、全ての前記バンプ電極の中心が、前記第２領域内に収まるように、前記第１配線基板の前記第１下面の中心を軸として、環状に配置され、
    前記第３領域には、前記バンプ電極が配置されない前記複数の第２ランドが配置されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１配線基板は、前記複数の第１ボンディングリード及び前記複数の第２ボンディングリードを有する第１配線層と、前記第１配線層よりも前記第１下面側に位置する第２配線層とを有し、
    前記複数の第１電極パッドは、前記第１半導体チップの各辺に沿って形成された１列目電極パッドと、前記１列目電極パッドよりも前記第１主面の内側に形成された２列目電極パッドとを有しており、
    前記複数の第１ボンディングリードは、前記１列目電極パッドと電気的に接続される１列目ボンディングリードと、前記１列目ボンディングリードよりも前記第１上面の内側に形成され、前記２列目電極パッドと電気的に接続された２列目ボンディングリードとを有しており、
    前記複数の第２ボンディングリードは、前記第１配線層に形成された１層目配線を介して前記１列目ボンディングリードと電気的に接続されたボンディングリードと、前記第２配線層に形成された２層目配線を介して前記２列目ボンディングリードと電気的に接続されたボンディングリードとを有し、
    前記１層目配線は、前記複数の第２ランドと第１テスト用配線を介して電気的に接続されており、
    前記２層目配線は、前記第１領域に配置され、前記バンプ電極が配置されない複数の第３ランドと第２テスト用配線を介して電気的に接続されていることを特徴とする半導体装置。
  3. 請求項２において、
    前記複数の第３ランドは、前記第１領域内において、前記第１下面の外縁を構成する一辺側に寄せて配置されていることを特徴とする半導体装置。
  4. 請求項１において、
    前記第２半導体チップ上には、第３主面、前記第３主面に形成された複数の第３電極パッド、および前記第３主面とは反対側の第３裏面を有し、前記第３裏面が前記第２半導体チップの前記第２主面と対向するように第３半導体チップが搭載され、
    前記第１半導体チップの前記第１主面には、互いに独立して駆動する第１制御回路および第２制御回路が、それぞれ前記第１主面の外縁を構成する第１辺および第２辺に沿って形成され、
    前記第１制御回路に電気的に接続される前記第２半導体チップの前記複数の第２電極パッドは、前記第１主面の前記第１辺に沿って配置され、
    前記第２制御回路に電気的に接続される前記第３半導体チップの前記複数の第３電極パッドは、前記第１主面の前記第２辺に沿って配置され、
    前記複数の第２ボンディングリードは、
    前記第１主面の前記第１辺に沿って配置され、前記第１制御回路、および前記複数の第２電極パッドと、前記第１辺と交差する方向に延在する前記複数の第２導電性部材を介してそれぞれ電気的に接続される複数の第３ボンディングリードと、
    前記第１主面の前記第２辺に沿って配置され、前記第２制御回路および前記複数の第３電極パッドと、前記第２辺と交差する方向に延在する複数の第３導電性部材を介して電気的に接続される第４ボンディングリードと、からなることを特徴とする半導体装置。
  5. 請求項４において、
    前記第３領域に配置される前記複数の第２ランドは、
    前記第１主面の前記第１辺側に配置され、前記第１制御回路および前記複数の第３ボンディングリードとそれぞれ電気的に接続される複数の第３ランドと、
    前記第１主面の前記第２辺側に配置され、前記第２制御回路および前記複数の第４ボンディングリードとそれぞれ電気的に接続される複数の第４ランドと、からなることを特徴とする半導体装置。
  6. 請求項５において、
    前記第１配線基板は、前記複数の第１ボンディングリード及び前記複数の第２ボンディングリードを有する第１配線層と、前記第１配線層よりも前記第１下面側に位置する第２配線層とを有し、
    前記複数の第１電極パッドは、前記第１半導体チップの各辺に沿って形成された１列目電極パッドと、前記１列目電極パッドよりも前記第１主面の内側に形成された２列目電極パッドとを有しており、
    前記複数の第１ボンディングリードは、前記１列目電極パッドと電気的に接続される１列目ボンディングリードと、前記１列目ボンディングリードよりも前記第１上面の内側に形成され、前記２列目電極パッドと電気的に接続された２列目ボンディングリードとを有しており、
    前記複数の第２ボンディングリードは、前記第１配線層に形成された１層目配線を介して前記１列目ボンディングリードと電気的に接続されたボンディングリードと、前記第２配線層に形成された２層目配線を介して前記２列目ボンディングリードと電気的に接続されたボンディングリードとを有し、
    前記１層目配線は、前記複数の第２ランドと第１テスト用配線を介して電気的に接続されており、
    前記２層目配線は、前記第１領域に配置され、前記バンプ電極が配置されない複数の第５ランドと第２テスト用配線を介して電気的に接続され、
    前記複数の第５ランドは、
    前記第１主面の前記第１辺側に配置され、前記第１制御回路および前記複数の第３ボンディングリードとそれぞれ電気的に接続される複数の第６ランドと、
    前記第１主面の前記第２辺側に配置され、前記第２制御回路および前記複数の第４ボンディングリードとそれぞれ電気的に接続される複数の第７ランドと、からなることを特徴とする半導体装置。
  7. 請求項１において、
    前記第１配線基板は、前記複数の第１ボンディングリード及び前記複数の第２ボンディングリードを有する第１配線層と、前記第１配線層よりも前記第１下面側に位置する第２配線層とを有し、
    第３主面、前記第３主面に形成された複数の第３電極パッド、および前記第３主面とは反対側の第３裏面を有する第３半導体チップが、前記第３裏面が前記第２半導体チップの前記第２主面と対向し、前記複数の第２電極パッドを露出するように、前記第２半導体チップ上に搭載され、
    前記複数の第２ボンディングリードは、前記複数の第３電極パッドと複数の第３導電性部材を介して電気的に接続される１列目ボンディングリードと、前記１列目ボンディングリードよりも前記第１上面の内側に配置され、前記複数の第２電極パッドと前記複数の第２導電性部材を介して電気的に接続される２列目ボンディングリードとを有し、
    前記複数の第１ボンディングリードは、前記第１配線層に形成された１層目配線を介して前記２列目ボンディングリードと電気的に接続されたボンディングリードと、前記第２配線層に形成された２層目配線を介して前記１列目ボンディングリードと電気的に接続されたボンディングリードとを有し、
    前記１層目配線は、前記複数の第２ランドと第１テスト用配線を介して電気的に接続されており、
    前記２層目配線は、前記第１領域に配置された複数の第３ランドと第２テスト用配線を介して電気的に接続されており、
    前記複数の第３ランドは、前記第１領域内において、前記第１下面の外縁を構成する一辺側に寄せて配置されていることを特徴とする半導体装置。
  8. 請求項１において、
    前記第２領域は、前記第１領域の外周円を内接する四角形と前記第１領域の外周円とで囲まれた第４領域を有し、
    前記第４領域においては、
    共通する電流が流れる前記複数のバンプ電極を隣り合って配置していることを特徴とする半導体装置。
  9. 請求項８において、
    前記共通する電流は、電源電位または基準電位を供給する電流であることを特徴とする半導体装置。
  10. 平面形状が四角形から成る第１上面、前記第１上面に形成された複数の第１ボンディングリード、平面形状が四角形から成り、前記第１上面とは反対側の第１下面、前記第１下面に形成され、および前記複数の第１ボンディングリードのそれぞれと電気的に接続された複数の第１ランドを有する第１配線基板と、
    第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記第１配線基板の前記第１上面と対向するように、前記第１配線基板上に搭載された第１半導体チップと、
    前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードをそれぞれ電気的に接続する複数の第１導電性部材と、
    前記第１半導体チップの前記第１主面と前記第１配線基板の前記第１上面との間を封止する封止体と、
    前記複数の第１ランドにそれぞれ配置された複数のバンプ電極と、を含み、
    前記第１配線基板の前記第１下面は、前記第１下面の中心と同一の中心を持つ円形形状から成る第１領域と、前記第１下面の中心と同一の中心を持つ円形の外縁形状から成り、前記第１領域の周囲に前記第１領域と隣接して位置する第２領域と、前記第１下面の４つの角部を含み、前記第２領域の周囲に前記第２領域と隣接して位置する第３領域と、を有し、
    前記複数の第１ランドのそれぞれは、全ての前記バンプ電極の中心が、前記第２領域内に収まるように、前記第１配線基板の前記第１下面の中心を軸として、環状に配置され、
    前記第２領域は、前記第１領域の外周円を内接する四角形と前記第１領域の外周円とで囲まれた第４領域を有し、
    前記第４領域においては、
    共通する電流が流れる前記複数のバンプ電極を隣り合って配置していることを特徴とする半導体装置。
  11. 請求項１０において、
    前記共通する電流は、電源電位または基準電位を供給する電流であることを特徴とする半導体装置。
  12. 請求項１０において、
    前記第１配線基板は、
    前記第１上面に形成され、前記複数の第１ボンディングリードよりも前記第１上面の周縁部側に配置された複数の第２ボンディングリードを有し、
    かつ、第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
    前記第２半導体チップの前記複数の第２電極パッドと前記第１配線基板の前記複数の第２ボンディングリードをそれぞれ電気的に接続する複数の第２導電性部材と、を含んでいることを特徴とする半導体装置。
  13. 平面形状が四角形から成る第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードよりも前記第１上面の周縁部側に配置された複数の第２ボンディングリード、平面形状が四角形から成り、前記第１上面とは反対側の第１下面、および前記第１下面に形成され、前記複数の第１ボンディングリードのそれぞれと電気的に接続された複数の第１ランドを有する第１配線基板と、
    平面形状が四角形から成る第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記第１配線基板の前記第１上面と対向するように、前記第１配線基板上に搭載された第１半導体チップと、
    第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
    前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードをそれぞれ電気的に接続する複数の第１導電性部材と、
    前記第２半導体チップの前記複数の第２電極パッドと前記第１配線基板の前記複数の第２ボンディングリードをそれぞれ電気的に接続する複数の第２導電性部材と、
    前記第１半導体チップの前記第１主面と前記第１配線基板の前記第１上面との間を封止する封止体と、
    前記複数の第１ランドにそれぞれ配置された複数のバンプ電極と、を含み、
    前記第１半導体チップの前記第１主面の外縁を構成する第１辺から最も近い前記第２ボンディングリードまでの距離は、前記第１主面の外縁を構成する第２辺から最も近い前記第２ボンディングリードまでの距離よりも長いことを特徴とする半導体装置。
  14. 請求項１３において、
    前記複数の第２ボンディングリードは、前記第１配線基板の外縁を構成する４辺のうち、対向する辺に沿って、それぞれ異なる列数で配置されていることを特徴とする半導体装置。
  15. 平面形状が四角形から成る第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードよりも前記第１上面の周縁部側に配置された複数の第２ボンディングリード、平面形状が四角形から成り、前記第１上面とは反対側の第１下面、前記第１下面に形成され、前記複数の第１ボンディングリードのそれぞれと電気的に接続された複数の第１ランド、および前記第１下面に形成され、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードのそれぞれと電気的に接続され、信号電流の入出力を行う複数の第２ランドを有する第１配線基板と、
    第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記第１配線基板の前記第１上面と対向するように、前記第１配線基板上に搭載された第１半導体チップと、
    第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
    前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードをそれぞれ電気的に接続する複数の第１導電性部材と、
    前記第２半導体チップの前記複数の第２電極パッドと前記第１配線基板の前記複数の第２ボンディングリードをそれぞれ電気的に接続する複数の第２導電性部材と、
    前記第１半導体チップの前記第１主面と前記第１配線基板の前記第１上面との間を封止する封止体と、
    前記複数の第１ランドにそれぞれ配置された複数のバンプ電極と、を含み、
    前記複数の第２ランドのそれぞれは、前記複数の第１電極パッドのうち、前記第２半導体チップの前記第２電極パッドと電気的に接続される電極パッドと電気的に接続されており、
    前記複数の第１ランドのそれぞれは、前記複数の第１電極パッドのうち、前記第２半導体チップの前記第２電極パッドと電気的に接続される前記電極パッド以外の電極パッドと電気的に接続されており、
    前記第１配線基板の前記第１下面は、前記第１下面の中心と同一の中心を持つ円形形状から成る第１領域と、前記第１下面の中心と同一の中心を持つ円形の外縁形状から成り、前記第１領域の周囲に前記第１領域と隣接して位置する第２領域と、前記第１下面の４つの角部を含み、前記第２領域の周囲に前記第２領域と隣接して位置する第３領域と、を有し、
    前記複数の第１ランドのそれぞれは、前記第２領域内に配置され、
    前記複数の第２ランドのそれぞれは、前記第３領域内に配置されていることを特徴とする半導体装置。
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