TWI588940B - 封裝疊層及其製造方法 - Google Patents
封裝疊層及其製造方法 Download PDFInfo
- Publication number
- TWI588940B TWI588940B TW104127279A TW104127279A TWI588940B TW I588940 B TWI588940 B TW I588940B TW 104127279 A TW104127279 A TW 104127279A TW 104127279 A TW104127279 A TW 104127279A TW I588940 B TWI588940 B TW I588940B
- Authority
- TW
- Taiwan
- Prior art keywords
- interposer
- contacts
- top surface
- package structure
- circuit substrate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
本發明是有關於一種封裝疊層及其製造方法， 且特別是有關於一種具有較佳的線路佈局自由度的封裝疊層及其製造方法。
封裝疊加(Package on Package，POP)製程為系統級封裝技術中常見的組裝方法， 係將不同功能晶片的封裝單元相互堆疊，例如將記憶體晶片封裝單元堆疊於邏輯晶片封裝單元上。然而，上層封裝結構與下層封裝結構之間的接點位置與數量需要相互對應， 而使得上層封裝結構與下層封裝結構的線路佈局受到限制。
本發明提供一種封裝疊層，其上層封裝結構與下層封裝結構的線路佈局具有較佳的自由度。
本發明提供一種封裝疊層的製造方法，可製造出上述的封裝疊層。
本發明的一種封裝疊層（Package on Package，POP），包括一第一封裝結構、一轉接中介層及一第二封裝結構。第一封裝結構包括一第一線路基板。第一線路基板包括相對的一第一底面與一第一頂面、位於第一底面的多個第一底面接點以及位於第一頂面的多個第一頂面接點。轉接中介層配置於第一封裝結構上且電性連接於第一封裝結構，轉接中介層包括相對的一中介層底面與一中介層頂面、位於中介層底面的多個中介層底面接點以及位於中介層頂面的多個中介層頂面接點。這些中介層底面接點的位置不對應於這些中介層頂面接點的位置，且這些中介層底面接點的位置分別對應於這些第一頂面接點的位置。第二封裝結構配置於轉接中介層上且電性連接於轉接中介層，第二封裝結構包括一第二線路基板，其中第二線路基板包括一第二底面及位於第二底面的多個第二底面接點，其中這些中介層頂面接點的位置分別對應於這些第二底面接點的位置。
在本發明的一實施例中，上述的第一線路基板更包括位於第一頂面的多個第一晶片接點，第一封裝結構更包括一第一晶片、一第一封裝膠體及多個第一銲球。第一晶片配置於第一線路基板的第一頂面上，並且電性連接至這些第一晶片接點。第一封裝膠體配置於第一線路基板上且覆蓋第一晶片。這些第一銲球配置在第一底面的這些第一底面接點上。
在本發明的一實施例中，上述的第二線路基板包括相對於第二底面的一第二頂面及位於第二頂面的多個第二晶片接點，第二封裝結構更包括一第二晶片、一第二封裝膠體及多個第二銲球。第二晶片配置於第二線路基板的第二頂面上，並且電性連接至這些第二晶片接點。第二封裝膠體配置於第二線路基板上且覆蓋第二晶片。這些第二銲球配置在第二底面的這些第二底面接點上且連接於這些中介層頂面接點。
在本發明的一實施例中，上述的封裝疊層更包括多個導通單元，配置於這些中介層底面接點與這些第一頂面接點之間，其中這些導通單元包括多個銲球或多個金屬柱，轉接中介層包括位在這些中介層底面接點上的多個中介層銲球，這些中介層底面接點透過這些中介層銲球連接至這些導通單元。
本發明的一種封裝疊層（Package on Package，POP）的製造方法，包括： 提供一第一封裝結構，其中第一封裝結構包括一第一線路基板，其中第一線路基板包括相對的一第一底面與一第一頂面、位於第一底面的多個第一底面接點以及位於第一頂面的多個第一頂面接點；配置一轉接中介層至第一封裝結構上且使轉接中介層電性連接於第一封裝結構，其中轉接中介層包括相對的一中介層底面與一中介層頂面、位於中介層底面的多個中介層底面接點以及位於中介層頂面的多個中介層頂面接點，其中這些中介層底面接點的位置不對應於這些中介層頂面接點的位置，且這些中介層底面接點的位置分別對應於這些第一頂面接點的位置；以及提供一第二封裝結構，配置第二封裝結構於轉接中介層上且使第二封裝結構電性連接於轉接中介層，其中第二封裝結構包括一第二線路基板，其中第二線路基板包括一第二底面及位於第二底面的多個第二底面接點，其中這些中介層頂面接點的位置分別對應於這些第二底面接點的位置。
在本發明的一實施例中，上述在提供第一封裝結構的步驟中，更包括：提供第一線路基板；配置一第一晶片於第一線路基板的第一頂面上，並且電性連接至這些第一晶片接點；配置多個導通單元於這些第一頂面接點上；配置一第一封裝膠體於第一線路基板上且覆蓋第一晶片及這些導通單元；以及配置多個第一銲球在第一底面的這些第一底面接點上。
在本發明的一實施例中，封裝疊層的製造方法更包括研磨該第一封裝膠體而使該些導通單元外露。
在本發明的一實施例中，上述的轉接中介層包括位在這些中介層底面接點上的多個中介層銲球，這些中介層底面接點透過這些中介層銲球連接至這些導通單元。
在本發明的一實施例中，上述在配置轉接中介層至第一封裝結構且使轉接中介層電性連接於第一封裝結構的步驟中，更包括：配置多個導通單元於這些第一頂面接點上；放置轉接中介層至第一封裝結構上，且連接這些中介層底面接點與這些導通單元。
在本發明的一實施例中，上述在提供第二封裝結構的步驟中，更包括：提供第二線路基板，其中第二線路基板包括相對於第二底面的一第二頂面及位於第二頂面的多個第二晶片接點；配置一第二晶片於第二線路基板的第二頂面上，並且電性連接至這些第二晶片接點；配置一第二封裝膠體於第二線路基板上且覆蓋第二晶片；以及配置多個第二銲球在第二底面的這些第二底面接點上。
在本發明的一實施例中，上述在配置該第二封裝結構於轉接中介層且使第二封裝結構電性連接於轉接中介層的步驟中，更包括：放置第二封裝結構放置於轉接中介層上，且連接這些第二銲球與這些中介層頂面接點。
基於上述，本發明的封裝疊層藉由在第一封裝結構與第二封裝結構之間配置轉接中介層，這些中介層底面接點的位置分別對應於這些第一頂面接點的位置，這些中介層頂面接點的位置分別對應於這些第二底面接點的位置，而使得第一封裝結構的第一頂面接點的位置不需對應第二封裝結構的第二底面接點的位置。也就是說，不同尺寸或是接點間隙的第一封裝結構與第二封裝結構可以透過轉接中介層連接，而提供更多種搭配組合的封裝疊層，第一封裝結構與第二封裝結構的線路佈局也具有較佳的自由度。本發明更提供封裝疊層的製造方法可製造出上述的封裝疊層。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的一實施例的一種封裝疊層的示意圖。請參考圖1， 本實施例的封裝疊層100 包括一第一封裝結構110、一轉接中介層120 及一第二封裝結構130。
第一封裝結構110包括一第一線路基板111、一第一晶片117、一第一封裝膠體118及多個第一銲球119。第一線路基板111包括相對的一第一底面112與一第一頂面113、位於第一底面112的多個第一底面接點114以及位於第一頂面113的多個第一頂面接點115與多個第一晶片接點116。第一晶片117配置於第一線路基板111的第一頂面113上，並且電性連接至這些第一晶片接點116。在本實施例中，第一晶片117透過多個凸塊以覆晶接合的方式連接於該些第一晶片接點116，但在其他實施例中，第一晶片117也可以透過導線以打線的方式連接於該些第一晶片接點116。第一封裝膠體118配置於第一線路基板111上且覆蓋第一晶片117。這些第一銲球119配置在第一底面112的這些第一底面接點114上。
轉接中介層120配置於第一封裝結構110上且電性連接於第一封裝結構110，轉接中介層120包括相對的一中介層底面122與一中介層頂面124、位於中介層底面122的多個中介層底面接點126、位於中介層頂面124的多個中介層頂面接點128及位在這些中介層底面接點上的多個中介層銲球。這些中介層底面接點126的位置不對應於這些中介層頂面接點128的位置，且這些中介層底面接點126的位置分別對應於這些第一頂面接點115的位置。在本實施例中，封裝疊層100更包括多個導通單元140，配置於這些中介層底面接點126與這些第一頂面接點115之間，更詳細地說，導通單元140配置在第一頂面接點115上。在本實施例中，導通單元140包括多個銲球或多個金屬柱。金屬柱可以是銅柱或是內部是銅核心且外部是銲料的結構。這些中介層底面接點透過這些中介層銲球連接至這些導通單元，而使轉接中介層120電性連接於第一封裝結構110。
第二封裝結構130配置於轉接中介層120上且電性連接於轉接中介層120，第二封裝結構130包括一第二線路基板131、一第二晶片136、一第二封裝膠體137及多個第二銲球138。第二線路基板131包括相對的一第二底面132與一第二頂面133、位於第二底面132的多個第二底面接點134及位於第二頂面133的多個第二晶片接點135。這些中介層頂面接點128的位置分別對應於這些第二底面接點134的位置。第二晶片136配置於第二線路基板131的第二頂面133上，並且電性連接至這些第二晶片接點135。在本實施例中，第二晶片136透過多個凸塊以覆晶接合的方式連接於該些第二晶片接點135，但在其他實施例中，第二晶片136也可以透過導線以打線的方式連接於該些第二晶片接點135。第二封裝膠體137配置於第二線路基板131上且覆蓋第二晶片136。這些第二銲球138配置在第二底面132的這些第二底面接點134上且連接於這些中介層頂面接點128。
本實施例的封裝疊層100藉由在第一封裝結構110與第二封裝結構130之間配置轉接中介層120，這些中介層底面接點126的位置分別對應於這些第一頂面接點115的位置，這些中介層頂面接點128的位置分別對應於這些第二底面接點134的位置，而使得第一封裝結構110的第一頂面接點115的位置不需對應第二封裝結構130的第二底面接點134的位置。也就是說，不同尺寸或是接點間隙的第一封裝結構110與第二封裝結構130可以透過轉接中介層120連接，而提供更多種搭配組合的封裝疊層100，第一封裝結構110與第二封裝結構130的線路佈局也具有較佳的自由度。
下面將以如何製作出圖1的封裝疊層100為例來說明封裝疊層的製造方法200。圖2至圖5是依照本發明的一實施例的一種封裝疊層的製造方法的示意圖。圖6是圖2至圖5的封裝疊層的製造方法的流程示意圖。請同時搭配圖2至圖6，本實施例的一種封裝疊層的製造方法200，包括下列步驟：
首先，提供一第一封裝結構110，其中第一封裝結構110包括一第一線路基板111，其中第一線路基板111包括相對的一第一底面112與一第一頂面113、位於第一底面112的多個第一底面接點114以及位於第一頂面113的多個第一頂面接點115（步驟210）。在步驟210中更包括：提供第一線路基板111（步驟212）。配置一第一晶片117於第一線路基板111的第一頂面113上，並且電性連接至這些第一晶片接點116（步驟214）。配置多個導通單元於這些第一頂面接點上（步驟215）。配置一第一封裝膠體118於第一線路基板111上且覆蓋第一晶片117及這些導通單元（步驟216）。第一頂面接點115外露於第一封裝膠體118。配置多個第一銲球119在第一底面112的這些第一底面接點114上（步驟218），而完成如圖2所示的第一封裝結構110。再來，如圖3所示，研磨第一封裝膠體118而使這些導通單元140外露（步驟219）。
接著，如圖4所示，配置一轉接中介層120至第一封裝結構110上且使轉接中介層120電性連接於第一封裝結構110，其中轉接中介層120包括相對的一中介層底面122與一中介層頂面124、位於中介層底面122的多個中介層底面接點126以及位於中介層頂面124的多個中介層頂面接點128，其中這些中介層底面接點126的位置不對應於這些中介層頂面接點128的位置，且這些中介層底面接點126的位置分別對應於這些第一頂面接點115的位置（步驟220）。詳細地說，轉接中介層120包括位在這些中介層底面接點126上的多個中介層銲球129，這些中介層底面接點126透過這些中介層銲球129連接至這些導通單元140，而使轉接中介層120電性連接於第一封裝結構110。
再來，提供一第二封裝結構130，其中第二封裝結構130包括一第二線路基板131，第二線路基板131包括一第二底面132及位於第二底面132的多個第二底面接點134（步驟230）。在步驟230中更包括：提供第二線路基板131，其中第二線路基板131包括相對於第二底面132的一第二頂面134及位於第二頂面134的多個第二晶片接點135（步驟232）。配置一第二晶片136於第二線路基板131的第二頂面133上，並且電性連接至這些第二晶片接點135（步驟234）。配置一第二封裝膠體137於第二線路基板131上且覆蓋第二晶片136（步驟236）。配置多個第二銲球138在第二底面132的這些第二底面接點134上（步驟238）。
最後，如圖5所示，配置第二封裝結構130於轉接中介層120上且使第二封裝結構130電性連接於轉接中介層120，其中這些中介層頂面接點128的位置分別對應於這些第二底面接點134的位置（步驟240）。在步驟240中，更包括：放置第二封裝結構130放置於轉接中介層120上，且連接這些第二銲球138與這些中介層頂面接點128（步驟242）。透過上述步驟可製作出如圖1所示的封裝疊層100。
綜上所述，本發明的封裝疊層藉由在第一封裝結構與第二封裝結構之間配置轉接中介層，這些中介層底面接點的位置分別對應於這些第一頂面接點的位置，這些中介層頂面接點的位置分別對應於這些第二底面接點的位置，而使得第一封裝結構的第一頂面接點的位置不需對應第二封裝結構的第二底面接點的位置。也就是說，不同尺寸或是接點間隙的第一封裝結構與第二封裝結構可以透過轉接中介層連接，而提供更多種搭配組合的封裝疊層，第一封裝結構與第二封裝結構的線路佈局也具有較佳的自由度。本發明更提供封裝疊層的製造方法可製造出上述的封裝疊層。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧封裝疊層
110‧‧‧第一封裝結構
111‧‧‧第一線路基板
112‧‧‧第一底面
113‧‧‧第一頂面
114‧‧‧第一底面接點
115‧‧‧第一頂面接點
116‧‧‧第一晶片接點
117‧‧‧第一晶片
118‧‧‧第一封裝膠體
119‧‧‧第一銲球
120‧‧‧轉接中介層
122‧‧‧中介層底面
124‧‧‧中介層頂面
126‧‧‧中介層底面接點
128‧‧‧中介層頂面接點
110‧‧‧第一封裝結構
111‧‧‧第一線路基板
112‧‧‧第一底面
113‧‧‧第一頂面
114‧‧‧第一底面接點
115‧‧‧第一頂面接點
116‧‧‧第一晶片接點
117‧‧‧第一晶片
118‧‧‧第一封裝膠體
119‧‧‧第一銲球
120‧‧‧轉接中介層
122‧‧‧中介層底面
124‧‧‧中介層頂面
126‧‧‧中介層底面接點
128‧‧‧中介層頂面接點
129‧‧‧中介層銲球
130‧‧‧第二封裝結構
131‧‧‧第二線路基板
132‧‧‧第二底面
133‧‧‧第二頂面
134‧‧‧第二底面接點
135‧‧‧第二晶片接點
136‧‧‧第二晶片
137‧‧‧第二封裝膠體
138‧‧‧第二銲球
140‧‧‧導通單元
200‧‧‧封裝疊層的製造方法
210~242‧‧‧步驟
圖1 是依照本發明的一實施例的一種封裝疊層的示意圖。 圖2 至圖5 是依照本發明的一實施例的一種封裝疊層的製造 方法的示意圖。 圖6 是圖2 至圖5 的封裝疊層的製造方法的流程示意圖。
100‧‧‧封裝疊層
110‧‧‧第一封裝結構
111‧‧‧第一線路基板
112‧‧‧第一底面
113‧‧‧第一頂面
114‧‧‧第一底面接點
115‧‧‧第一頂面接點
116‧‧‧第一晶片接點
117‧‧‧第一晶片
118‧‧‧第一封裝膠體
119‧‧‧第一銲球
120‧‧‧轉接中介層
122‧‧‧中介層底面
124‧‧‧中介層頂面
126‧‧‧中介層底面接點
128‧‧‧中介層頂面接點
129‧‧‧中介層銲球
130‧‧‧第二封裝結構
131‧‧‧第二線路基板
132‧‧‧第二底面
133‧‧‧第二頂面
134‧‧‧第二底面接點
135‧‧‧第二晶片接點
136‧‧‧第二晶片
137‧‧‧第二封裝膠體
138‧‧‧第二銲球
140‧‧‧導通單元
Claims (9)
- 一種封裝疊層(Package on Package，POP)，包括：一第一封裝結構，包括一第一線路基板，其中該第一線路基板包括相對的一第一底面與一第一頂面、位於該第一底面的多個第一底面接點以及位於該第一頂面的多個第一頂面接點；一轉接中介層，配置於該第一封裝結構上且電性連接於該第一封裝結構，該轉接中介層包括相對的一中介層底面與一中介層頂面、位於該中介層底面的多個中介層底面接點以及位於該中介層頂面的多個中介層頂面接點，其中該些中介層底面接點的位置不對應於該些中介層頂面接點的位置，且該些中介層底面接點的位置分別對應於該些第一頂面接點的位置，其中該轉接中介層包括位在該些中介層底面接點上的多個中介層銲球，且該轉接中介層與該第一封裝結構之間具有一第一間隙，該些中介層銲球位於該第一間隙；以及一第二封裝結構，配置於該轉接中介層上且電性連接於該轉接中介層，該第二封裝結構包括：一第二線路基板，其中該第二線路基板包括一第二底面及位於該第二底面的多個第二底面接點，其中該些中介層頂面接點的位置分別對應於該些第二底面接點的位置，其中該轉接中介層與該第二封裝結構之間具有一第二間隙；多個第二銲球，配置在該第二底面的該些第二底面接點上且連接於該些中介層頂面接點，且該些第二銲球位於該第二間隙。
- 如申請專利範圍第1項所述的封裝疊層，其中該第一線路基板更包括位於該第一頂面的多個第一晶片接點，該第一封裝結構更包括：一第一晶片，配置於該第一線路基板的該第一頂面上，並且電性連接至該些第一晶片接點；一第一封裝膠體，配置於該第一線路基板上且覆蓋該第一晶片；以及多個第一銲球，配置在該第一底面的該些第一底面接點上。
- 如申請專利範圍第1項所述的封裝疊層，其中該第二線路基板包括相對於該第二底面的一第二頂面及位於該第二頂面的多個第二晶片接點，該第二封裝結構更包括：一第二晶片，配置於該第二線路基板的該第二頂面上，並且電性連接至該些第二晶片接點；以及一第二封裝膠體，配置於該第二線路基板上且覆蓋該第二晶片。
- 如申請專利範圍第1項所述的封裝疊層，更包括：多個導通單元，配置於該些中介層底面接點與該些第一頂面接點之間，其中該些導通單元包括多個銲球或多個金屬柱，該些中介層底面接點透過該些中介層銲球連接至該些導通單元。
- 一種封裝疊層(Package on Package，POP)的製造方法，包括： 提供一第一封裝結構，其中該第一封裝結構包括一第一線路基板，其中該第一線路基板包括相對的一第一底面與一第一頂面、位於該第一底面的多個第一底面接點、位於該第一頂面的多個第一頂面接點、位於該些第一頂面接點上的多個導通單元以及位於該第一線路基板上且覆蓋該第一晶片及該些導通單元的一第一封裝膠體；研磨該第一封裝膠體而使該些導通單元外露；配置一轉接中介層至該第一封裝結構上且使該轉接中介層電性連接於該第一封裝結構，其中該轉接中介層包括相對的一中介層底面與一中介層頂面、位於該中介層底面的多個中介層底面接點以及位於該中介層頂面的多個中介層頂面接點，其中該些中介層底面接點的位置不對應於該些中介層頂面接點的位置，且該些中介層底面接點的位置分別對應於該些第一頂面接點的位置，其中該轉接中介層包括位在該些中介層底面接點上的多個中介層銲球，且該轉接中介層與該第一封裝結構之間具有一第一間隙，該些中介層銲球位於該第一間隙；以及提供一第二封裝結構，配置該第二封裝結構於該轉接中介層上且使該第二封裝結構電性連接於該轉接中介層，其中該第二封裝結構包括：一第二線路基板，其中該第二線路基板包括一第二底面及位於該第二底面的多個第二底面接點，其中該些中介層頂面接點的位置分別對應於該些第二底面接點的位置，其中該轉接中介層 與該第二封裝結構之間具有一第二間隙；以及多個第二銲球，配置在該第二底面的該些第二底面接點上且連接於該些中介層頂面接點，且該些第二銲球位於該第二間隙。
- 如申請專利範圍第5項所述的封裝疊層的製造方法，其中在提供該第一封裝結構的步驟中，更包括：提供該第一線路基板；配置一第一晶片於該第一線路基板的該第一頂面上，並且電性連接至該些第一晶片接點；配置該些導通單元於該些第一頂面接點上；配置該第一封裝膠體於該第一線路基板上且覆蓋該第一晶片及該些導通單元；以及配置多個第一銲球在該第一底面的該些第一底面接點上。
- 如申請專利範圍第5項所述的封裝疊層的製造方法，其中該些中介層底面接點透過該些中介層銲球連接至該些導通單元。
- 如申請專利範圍第5項所述的封裝疊層的製造方法，其中在提供該第二封裝結構的步驟中，更包括：提供該第二線路基板，其中該第二線路基板包括相對於該第二底面的一第二頂面及位於該第二頂面的多個第二晶片接點；配置一第二晶片於該第二線路基板的該第二頂面上，並且電性連接至該些第二晶片接點；配置一第二封裝膠體於該第二線路基板上且覆蓋該第二 晶片；以及配置該些第二銲球在該第二底面的該些第二底面接點上。
- 如申請專利範圍第5項所述的封裝疊層的製造方法，其中在配置該第二封裝結構於該轉接中介層且使該第二封裝結構電性連接於該轉接中介層的步驟中，更包括：放置該第二封裝結構放置於該轉接中介層上，且連接該些第二銲球與該些中介層頂面接點。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104127279A TWI588940B (zh) | 2015-08-21 | 2015-08-21 | 封裝疊層及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104127279A TWI588940B (zh) | 2015-08-21 | 2015-08-21 | 封裝疊層及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201709411A TW201709411A (zh) | 2017-03-01 |
| TWI588940B true TWI588940B (zh) | 2017-06-21 |
Family
ID=58774200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104127279A TWI588940B (zh) | 2015-08-21 | 2015-08-21 | 封裝疊層及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI588940B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201227921A (en) * | 2010-12-21 | 2012-07-01 | Powertech Technology Inc | Stack structure for packages |
| TW201232730A (en) * | 2010-09-15 | 2012-08-01 | Stats Chippac Ltd | Stackable package by using internal stacking modules |
| TW201301465A (zh) * | 2011-06-30 | 2013-01-01 | Intel Corp | 用於無核心基體之原處建置接腳柵格陣列及其製造方法 |
-
2015
- 2015-08-21 TW TW104127279A patent/TWI588940B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201232730A (en) * | 2010-09-15 | 2012-08-01 | Stats Chippac Ltd | Stackable package by using internal stacking modules |
| TW201227921A (en) * | 2010-12-21 | 2012-07-01 | Powertech Technology Inc | Stack structure for packages |
| TW201301465A (zh) * | 2011-06-30 | 2013-01-01 | Intel Corp | 用於無核心基體之原處建置接腳柵格陣列及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201709411A (zh) | 2017-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220223563A1 (en) | Semiconductor package with high routing density patch | |
| TWI548055B (zh) | 堆疊封裝元件及其製作方法 | |
| TWI590410B (zh) | 晶片封裝體及其形成方法 | |
| TWI429050B (zh) | 堆疊式晶片封裝 | |
| TWI588965B (zh) | 層疊封裝元件及其製造方法 | |
| KR101419597B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| CN108766940B (zh) | 用于3d封装的应力补偿层 | |
| KR101429344B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| US7598617B2 (en) | Stack package utilizing through vias and re-distribution lines | |
| TWI496270B (zh) | 半導體封裝件及其製法 | |
| TWI525770B (zh) | 堆疊式晶圓雙倍資料率封裝 | |
| US20130277855A1 (en) | High density 3d package | |
| TW201630150A (zh) | 晶圓級堆疊晶片封裝及製造其之方法 | |
| JP2009044110A (ja) | 半導体装置及びその製造方法 | |
| KR101550496B1 (ko) | 적층형 반도체패키지 및 그 제조방법 | |
| CN103258818A (zh) | 用于细小间距pop结构的系统和方法 | |
| WO2014088071A1 (ja) | 半導体装置 | |
| CN106601692B (zh) | 半导体封装件、制造该半导体封装件的方法及半导体模块 | |
| US9443793B2 (en) | Semiconductor device | |
| CN108140632B (zh) | 一种芯片 | |
| TWI556402B (zh) | 封裝堆疊結構及其製法 | |
| US20130256915A1 (en) | Packaging substrate, semiconductor package and fabrication method thereof | |
| TWI642163B (zh) | 半導體封裝結構 | |
| US10269774B2 (en) | Semiconductor device | |
| TW201709328A (zh) | 系統級封裝及其製造方法 |