JP3065753B2 - 半導体集積回路ベアチップの樹脂封止方法、半導体装置 - Google Patents

半導体集積回路ベアチップの樹脂封止方法、半導体装置

Info

Publication number
JP3065753B2
JP3065753B2 JP32077191A JP32077191A JP3065753B2 JP 3065753 B2 JP3065753 B2 JP 3065753B2 JP 32077191 A JP32077191 A JP 32077191A JP 32077191 A JP32077191 A JP 32077191A JP 3065753 B2 JP3065753 B2 JP 3065753B2
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
bare chip
resin
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32077191A
Other languages
English (en)
Other versions
JPH05160296A (ja
Inventor
起親 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP32077191A priority Critical patent/JP3065753B2/ja
Publication of JPH05160296A publication Critical patent/JPH05160296A/ja
Application granted granted Critical
Publication of JP3065753B2 publication Critical patent/JP3065753B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電子部品搭載用基板に
接着されたダム枠内に複数個の半導体集積回路ベアチッ
プを搭載し、ワイヤボンディング又はギャングボンディ
ングによって前記電子部品搭載用基板上の回路と接続
し、各半導体集積回路ベアチップを液状の封止樹脂で封
止する際における半導体集積回路ベアチップの樹脂封止
方法、及び半導体装置に関するものである。
【0002】
【従来の技術】従来、電子部品搭載用基板上に半導体集
積回路ベアチップ(以下単にベアチップという)を実装
する場合、ベアチップを電子部品搭載用基板上の所定位
置に搭載し、ワイヤボンディング又はギャングボンディ
ングによって電子部品搭載用基板上の回路と接続した
後、封止樹脂によって樹脂封止する。このとき、封止樹
脂が基板上で広がるのを防止するために、ダム枠を使用
する場合がある。一般にダム枠はベアチップ1個毎に設
けられる。
【0003】しかし、電子部品搭載用基板1に複数個の
ベアチップ2を近接させた状態で実装する場合、ベアチ
ップ毎に独立したダム枠を設けることはできない。この
ような場合には、図4に示すように、電子部品搭載用基
板1上の近接した位置に配置される複数個(ここでは3
個)のベアチップ2全部を囲む略L字形のダム枠3を使
用すことになる。
【0004】そして、このダム枠3内に各ベアチップ2
を搭載し、ワイヤボンディング又はギャングボンディン
グにより電子部品搭載用基板1上の回路に接続し、最後
に封止樹脂4で各ベアチップ2を樹脂封止する。
【0005】
【発明が解決しようとする課題】しかしながら、1個の
ダム枠3内で複数個のベアチップ2を樹脂封止するとき
に使用される封止樹脂4の量を、単純に1個のベアチッ
プ2を樹脂封止するのに使用する封止樹脂4量のベアチ
ップ2の個数倍(ここでは3倍)としただけでは、表面
張力の関係によりダム枠3に近いベアチップ2の上部は
樹脂封止されない(図5参照)。
【0006】各ベアチップ2を完全に封止するために、
封止樹脂4を上記よりも多量に使用した場合、封止樹脂
4がダム枠3を越えてダム枠3外に溢れ出る場合があ
る。また、それが稀にダム枠3から溢れずに、各ベアチ
ップ2を封止することができたとしても、図6に示すよ
うに、電子部品搭載用基板1の上面から封止樹脂4の頂
点までの高さH1 が大幅に高くなる。その結果、この電
子部品搭載用基板1をさらにパッケージ基板(図示せ
ず)に実装した際、パッケージ基板が大型化してしまう
という問題があった。
【0007】本発明は上記問題点を解消するためになさ
れたものであって、その目的は複数個の半導体集積回路
ベアチップ全部を確実に樹脂封止することができるとと
もに、電子部品搭載用基板に実装された複数個の半導体
集積回路ベアチップを封止する封止樹脂の使用量を容易
にコントロールでき、さらに隣接する半導体集積回路ベ
アチップの間隔を狭くすることが可能となり、実装密度
を高めることができる半導体集積回路ベアチップの樹脂
封止方法を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、請求項1に記載の発明では、電子部品搭載用基板に
搭載された複数個の半導体集積回路ベアチップ全体を囲
むダム枠を形成し、液状の封止樹脂で封止するに際し、
前記複数個の半導体集積回路ベアチップを前記電子部品
搭載用基板上の回路とボンディング接続した後、ダム枠
内の隣接する半導体集積回路ベアチップ間に仕切りを形
成し、その後前記各半導体集積回路ベアチップを液状の
封止樹脂で覆った後、硬化させて前記半導体集積回路ベ
アチップを樹脂封止するようにした。また、請求項2に
記載の発明では、電子部品搭載用基板に搭載された複数
個の半導体集積回路ベアチップ全体を囲むダム枠を設け
半導体装置において、ダム枠内の隣接する半導体集積
回路ベアチップ間に仕切りを形成したことを特徴とする
半導体装置をその要旨としている。
【0009】
【作用】まず、電子部品搭載用基板に搭載された複数個
の半導体集積回路ベアチップ全体を囲むダム枠が形成
れる。次に半導体集積回路ベアチップがワイヤボンディ
ング又はギャングボンディングによって電子部品搭載用
基板の導体回路に接続された後、ダム枠内の隣接するベ
アチップ間に仕切りが形成される。従って、この仕切り
によってダム枠内がベアチップの個数だけ区画される。
【0010】次に各半導体集積回路ベアチップを覆うよ
うに液状の封止樹脂が滴下され、半導体集積回路ベアチ
ップが樹脂封止される。前記封止樹脂は仕切りの存在に
より、各半導体集積回路ベアチップ毎にダム枠が設けら
れたと同様な挙動を示し、封止樹脂がダム枠から溢れ出
ることがなくなるとともに、複数個のベアチップが確実
に樹脂封止される。
【0011】
【実施例】(第1実施例)以下、本発明を具体化した第
1実施例を図1〜図3に基づいて説明する。なお、前記
従来技術で説明した部分と同様な部分は同一番号を付し
て説明する。
【0012】図1に示すように、電子部品搭載用基板1
搭載された複数個(本実施例では3個)のベアチップ
全体を囲むダム枠を形成した後、ベアチップ2をワイ
ヤボンディングによって電子部品搭載用基板1の回路
(図示せず)に接続した。次に、隣接する各ベアチップ
2間にEペレットにて仕切り10を形成した。仕切り1
0によってダム枠3内が各ベアチップ2間で区切られ、
ダム枠3内には部屋11,12,13が区画形成され
る。即ち、ダム枠3内に形成された各部屋11,12,
13の面積は、その部屋11,12,13内で実装され
たベアチップ2を1個実装するときに使用されるダム枠
で囲まれた面積と略同面積となる。
【0013】前記Eペレットとは日東電工株式会社製の
エポキシペレットで、エポキシ樹脂を原料とした粉末状
のものを必要な形状及び重量となるように、20℃以下
の環境条件下で冷間圧縮成形したペレット状のものであ
り、EP♯6040及びEP♯6050とがある。
【0014】電子部品搭載用基板1上へEペレットを接
着する際には、ベアチップ2のワイヤボンディングが終
了した後、電子部品搭載用基板1を160℃〜180℃
に予熱する。この状態で各ベアチップ2間にEペレット
を載置する。このとき、Eペレットは電子部品搭載用基
板1と接触した部分が軟化して所定位置に位置決めされ
る。そして、さらに電子部品搭載用基板1を約150℃
の温度で10時間加熱して前記Eペレットを熱硬化させ
る。
【0015】前記電子部品搭載用基板1にEペレットが
接着された後、1個のベアチップ2を樹脂封止する際に
使用される量の封止樹脂4を各部屋11,12,13毎
にベアチップ2の上から滴下した(図2参照)。その結
果、図2に示すように、各ベアチップ2はほぼ完全に封
止されるが確実をきすため、封止樹脂4を各部屋11,
12,13全体に均一に流し込んだ(図3参照)。次に
封止樹脂4を熱硬化させてベアチップ2を樹脂封止し
た。
【0016】前記のように、ダム枠3内の複数個のベア
チップ2をワイヤボンディングした後、隣接するベアチ
ップ2間にEペレットを接着することによって、仕切り
10が形成されるため、仕切り10がワイヤボンディン
グの邪魔にはならない。従って、ワイヤボンディングの
前に予めダム枠を形成する場合に比べてベアチップ2の
間隔を狭くすることが可能となる。
【0017】また、部屋11,12,13がそれぞれ独
立したダム枠と同様な役割を果たす。従って、各部屋1
1,12,13内のベアチップ2を1個樹脂封止する際
に必要な封止樹脂4量を容易にコントロールできる。従
って、従来のようにダム枠3に近いベアチップ2の上部
が樹脂封止されなかったり、また、電子部品搭載用基板
1の上面から封止樹脂4頂点までの高さH0 が必要以上
に高くなることがなくなる。その結果、電子部品搭載用
基板1の軽量、薄型化を図ることができ、電子部品搭載
用基板1が組み込まれる電子機器の軽量薄型化に支障を
きたすことがなくなる。
【0018】(第2実施例)次に、本発明を具体化した
第2実施例を説明する。なお、説明の便宜上前記第1実
施例と相違する部分についてのみ説明する。
【0019】上記第1実施例においては、Eペレットに
より仕切り10を形成したが、この実施例ではEペレッ
トに代えて、トーレシリコーン株式会社製の接着剤用の
シリコーン樹脂(E−1700)で形成した。即ち、ベ
アチップ2を電子部品搭載用基板1上にワイヤボンディ
ングした後、シリコーン樹脂をディスペンサにて滴下し
て仕切り10を形成した。
【0020】前記シリコーン樹脂は撥水性を有し、水や
樹脂をよくはじく性質があるため、仕切り10を厚く形
成することは好ましくない。また、ベアチップ2と回路
を接続するワイヤの根元をシリコーン樹脂で覆ってもよ
いが、ベアチップ2上にシリコーン樹脂が付着しないよ
うにすることが望ましい。
【0021】従って、上記第1実施例では少なくとも隣
接するベアチップ2の間隔は、ワイヤボンディング後の
ワイヤに接触しない状態でEペレットを接着するのに可
能な間隔を必要としているのに対し、この実施例では隣
接するベアチップ2の間隔は、両ベアチップ2がワイヤ
ボンディング可能な大きさだけであればよいことにな
る。その結果、ベアチップ2の実装密度を高くすること
ができ、電子部品搭載用基板1のより小型化を図ること
が可能となる。
【0022】なお、本発明は上記両実施例に限定される
ものではなく、発明の趣旨を逸脱しない範囲で例えば次
のように構成することもできる。 (1)上記第1及び第2実施例では電子部品搭載用基板
1へのベアチップ2の実装はワイヤボンディングによっ
て行ったが、このワイヤボンディングに代えて、ベアチ
ップ2の接続端子に金や半田等のバンプを形成し、その
バンプと電子部品搭載用基板1の導体回路とを半田付け
により、ベアチップ2の全端子を一括して電子部品搭載
用基板1に実装するギャングボンディングで行ってもよ
い。
【0023】(2)上記第1実施例では仕切り10を形
成する樹脂として使用したのはEペレット、また、第2
実施例ではシリコーン樹脂であったが、これらの樹脂に
代えて他の樹脂を使用して仕切り10を形成してもよ
い。
【0024】
【発明の効果】以上詳述したように、請求項1に記載の
発明によれば、複数個の半導体集積回路ベアチップ全部
を確実に樹脂封止することができるとともに、複数個の
半導体集積回路ベアチップを封止する封止樹脂の使用量
を容易に最適量にコントロールでき、さらに隣接する半
導体集積回路ベアチップの間隔を狭くすることが可能と
なり、実装密度を高めることができるという優れた効果
を奏する。また、請求項2に記載の発明によれば、実装
密度が高くてしかも軽量かつ薄形の半導体装置を提供す
ることができるという優れた効果を奏する。
【図面の簡単な説明】
【図1】電子部品搭載用基板のダム枠内に複数個のベア
チップをボンディング接続した後、隣接するベアチップ
間に仕切りを形成した状態の概略平面図である。
【図2】ベアチップが封止樹脂で覆われた状態の図1の
A−A線に対応する拡大断面図である。
【図3】図2の状態から、さらに封止樹脂が滴下され、
ベアチップが完全に封止樹脂によって覆われた状態の断
面図である。
【図4】従来例におけるダム枠内に複数個のベアチップ
を実装した電子部品搭載用基板の概略平面図である。
【図5】封止樹脂量が不足してベアチップの一部が封止
されていない状態の図4のC−C線に対応する拡大断面
図である。
【図6】ベアチップ全体が樹脂封止された状態の図5に
対応する断面図である。
【符号の説明】
1…電子部品搭載用基板、2…ベアチップ、3…ダム
枠、4…封止樹脂、10…仕切り

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 電子部品搭載用基板(1)に搭載された
    複数個の半導体集積回路ベアチップ(2)全体を囲むダ
    ム枠(3)を形成し、液状の封止樹脂で封止するに際
    し、 前記複数個の半導体集積回路ベアチップ(2)を前記電
    子部品搭載用基板(1)上の回路とボンディング接続し
    た後、ダム枠(3)内の隣接する半導体集積回路ベアチ
    ップ(2)間に仕切り(10)を形成し、その後前記各
    半導体集積回路ベアチップ(2)を液状の封止樹脂
    (4)で覆った後、硬化させて前記半導体集積回路ベア
    チップ(2)を樹脂封止することを特徴とする半導体集
    積回路ベアチップの樹脂封止方法。
  2. 【請求項2】 電子部品搭載用基板(1)に搭載された
    複数個の半導体集積回路ベアチップ(2)全体を囲むダ
    ム枠(3)を設けた半導体装置において、 ダム枠(3)内の隣接する半導体集積回路ベアチップ
    (2)間に仕切り(10)を形成したことを特徴とする
    半導体装置。
JP32077191A 1991-12-04 1991-12-04 半導体集積回路ベアチップの樹脂封止方法、半導体装置 Expired - Fee Related JP3065753B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32077191A JP3065753B2 (ja) 1991-12-04 1991-12-04 半導体集積回路ベアチップの樹脂封止方法、半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32077191A JP3065753B2 (ja) 1991-12-04 1991-12-04 半導体集積回路ベアチップの樹脂封止方法、半導体装置

Publications (2)

Publication Number Publication Date
JPH05160296A JPH05160296A (ja) 1993-06-25
JP3065753B2 true JP3065753B2 (ja) 2000-07-17

Family

ID=18125077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32077191A Expired - Fee Related JP3065753B2 (ja) 1991-12-04 1991-12-04 半導体集積回路ベアチップの樹脂封止方法、半導体装置

Country Status (1)

Country Link
JP (1) JP3065753B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4589428B2 (ja) * 2008-08-19 2010-12-01 アルプス電気株式会社 半導体チップモジュール
JP2011146588A (ja) * 2010-01-15 2011-07-28 Dainippon Printing Co Ltd 電子部品内蔵配線板、電子部品内蔵配線板の製造方法
US8691626B2 (en) 2010-09-09 2014-04-08 Advanced Micro Devices, Inc. Semiconductor chip device with underfill
JP5673616B2 (ja) * 2012-07-10 2015-02-18 株式会社デンソー 電子装置
JP6591234B2 (ja) * 2015-08-21 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US10529693B2 (en) 2017-11-29 2020-01-07 Advanced Micro Devices, Inc. 3D stacked dies with disparate interconnect footprints
US10727204B2 (en) 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding

Also Published As

Publication number Publication date
JPH05160296A (ja) 1993-06-25

Similar Documents

Publication Publication Date Title
US5610442A (en) Semiconductor device package fabrication method and apparatus
US6400032B1 (en) Method and apparatus for packaging flip chip bare die on printed circuit boards
US6798049B1 (en) Semiconductor package and method for fabricating the same
US7227086B2 (en) Semiconductor chip package having an adhesive tape attached on bonding wires
US7061125B2 (en) Semiconductor package with pattern leads and method for manufacturing the same
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
US5567656A (en) Process for packaging semiconductor device
US20080111224A1 (en) Multi stack package and method of fabricating the same
JPH1098130A (ja) チップスケールの半導体パッケージ及びその製造方法
TWI428995B (zh) 板上縮小封裝
US20090310322A1 (en) Semiconductor Package
KR20080035210A (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
JP3065753B2 (ja) 半導体集積回路ベアチップの樹脂封止方法、半導体装置
US20010045643A1 (en) Semiconductor device keeping structural integrity under heat-generated stress
US5264726A (en) Chip-carrier
KR20000052097A (ko) 멀티-칩 칩 스케일 집적회로 패키지
KR100401018B1 (ko) 반도체패키지를 위한 웨이퍼의 상호 접착 방법
US20080088037A1 (en) Semiconductor package and method for manufacturing the same
US20240339336A1 (en) Substrate having underfill dam and semiconductor package including the same, and method for manufacturing the semiconductor package
KR100533761B1 (ko) 반도체패키지
KR100708052B1 (ko) 반도체패키지
KR100328181B1 (ko) 플립칩이 스택된 패키지 및 그 제조방법
KR940006578B1 (ko) 반도체 패케이지 및 그 제조방법
KR100729024B1 (ko) 반도체패키지 및 이를 위한 금형
KR100411808B1 (ko) 반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080512

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090512

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100512

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110512

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees