CN104517933A - 电子器件、测试板和半导体器件制造方法 - Google Patents

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Abstract

本发明的各个实施例涉及电子器件、测试板和半导体器件制造方法。在其上安装有半导体器件的安装板的电学特性得以改善。安装板(配线板)包括从支承半导体器件(半导体封装)的它的上表面延伸到它的下表面的多个第一通孔和第二通孔、以及形成在各自的通孔中的通孔配线。安装板具有布置在其下表面上并且经由第二电极而与半导体器件电连接的电容器。在形成在安装板的上表面上的多个第一电极之中，与电容器连接的若干第一电极与形成在直径比信号传输通路更大的第一通孔中的一个配线连接。

Description

电子器件、测试板和半导体器件制造方法
相关申请的交叉引用
将2013年9月26日提交的包括说明书、附图和摘要的日本专利申请2003-200005号的公开的全部内容通过引用合并入本文。
技术领域
本发明涉及用于电子器件或者测试板(test board)的技术，更具体涉及用于在安装板(mounting board)之上安装有半导体封装的电子器件、或者用于在其之上安装有半导体封装以便对半导体封装进行电学测试的测试板的技术。
背景技术
日本特开2011-66344号公报描述了一种电子器件，其中半导体器件安装在安装板的上表面之上，并且与半导体器件电连接的旁路电容器安装在安装板的下表面上。
日本特开2012-220438号公报描述了，半导体器件安装在测试板之上，以便对半导体封装进行电学测试。
发明内容
本发明人检查了如日本特开2011-66344号公报所描述的在其上安装有旁路电容器的电子器件的板(母版或者安装板)、或者用来检查如日本特开2012-220438号公报所描述的半导体封装(半导体器件)的板(测试板)。
一种抑制向如上所描述安装在板之上的半导体封装供应电源的电压波动的技术，是将电容器(称为旁路电容器)连接在电源电压与基准电压之间。出于抑制所供应的电源的电压波动的目的，期望缩短用于在电容器与半导体封装之间连接的传输通路。出于缩短传输通路的目的，例如期望如下所描述将半导体封装和电容器固定在板上：将半导体封装安装在板的上表面之上，并且将电容器以在板的厚度方向上与半导体封装重叠的方式布置在板的下表面上。此外，期望利用在板的厚度方向上从板的上表面到其下表面穿通板的通孔配线(形成在板中的通孔内部的配线)来将半导体封装与电容器电连接。
作为上述技术的检查结果，本发明人已经发现了下列问题。当半导体封装更小时，半导体封装的外部端子之间的间距(间隔)倾向于更小。因此，在该情况下，与半导体封装的外部端子电连接的电极之间的间距(间隔)应该也更小。此外，在该情况下，用于在半导体封装与电容器之间连接的通孔配线的直径必须更小。然而，其上固定有半导体封装的板必须足够坚固以支承包括半导体封装和电容器的各种电子部件，因此难以进行微加工来应对更小的半导体封装的趋势。
本发明的上述和更多的目标和新特征将从本说明书中的下列详细描述和附图中更充分地呈现。
根据本发明的一方面，提供一种电子器件，其包括第一配线板，该第一配线板具有在其上固定有半导体封装的第一表面、形成在第一表面上的多个第一电极、与第一表面相对的第二表面、以及形成在第二表面上的多个第二电极。第一配线板具有多个从第一表面和第二表面中的一个表面延伸至另一个表面的多个孔、以及形成在各自的孔中的配线。电子器件具有布置在第一配线板的第二表面上并且经由第二电极而与半导体封装连接的电容器。在第一电极之中，与电容器连接的若干第一电极，与形成在直径比信号传输通路更大的孔中的一个配线连接。
根据本发明，改善了在其之上安装有半导体器件的配线板的电学特性。
附图说明
图1是示出根据本发明的实施方式的电子器件的半导体封装安装表面的放大局部平面图；
图2是示出图1中的安装板的相对表面的放大平面图；
图3是沿着图2的线A-A截取的放大截面图；
图4是图3所示的半导体器件的安装表面的平面图；
图5是图3所示的安装板的半导体封装安装表面的放大平面图；
图6是示出图3所示的在电子器件的电子部件之间的电连接关系的电路框图；
图7是图5的B部的放大平面图；
图8是沿着图7的线A-A截取的放大截面图；
图9是图5的C部的放大平面图；
图10是沿着图9的线A-A截取的放大截面图；
图11是例示制造图1所示的电子器件的工序的流程图；
图12是示出设置在图11所示的板准备步骤中的配线板的整体结构的平面图；
图13是图11所示的测试步骤中的放置在测试器件中的半导体器件的重要组成部分的放大截面图；
图14是图13所示的测试插座的容纳部的半导体封装保持表面的平面图；
图15是示出图3所示的半导体器件的一个变形例的截面图；
图16是示出图3所示的半导体器件的另一个变形例的截面图；
图17是示出图3所示的半导体器件的又一个变形例的截面图；
图18是示出图9所示的示例的一个变形例的放大平面图。
具体实施方式
说明书的描述规则
根据需要或者为了方便，本发明的优选实施方式可以分别地描述，但是像这样描述的实施方式并非彼此无关，除非另有明确规定。不考虑它们的描述顺序，一个实施方式可以部分地是另一个实施方式的详细形式，或者一个实施方式可以完整地或部分地是另一个实施方式的变形例。原则上，不重复同样的要素或者因素。在优选实施方式中，当对于要素指示具体数值时，该数值对于该要素不是必须的，除非另有明确规定、或者除非理论上限定于该数值、或者除非上下文明显要求该要素限定于该具体值。
在本发明的实施方式中的对材料或构成的描述中，表述“X包括A”或者“包括A的X”并不排除包括除了A以外的要素的材料或构成，除非另有明确规定、或者除非上下文明显要求排除另一个要素。如果表述涉及成分，则其是指“含有A作为主要成分的X”。例如，术语“硅构件”明显不仅指代由纯硅制成的构件，还指代由SiGe(锗硅)合金制成的构件、或者含有硅作为主要成分的别的多元合金、或者含有别的添加物的构件。类似地，例如，术语“金镀覆”、“Cu层”和“镍镀覆”不仅指代纯的金、Cu和镍的构件，还指代分别由含有金、Cu和镍作为主要成分的多元材料制成的构件。
此外，即使当对于元件提到具体数值或者数量时，要素的数值或者数量可以比具体的数值或者数量更大或者更小，除非另有明确规定、或者除非理论上限定于该具体数值或者数量、或者除非上下文要求其限定于该具体数值或者数量。
在例示优选实施方式的所有附图中，相同或者相似的要素由相同或者相似的记号或者标号来标注，并且原则上不重复其描述。
在本说明书中，有时使用术语“上表面”和“下表面”。半导体封装以各种形式来体现，并且在将半导体封装安装在板之上之后，有时其上表面会布置在其下表面下方。在本说明书中，其上形成有半导体芯片元件的表面称为前表面，并且与前表面相对的表面称为背表面。此外，在其之上安装有芯片的配线板的平坦表面称为上表面或者正表面，并且与上表面相对的表面称为下表面。
关于附图，如果阴影线可能会导致图示复杂、或者将所涉及的区域与空隙区别是容易的，则即使在截面图中也可能省略阴影线等。与此相关，如果孔的轮廓线由说明等是明显的，则即使对于封闭的孔也有可能省略背景轮廓线。此外，即使附图没有示出截面，也可以添加阴影线或者点图案，以阐明所涉及的区域不是空气间隙、或者清楚示出区域的边界。
电子器件
首先，将描述根据本发明的优选实施方式的电子器件的大体结构。图1是示出根据优选实施方式的电子器件的半导体封装安装表面的放大局部平面图，并且图2是示出图1中的安装板的相对表面的放大平面图。图3是沿着图2的线A-A截取的放大截面图。图4是图3所示的半导体器件的安装表面的平面图。图5是图3所示的安装板的半导体封装安装表面的放大平面图。为了确保电极和端子容易被看到，每个例示本实施方式的附图都示出，端子的数目少并且每个端子的平面尺寸相对较大的示例。在图2中，半导体芯片2的轮廓由双点划线标示，以便在平面图中示出安装板MB1的电极Mp1和Mp2与半导体芯片2之间的位置关系。在图2中，配线板3的轮廓也由双点划线标示。
如图1和图2所示，根据本实施方式的电子器件ED1包括安装板(板、母版、配线板、支撑板)MB1、和安装在安装板之上的半导体器件(半导体封装)SP1。如图2所示，电子器件ED1包括安装在安装板MB1之上的至少一个电容器(电容元件、片状电容器)CP1。
半导体器件SP1是半导体封装，其包括在其上形成有半导体集成电路的半导体芯片2、和带有多个焊球SB作为与半导体集成电路电连接的外部端子的配线板3。
如图3所示，半导体芯片2具有前表面(主表面、上表面)2a、与前表面2a相对的背表面2b(主表面、下表面)、以及布置在前表面2a与背表面2b之间的侧表面2c，在平面图中具有正方形形状。关于半导体芯片2的平面尺寸(平面图中的尺寸、前表面2a和背表面2b的尺寸、外形尺寸)，一个边的长度例如约为5至10mm。半导体芯片2具有形成在(例如硅的)半导体板的半导体元件支承表面上的多个半导体元件。这些半导体元件经由层叠在半导体元件之上的配线层而与形成在前表面2a上的多个焊盘(电极、电极焊盘)2pd电连接。包括半导体元件和与半导体元件连接的配线层的多个电路，形成在半导体芯片2中。在这些电路之中，有用于半导体芯片2的主要功能的主电路(核心电路)，例如算术处理电路或者存储电路、以及从半导体芯片2接收电信号并且将电信号传给半导体芯片2的输入/输出电路。
配线板3具有在其之上安装有半导体芯片2的上表面(表面、芯片安装表面)3a、与上表面3a相对的下表面3b(表面、安装表面)、以及布置在上表面3a与下表面3b之间的侧表面3c，在平面图中具有正方形形状。关于配线板3的平面尺寸(平面图中的尺寸、上表面3a和下表面3b的尺寸、外形尺寸)，一个边的长度例如约为10至20mm。配线板3的厚度，即从上表面3a到下表面3b的距离，例如约为0.2至2.0mm。
配线板3是中介器(interposer)，其用来在平面图中调整端子的位置，以便将安装在上表面3a之上的半导体芯片2与安装板MB1电连接。与半导体芯片2电连接的多个接合指件(bonding finger)(端子、芯片安装表面侧端子、电极、接合引线)3f形成在作为配线板3的芯片支承表面的上表面3a上。
此外，多个焊区(land)3g形成在作为安装表面的下表面3b上，该安装表面安装在安装板MB1之上。接合指件3f和焊区3g经由形成在配线层中的多个配线3d而电连接，以将上表面3a与下表面3b电连接。配线3d包括形成在绝缘层3e的上表面或者下表面上的引线接线、以及作为在绝缘层3e的厚度方向上贯穿绝缘层3e的中间层导电通路的通孔接线(形成在绝缘层3e的通孔内部的接线)。在图3所示的示例中，配线板3具有四个配线层。然而，配线板3中的配线层的数目不限定于图3所示的4个，并且该数目可以不大于3个或者不小于5个。
在图3所示的示例中，半导体芯片2的前表面2a面向配线板3的上表面3a。这种安装方法称为面朝下安装方法(或者倒装芯片安装方法)。在面朝下安装方法中，作为半导体芯片2的接口端子的焊盘2pd经由凸点电极(凸点)2bf而与作为配线板3的接口端子的接合指件3f电连接。绝缘材料的树脂(底层填充树脂、绝缘膜)4位于半导体芯片2的前表面2a与配线板3的上表面3a之间，并且在半导体芯片2与配线板3的之间的电连接点(凸点电极2bp)周围的区域用树脂4密封。
在面朝下安装方法中，在配线板3与半导体芯片2之间的电连接通路中可以省略金属接线(未图示)以缩短连接通路长度。该方法不需要接线回路的形成，具有能够减小半导体封装的厚度的优点。
作为图3所示的变形例，可以采用半导体芯片2的背表面2b面向配线板3的上表面3a的所谓的面朝上安装方法，来安装半导体芯片2。在该方法中，半导体芯片2的焊盘2pd经由接线(未图示)而与配线板3的接合指件3f电连接。当采用面朝上安装方法时，半导体芯片2和与半导体芯片2连接的接线用树脂密封，以便防止相邻的接线相互接触。
作为半导体器件SP1的外部端子的多个焊球SB接合于配线板3的各自的焊区3g。更具体而言，配线板3B的下表面3b被绝缘膜(阻焊膜)SR覆盖。在绝缘膜SR中制作开口，并且在每一个开口中，每一个焊区3g的至少一部分从绝缘膜SR露出。焊球SB接合于焊区3g的露出部。
如图4所示，接合于在配线板3的下表面3b上的焊区3g的焊球(外部端子、电极、外部电极)SB以矩阵图案(阵列图案、矩阵图案)布置。具体而言，焊区3g和焊球SB沿着配线板3的下表面3b的每一边布置成行。上述的多个外部端子(焊球SB、焊区3g)以矩阵图案布置在配线板3的安装表面上的半导体器件，称为面积阵列(area array)半导体器件。面积阵列半导体器件的优点在于，配线板3的安装表面(下表面3b)能够有效地用作外部端子用的空间，以及即使当外部端子的数目增加时也可以防止半导体器件的元件安装面积的增加。换言之，在这种半导体器件中，增加的数目的外部端子能够以节约空间的方式安装，以应对更高功能性和更高集成度的趋势。
如图3所示在其之上安装有半导体器件SP1的安装板MB1具有上表面(表面、半导体器件安装表面)Ma、和与上表面Ma相对的下表面(表面、背表面)Mb。安装板MB1是在其上包括半导体器件SP1和电容器CP1的多个电子部件被安装并且被电连接以形成模块的板，并且它应该足够坚固以支撑这些电子部件。为此，安装板MB1的厚度比半导体器件SP1的配线板3的厚度更大(更厚)。在图3所示的示例中，安装板MB1的厚度约为4mm至5mm。安装板MB1的厚度指代从上表面Ma和下表面Mb中的一个表面到另外一个表面的距离。配线板3的厚度指代从上表面3a和下表面3b中的一个表面到另外一个表面的距离。作为安装板MB1的基材(base material)的绝缘材料BC1例如是预浸料诸如浸渍着环氧树脂的玻璃纤维。
多个电极Mp1形成在安装板MB1的上表面Ma上。如图3所示，电极Mp1是安装板MB1的接口端子，用于连接作为半导体器件SP1的外部端子的焊球SB。因此，如图4所示，电极Mp1的布置对应于焊球SB的布置。换言之，在本实施方式中，如图5所示电极Mp1以矩阵图案(阵列图案、矩阵图案)布置。具体而言，绝缘膜(阻焊膜)SR位于安装板MB1的上表面Mb之上，用于覆盖上表面Ma。在绝缘膜SR中制作开口，并且在每一个开口中，每一个电极Mp1的至少一部分从绝缘膜露出。在电子器件ED1中，安装板MB1与半导体器件SP1在绝缘膜SR的开口中通过将焊球SB与每一个电极Mp1的露出部连接而电连接。
此外，多个电极Mp2形成在安装板MB1的下表面Mb上。电极Mp2是安装板MB1的接口端子，用于将包括电容器CP1的电子部件与安装板MB1电连接。如图3所示，电极Mp2在上表面Ma上经由形成在安装板MB1中的通孔配线THm而与电极Mp1分别地电连接。
通孔配线THm是将安装板MB1的上表面Ma与下表面Mb电连接的配线。从上表面Ma和下表面Mb中的一个表面延伸至另一个表面的多个通孔(孔)TH1、TH2和TH3形成在安装板MB1中。在各个通孔TH1、TH2和TH3中，通过沿着通孔(TH1、TH2或者TH3)的壁面嵌入金属膜而形成通孔配线THm。稍后将描述通孔配线的更多细节。
如图3所示，包括电源电压端子ERd和基准电压端子ERs的电容器CP1安装在安装板MB1的下表面Mb上。电容器CP1是所谓的旁路电容器，其连接在电源电压供应通路与基准电压供应通路之间，以便抑制供应给半导体器件SP1的电路系统的DC电源的电压波动。因此，电容器CP1经由安装板MB1的电极Mp1和Mp2以及通孔配线THm而与半导体器件SP1电连接。更具体而言，电容器CP1的电源电压端子ERd经由焊接构件(未图示)而与在安装板MB1的电极Mp2之中的电源电压电极Pd2电连接。同样地，电容器CP1的基准电压端子ERs经由焊接构件而与在安装板MB1的电极Mp2之中的基准电压电极Ps2电连接。
图3所示焊球SB以及用于将焊盘2pd与接合指件3f连接的焊接构件，由实质上没有铅(Pb)的所谓的无铅焊料制成。例如，该材料是锡(Sn)或者锡-铋(Sn-Bi)或者锡-银-铜(Sn-Ag-Cu)。这里无铅焊料是指依照RoHs(有害物质限制)指令的含有不大于0.1wt％的铅(Pb)的焊料。以下，当提到焊料时，其是指无铅焊料除非另有规定。
<用于在旁路电容器与半导体器件之间耦合的通路>
接着，将详细地描述图3所示的用于在电容器CP1与半导体器件SP1之间连接的通路。图6是示出图3所示的电子器件的电子部件之间的电连接关系的电路框图。图7是图5的B部的放大平面图，图8是沿着图7的线A-A截取的放大截面图，图9是图5的C部的放大平面图，图10是沿着图9的线A-A截取的放大截面图。尽管图3所示的半导体芯片2不仅包括图6所示的电路还包括其他电路，但是图6示出半导体芯片2的电路中的一些作为典型电路。在图7和图9中，电极Mp1和通孔焊区THL(图9)的金属图案的轮廓、以及通孔TH1和TH2的轮廓，在平面图中由虚线标示。图9和图10示出布置有在图5所示的电极Mp1之中的若干电源电压电极Pd1的区域，作为典型示例。由于布置有图5所示的基准电压电极Ps1的区域与图9和图10所示的区域在结构上相同，因此基准电压电极Ps1的记号Ps1也添加在图9和图10中。
如图6所示，半导体芯片2包括核心电路CR1和输入/输出电路CC1。输入/输出电路CC1具有将来自半导体芯片2外部的输入电信号发送到核心电路CR1并且将来自核心电路CR1的电信号发送到半导体芯片2外部的功能。核心电路CR1是除了输入/输出电路以外的有源电路；例如，其为运算处理电路、控制电路、存储电路、电转换电路、驱动电路、或者传感器电路。图6示出作为电信号传输通路的单个信号线SG1与输入/输出电路CC1连接的示例。然而，信号线SG1的数目不限定于一个，并且在一些情况下，超过一个的信号线SG1与其连接。
电源线与核心电路CR1和输入/输出电路CC1连接，以供应各自的电路用的驱动电压。具体而言，从电源RG1供应核心电路用的电源电压的电源电压线VD1、和从电源RG1供应核心电路用的基准电压的基准电压线VS1，与核心电路CR1连接。同样地，从电源RG2供应输入/输出电路用的电源电压的电源电压线VD2和从电源RG2供应输入/输出电路用的基准电压的基准电压线VS2与输入/输出电路CC1连接。
在核心电路CR1与电源RG1之间，电容器CP1并联连接于电源RG1。电容器CP1具有电源电压端子ERd和基准电压端子ERs。电容器CP1的电源电压端子ERd与电源电压线VD1连接，并且基准电压端子ERs与基准电压线VS1连接。简言之，电容器CP1是旁路电容器，其连接在电源电压线VD1与基准电压线VS1之间，以便抑制供应给核心电路CR1的DC电源的电压波动。在本实施方式中，如图6所示超过一个电容器CP1(在图6所示的示例中是两个)连接在核心电路CR1与电源RG1之间。电容器CP1的数目可以根据需要根据所要求的旁路电容器的电学特性而变化。
在输入/输出电路CC1与电源RG2之间，电容器CP2并联连接于电源RG2。电容器CP2具有电源电压端子ERd和基准电压端子ERs。电容器CP2的电源电压端子ERd与电源电压线VD2连接，并且基准电压端子ERs与基准电压线VS2连接。简言之，电容器CP2是旁路电容器，其连接在电源电压线VD2与基准电压线VS2之间，以便抑制供应给输入/输出电路CC1的DC电源的电压波动。
由于旁路电容器是抑制DC电源的电压波动的电容元件，因此期望缩短从消耗电源的电路(power-consuming circuit)(在图6所示的示例中是核心电路CR1或者输入/输出电路CC1)到旁路电容器的电源电路距离。当旁路电容器与消耗电源的电路之间的距离更大时，在通路中的电阻成分更大。同样地，当旁路电容器与消耗电源的电路之间的距离更大时，在通路中的电感成分更大。特别地在核心电路CR1中，导致特性劣化的电压波动的影响比在输入/输出电路CC1中更大。
如在本实施方式中，在外部端子以矩阵图案布置的面积阵列半导体器件SP1中，密集地布置了很多外部端子。因此，难以在安装板MB1的作为半导体封装安装表面的上表面Ma上供应旁路电容器用的空间。由于，当半导体芯片2提供更高功能性时，其可能包括更多不同类型的核心电路，并且要求更大数目的旁路电容器；因此旁路电容器的布置更受限制。为此，在本实施方式中，如图2和3所示作为旁路电容器的电容器CP1和CP2布置在安装板MB1的下表面Mb上。
由于作为旁路电容器的电容器CP1与核心电路CR1之间的通路距离(通路长度)(图6)减小，因此特别期望如图3所示，半导体器件SP1和电容器CP1以在安装板MB1的厚度方向(图3中的z方向)上相互重叠的方式安装。
在图3所示的示例中，电容器CP2以在安装板MB1的厚度方向上与半导体器件SP1不重叠的方式布置。在该情况下，为了在安装板MB1的下表面Mb1上获得电容器CP1用的空间，优先级相对较低的电容器CP2以与半导体器件SP1不重叠的方式布置。可选地，电容CP2还有电容器CP1也可以以在安装板MB1的厚度方向上与半导体器件SP1重叠的方式布置。
然而，本发明人发现下列问题。由于安装板MB1必须足够坚固以支撑包括半导体器件SP1和电容器CP1的各种电子部件，因此难以进行微加工来应对半导体器件SP1尺寸的缩小。
为了满足紧凑并功能强大的半导体封装的要求，很多外部端子必须密集地(换言之，以小间距)布置。图4示出在以矩阵图案排列的焊球SB之中的相邻焊球SB的中心之间的距离设计为0.4mm的示例。由于如图3所示焊球SB接合于安装板MB1的电极Mp1的每一个，因此在图5所示的电极Mp1之中的相邻电极Mp1的中心之间的距离也设计为0.4mm。
当如上所描述许多外部端子以小间距布置时，形成用于在安装板的上表面Ma与下表面Mb之间的电连接的通孔配线THm(图3)的通孔的直径(开口直径)必须足够小，以防止在相邻外部端子之间短路。例如，如图7和图8所示，与电极Mp1分别地连接的通孔TH2的直径L2(图7)约为0.27μm。
直径0.27μm的通孔TH2例如使用钻头(未图示)来制作。然而，由于如上所描述如图3所示安装板MB1的厚度大于配线板3，因此难以制作在厚度方向上稳定地贯穿安装板MB1的小直径的孔。难以制作在厚度方向上稳定地贯穿安装板MB1小直径的孔的另一个原因在于，作为安装板MB1的基材的绝缘材料NC1是硬质材料例如预浸料。
因此，如图3所示，直径相对较小的通孔TH2在上表面Ma与下表面Mb之间的，中途终止而不是从上表面Ma到下表面Mb贯穿安装板MB1。与通孔TH2连接的每一个电极Mp1在下表面Mb上，经由形成在上表面Ma与下表面Mb之间的绕行配线CW1，而与电极Mp2电连接。更具体而言，如图3所示，直径比通孔TH2更大的通孔TH3以在安装板MB1的厚度方向上与半导体器件SP1不重叠的方式形成。通孔TH3的直径比通孔TH2的直径更大，例如其为0.35至0.42mm。因为通孔TH3由于其直径相对较大的影响而能够被制作成在厚度方向上贯穿安装板MB1，所以其能够在安装板MB1的下表面Mb上与电极Mp2连接。绕行配线CW1与沿着通孔TH3的壁面形成的通孔配线THm以及沿着通孔TH2的壁面形成的通孔配线THm连接。换言之，与通孔TH2连接的电极Mp1经由绕行配线CW1和形成在通孔TH3中的THm而与电极Mp2连接。
如较早前所提到，期望缩短从旁路电容器到消耗电源的电路的通路距离。由此，当如图3所示安装板MB1的上表面Ma与下表面Mb经由绕行配线CW1而连接时，通道距离比当它们不经由绕行配线CW1而连接时更长。其结果是，电压供应路径的阻抗成分变得更大，并且电压波动抑制效果变得更小。此外，当与旁路电容器连接的电源通路的具体更长时，通路中的电感更大，并且特别是在高频电路中，避免抗谐振的影响的余地更小。这里“电感”指代“自感”。
因此，本发明人为了至电压波动的影响会导致严重的特性劣化的核心电路CR1(图6)的电压供应通路，研究了经由在厚度方向上贯穿安装板MB1的通孔TH1而将上表面Ma上的电极Mp1与下表面Mb上的电极Mp2连接的技术。
在本实施方式中，在图5所示的电极Mp1之中，供应电源电压给核心电路CR1(图6)的电源电压电极Pd1、以及供应基准电压给核心电路CR1的基准电压电极Ps1，与形成在直径比通孔TH2大的通孔TH1内部的通孔配线THm连接。
由于相当于若干电极Mp1的空间在平面图中是可用的，因此通孔TH1的直径能够较大。在图9所示的示例中，通孔TH1的直径L3比图7所示的通孔TH2的直径L2更大，并且其例如为0.35至0.42mm。由于通孔TH1的直径L3相对较大，所以它们能够例如通过使用由钻头制作通孔的技术，而以在厚度方向上贯穿安装板MB1的方式稳定形成。因此，如图3所示，与作为旁路电容器的电容器CP1连接的电极Mp2，可以不经由绕行配线CW1而连接于与半导体器件SP1连接的电极Mp1。接着，将描述本实施方式的细节。
在图5所示的电极Mp1之中，供应电源电压给核心电路CR1(图6)的电源电压电极Pd1彼此相邻。同样地，在电极Mp1之中，供应基准电压核心电路CR1的基准电压电极Ps1彼此相邻。换言之，在本实施方式中，设置有用于供应电压给核心电路CR1的多个端子，并且这些端子以聚集的方式布置。如上所描述，期望减小用于在核心电路CR1与旁路电容器之间的连接的电压供应路径的阻抗成分。如本实施方式所描述，出于减小电压供应路径的阻抗成分的观点，期望设置供应电压给核心电路CR1的多个端子。
如图10所示，作为电源电压孔的通孔TH1d在安装板MB1的厚度方向上与若干电源电压电极Pd1中的每一个的一部分以及电源电压电极Pd2重叠。形成在通孔(电源电压孔)TH1d内部的通孔配线(电源电压配线)THmd沿着通孔TH1的壁而形成圆筒状。因此，若干电源电压电极Pd1经由形成在通孔TH1d内部的通孔配线THmd相互连接。因此，若干电源电压电极Pd1经由形成在通孔TH1d内部的电源电压通孔配线THmd而与电源电压电极Pd2电连接。
另外，如图10所示，作为基准电压孔的通孔TH1在安装板MB1的厚度方向上与若干电源电压电极Pd1中的每一个的一部分以及基准电压电极Ps2重叠。形成在通孔(基准电压孔)内部的通孔配线(基准电压配线)THms沿着通孔TH1s的壁而形成圆筒状。因此，基准电压电极Ps1经由形成在通孔TH1s内部的通孔配线THms相互连接。因此，若干基准电压电极Ps1经由形成在通孔TH1s内部的基准电压通孔配线THms而与基准电压电极Ps2电连接。
一种可能的方法是在安装板MB1的上表面Ma上的所有电极Mp1与图9所示的若干电源电压电极Pd1或者基准电压电极Ps1在结构上相同。如果是这种情况，则会使安装板MB1中的所有通孔具有与通孔TH1相同的尺寸。然而，一些电极Mp1不需要与贯穿安装板MB1的通孔TH1或者通孔TH3连接。为此，在本实施方式中，一些电极Mp1具有图9和图10所示的结构，而另一些具有图7和图8所示的结构。
如图6所示，作为电信号传输通路的信号线SG1与旁路电容器不连接。因此，在图5所示的电极Mp1之中，用于信号传输的信号电极Pg1具有图7和图8所示的结构。具体而言，信号电极Pg1如图7和图8所示与通孔(信号孔)TH2g分别地连接。信号电极Pg1与形成在通孔TH2g内部的通孔配线(信号配线)THmg分别地电连接。由于如图3所示每一个通孔TH2不是贯穿安装板MB1、而是从上表面Ma延伸至上表面Ma与下表面Mb之间的中途，因此其直径L2(图7)能够小于通孔TH1(图9)的直径L3。从而，即使当若干信号电极Pg1布置成彼此相邻时，相邻信号电极Pg1也能够相互电隔离。被电隔离的信号电极Pg1与通孔配线THmg分别地电连接。换言之，信号电极Pg1能够用作不同电信号用的传输通路，使得接口端子的布置密度增加。
图5、图7和图8所示的输入/输出电路驱动电极Pz1中的每一个是一对电极，该对电极由供应电源电压给输入/输出电路CC1(图6)的电源电压电极以及供应基准电压给输入/输出电路CC1的基准电压电极所构成。如上所描述，供应驱动电压给图6所示的输入/输出电路CC1的电路与作为旁路电容器的电容器CP2连接。然而，在输入/输出电路CC1中，会导致特性劣化的电压波动的影响小于核心电路CR1中的。
为此，在本实施方式中，在图5所示的电极Mp1之中，用来供应驱动电压给输入/输出电路CC1(图6)的若干输入/输出电路驱动电极Pz1具有如图7和图8所示的结构。换言之，如图7和图8所示输入/输出电路驱动电极Pz1与通孔(输入/输出驱动通孔)TH2z分别地连接。同样地，输入/输出电路驱动电极Pz1与形成在通孔TH2z内部的通孔配线(输入/输出驱动配线)Thmz分别地电连接。由于通孔TH2z的直径L2小于图9所示的通孔TH1的直径L3，因此相邻的输入/输出电路驱动电极Pz1能够相互电隔离。被电隔离的输入/输出电路驱动电极Pz1与通孔配线Thmz分别地电连接。换言之，输入/输出电路驱动电极Pz1能够用作不同电信号用的传输通路，使得接口端子的布置密度增加。其结果是，半导体器件SP1的尺寸能够更小。
然而，供应驱动电压给输入/输出电路CC1的电路与作为旁路电容器的电容器CP2连接。因此，如果关注由于输入/输出电路驱动电压的波动所致的半导体器件SP1的特性劣化，则输入/输出电路驱动电极Pz1中的每一个可以具有参考图9和图10所描述的结构。
如图2所示，安装板MB1的下表面Mb上的图2所示的每一个电极Mp2的面积，大于图5所示的每一个电极Mp1的面积。在本实施方式中，图2所示的电极Mp2和图5所示的电极Mp1中的每一个具有圆形平面形状，并且电极Mp2的直径大于电极Mp1的直径。当若干电极Mp1如图9所示的电源电压电极Pd1或者基准电压电极Ps1那样一体化时，一体化电极的整个导体图案面积大于图2所示的电极Mp2的面积。
在如图2所示成对的并且与电容器CP1连接的、电源电压电极Pd2与基准电压电极Ps2的中心之间的距离L4大于图7所示的相邻的电极Mp1的中心之间的距离L1。在图2所示的示例中，距离L4约为1.0至1.2mm。
如上面所说明的，本实施方式中的安装板MB1具有在厚度方向上贯穿安装板MB1的通孔TH1、和从上表面Ma延伸到上表面Ma与下表面Mb之间的中途而不贯穿安装板MB1的通孔TH2。因此，即使电极Mp1以小间距布置在上表面Ma上，电极Mp2布置在下表面Mb上的间距能够根据电容器CP1的形状而自由地设计。换言之，可以根据电容器CP1的尺寸来布置电极Mp2，而不是根据电极Mp2布置的间距来确定电容器CP1的尺寸。因此，在设计阶段选择电容器CP1的自由度提高。
图7所示的通孔TH2布置在各自的电极Mp1的正下方。另一方面，图9所示的通孔TH1跨过若干电极Mp1布置。因此，通孔TH2的中心与通孔TH1的中心之间的距离大于相邻的通孔TH2的中心之间的距离。换言之，信号通孔TH2g(图7)与电源电压或基准电压通孔TH1d或TH1s(图9)之间的布置间距(中心之间的距离)，大于相邻的信号通孔TH2g之间的布置间距(中心之间的距离)。由于通孔TH1与若干电极Mp1连接，因此可以跨过若干电极Mp1在需要的位置布置。其结果是，电源电压通孔TH1d的中心与基准电压通孔TH1s的中心之间的距离，能够根据图2所示的电极Mp2的布置间距来调节。
如图9所示，若干相邻电源电压电极Pd1(若干相邻基准电压电极Ps1)经由通孔焊区(导体)THL而连接。通孔焊区THL是由与电极Mp1相同的材料制成的、呈覆盖通孔TH1状的导体图案。
可以如图10所示经由通孔配线THm而不用如图9和图10所示通孔焊区THL来连接若干电极Mp1。然而，跨过若干电极Mp1的导体图案的存在，有助于使电学特性稳定化。因此，出于使供应电压以驱动核心电路CR1的通路的电学特性稳定化的观点，期望经由通孔焊区来连接若干电源电压电极Pd1(若干基准电压电极Ps1)。
如图8和图10所示，例如通过使用镀覆技术，来将通孔配线THm圆筒状地形成在通孔TH1和TH2内部。为了保护通过镀覆技术形成的金属膜，将绝缘材料例如树脂嵌入到每一个圆筒通孔配线THm中。在将绝缘材料嵌入到沿着通孔TH1延伸的通孔配线THm中时，通孔配线THm的电感比在将导体嵌入到整个通孔TH1中以形成通孔配线THm时更小。因此，特别是对于高频电路，为了提高避免抗谐振的影响的余地，期望在通孔配线THm中具有嵌入的绝缘材料。
如图2所示，在本实施方式中，电容器CP1布置在其在厚度方向上与半导体芯片2重叠的区域。换言之，在安装板MB1的下表面Mb上的电极Mp2之中，与电容器CP1连接的电源电压电极Pd2和基准电压电极Ps2以在厚度方向上与半导体芯片2重叠的方式布置。因此，如图5所示，在安装板MB1的上表面Ma的电极Mp1之中，供应电源电压和基准电压给核心电路CR1(图6)的电源电压电极Pd1和基准电压电极Ps1以在厚度方向上与半导体芯片2重叠的方式分别地布置。
尽管未图示，但是作为本实施方式的变形例，图3所示的电容器CP1以及电源电压电极Pd1和Pd2和基准电压电极Ps1和Ps2，可以以在厚度方向上与半导体芯片2不重叠的方式布置。然而，出于缩短电容器CP1与核心电路CR1(图6)之间的传输距离的观点，期望电容器CP1、电源电压电极Pd1和Pd2和基准电压电极Ps1和Ps2以在厚度方向上与半导体芯片2重叠的方式布置。
另一方面，在图5所示的电极Mp1之中，至少一些信号电极Pg1以在厚度方向上与半导体芯片2不重叠的方式布置。由于一些信号电极Pg1以在厚度方向上与半导体芯片2不重叠的方式布置，因此在与半导体芯片2重叠的区域中更多空间可用于电源电压电极Pd1和基准电压电极Ps1。
制造电子器件的方法
接着，将描述参考图1至图10所描述的制造电子器件的方法即封装图3所示的半导体器件SP1的方法。图1至图3所示的半导体器件ED1根据图11的流程图来制造。如图11所示，根据本实施方式的制造电子器件的方法包括，组装半导体器件的工序(半导体器件组装工序)、和在安装板之上安装完成的半导体器件的工序(半导体器件安装工序)。半导体器件组装工序包括检查安装的半导体器件的测试步骤(半导体器件检查步骤)。可选地，在测试步骤之前的半导体器件(测试对象)组装步骤，可以称为半导体器件组装工序。接着，将在组装步骤包括测试步骤的假设下，说明该方法。
制造半导体器件的方法(半导体器件组装工序)
在半导体器件组装工序中，待安装在图3所示的安装板MB1之上的半导体器件SP1被组装。在下面所说明的方法中，准备具有多个器件区域的所谓的多器件板，每一个该器件区域相当于图3所示配线板3，并且，在每一个器件区域中进行组装。图12所示的每一个器件区域30d相当于上面参考图1、图3、图4和图6所描述的配线板3。根据需要参考图1至图10在下面给出说明。
1.板准备步骤
首先，在板准备步骤(图11)中，例如，准备图12所示的配线板30。图12是示出在板准备步骤(图11)中准备的配线板的整体结构的平面图。如图12所示，在该步骤中所准备的配线板30具有在框(外框)30f的内部以矩阵图案布置的多个器件区域30d。器件区域30d中的每一个相当于图3所示的配线板3。配线板30称为多器件板，其具有多个器件区域30d和器件区域30c之间的切断线(切断区域)。像这样的具有多个器件区域30d的多器件板的使用提高了制造效率。
在该步骤准备的配线板30上预先形成参考图1、图3、图4和图6上面所描述的组成构件，尽管，还未安装图3所示的半导体芯片2，还未连接焊球SB，并且还未形成树脂4。因此，不重复对这些组成构件的描述。
2.芯片安装步骤
接着，在芯片安装步骤(图11)中，如图3所示，在作为配线板30(图12)的芯片安装表面的上表面3a之上安装半导体芯片2。将半导体芯片2的半导体元件与形成在前表面2a上的多个焊盘(电极、电极焊盘)2pd连接。
在该步骤中，在每一个器件区域30d之上安装半导体芯片2(图12)。在本实施方式中，如图3所示通过使支承焊盘2pd的前表面2a面向芯片安装表面(上表面3a)的倒装芯片接合方法，来将半导体芯片2安装在配线板3之上。为此，将作为倒装芯片接合用的导电构件的多个凸点电极2bp与半导体芯片2的焊盘2pd分别地连接。在该步骤中，将半导体芯片2的焊盘经由凸点电极2bp而与配线板3的接合指件3f电连接。
3.密封步骤
接着，在密封步骤中，将半导体2和配线板3电连接的区域被密封。在本实施方式中，如图3所示，将树脂4供应至在半导体芯片2与配线板30(图12)之间的间隙，以将半导体芯片2与配线板30的电连接(凸点电极2bp)的周围的区域密封。
4.焊球安装步骤
接着，在焊球安装步骤(图11)中，将多个焊球SB附着于作为安装表面的配线板3的下表面3b。在该步骤中，将焊球SB放置在图3所示的焊区3g之上，并且进行回流焊接(在加热至使接合用焊料熔融之后，完成冷却)。结果，将焊区3g与焊球接合。
5.分割(dice)步骤
接着，在分割步骤(图11)中，沿着为器件区域30d(图12)划界的切断线30c，来切断配线板30。结果，将作为多器件板的配线板30分开(切分)为作为单块的器件区域30d，以获得多个半导体器件SP1。
6.测试步骤
接着，在测试步骤(半导体器件检查步骤)(图11)中，进行必要的检验和测试，例如外观检查和电学测试。当在测试步骤中进行电学测试时，可以将与上述安装板的配线布局相关的技术，应用于测试板。稍后将详细描述将上述技术应用于测试板的实施方式，作为上述技术的变形例。
半导体器件安装工序
在半导体器件安装工序(图11)中，如图3所示，将半导体器件SP1安装在作为半导体封装安装表面的安装板MB1上表面Ma之上。已经参考图1至图10描述了该工序所准备的安装板MB1，并且这里不重复其描述。
通过将作为基材的绝缘材料NC1的两个配线基板经由绝缘接合层NC2接合在一起，来制作图3所示的安装板MB1。例如通过使用钻头，来在具有上表面Ma的配线基板中预先制作通孔TH2以及在通孔TH2中的通孔配线THm。另一方面，例如通过使用直径比用于在将两个配线板接合在一起之后制作通孔TH2的钻头更大的钻头，来制作通孔TH1和TH3以及在通孔TH1和TH3中的通孔配线THm。
通过回流焊接步骤，可以在该半导体器件安装工序之前或者之后或者同时，在该工序中安装图2所示的电容器CP1和电容器CP2。下文将基于以下假设给出本实施方式中的半导体安装工序的示例：在该步骤之前，图2所示的电容器CP1和电容器CP2被预先安装在安装板的下表面Mb上。
在该工序中，如图3所示，在作为半导体器件SP1安装表面的下表面3b面向安装板MB1的上表面Ma的情况下，将焊球SB与电极Mp1分别地电连接。图4所示的焊球SB的中心之间的距离，等于图5所示的电极Mp1的中心之间的距离。因此，在该工序中，可以调节安装板MB1和半导体器件SP1的位置，从而使得焊球SB放置在各自的电极Mp1之上。
为了确保焊球和电极Mp1容易接合在一起，期望在电极Mp1的每一个露出面上形成焊料构件。当在电极Mp1的每一个露出面上形成焊料构件时，提高了焊球SB的润湿性。
利用上面的步骤，完成上述的电子器件。
变形例
目前本发明人所做的发明已经参考其优选实施方式被具体说明。然而，本发明不限定于此，并且显而易见的是，在不偏离其要旨和范围下，可以以各种方式修改这些细节。
变形例1
在前述实施方式中，将本发明中的技术应用于将半导体器件SP1安装在安装板MB1之上所得到的电子器件ED1。作为前述实施方式的变形例，可以将该技术应用于在用于电学测试例如半导体器件功能性测试的步骤中使用的测试板TB1。接着，将描述将该技术应用于测试步骤的实施方式。图13是在测试步骤(图11)中的放置在测试器件之上的半导体器件的重要组成部分的放大截面图。图14是图13所示的测试插座的容纳部的半导体封装支承表面的平面图。
在下面给出的说明中，如图13所示，指定在检查之前的半导体器件SP1作为测试对象SP2，以便从已经经过检查的产品区分在制品(work in process)。测试对象SP2与前述的实施方式中的半导体器件SP1在结构上相同，并且这里不重复其描述。
测试步骤(图11)包括如图13所示将电流应用于组装的测试对象SP2的电学测试，例如连续性测试、电学特性测试或者功能性测试。作为在组装半导体器件之后的高温测试，进行称为“预烧(burn-in)”的加速测试，并且在一些情况下，预烧包括简单的电学测试例如连续性测试。然而，本变形例中的电学测试步骤不同于预烧。预烧是通过利用应用热和电压的加速来检测并且排除半导体器件的早期故障的步骤，并且其目的在于增强在最后检查中检测出早期故障模式缺陷的能力。因此，在预烧中，一般在约125℃的环境下，将比预期使用产品的电压更高的电压应用于半导体器件几小时至十小时。另一方面，在根据本变形例的电学测试中，进行测试以检验如设计那样的电学特性是否实现为在产品规格内。
在根据本变形例的电学测试步骤中，首先如图13所示在测试板TB1的测试插座TS1中容纳并且固定测试对象SP2。在图13所示的示例中，测试板TB1包括前述实施方式中的安装板MB1、固定在安装板MB1的上表面(测试插座形成表面)Ma上的测试插座TS1、以及安装在安装板MB1的下表面上的电容器CP1。
测试插座TS1具有固定测试对象SP2、并且将测试对象SP2与安装板MB1电连接的功能。更具体而言，测试插座TS1包括容纳测试对象SP2的容纳部SK1，作为半导体封装，以及布置在容纳部SK1中的多个测试引脚(测试端子)Tp1。将测试插座TS1以在厚度方向上在安装板MB1的上表面Ma上与电极Mp1重叠的方式固定，并且测试引脚Tp1与电极Mp1电连接。
在平面图中，容纳部SK1在中心处具有凹陷，并且将测试对象SP2保持在有凹陷的保持表面(半导体封装保持表面)SK2上。可以以各种方式保持测试对象SP2；在图13所示的示例中，通过使用固定具SK3向下保持住测试对象SP2来在容纳部SK1中固定测试对象SP2。
如图14所示，在容纳部SK1的保持表面SK2中制作多个通孔Tph，并且多个测试引脚Tp1布置在各自的通孔Tph中。布置通孔Tph为在厚度方向上与各自的电极Mp1重叠(图5)，并且如图13所示，通孔Tph贯穿容纳部SK1以及在容纳部SK1与安装板MB1之间布置的间隔构件SK4。将每个通孔Tph中的测试引脚Tp1的一端与电极Mp1连接，并且测试引脚Tp1的另一端从容纳部SK1的保持表面SK2突出。因此，通孔Tph中的测试引脚Tp1能够将作为测试对象SP2的外部端子的焊球SB与安装板MB1的电极Mp1电连接。
如图13所示意性示出，将安装板MB1与具有电学测试用的测试电路的测试仪TC1电连接。在根据本变形例的电学测试步骤中，从测试仪TC1供应测试信号和驱动电压，用于对测试对象SP2进行电学测试。
在电学测试中，当从作为旁路电容器的电容器CP1到消耗用于驱动的DC电压的电路(例如图6所示的核心电路CR1)的距离更长时，如结合前述实施方式更早前说明的那样，电压供应通路的阻抗成分变得更大，并且电压波动抑制效果变得更小。此外，当与旁路电容器连接的电源通路的距离更大时，该通路中的电感变得更大，并且特别是在高频电路中，避免抗谐振的影响的余地变得更小。其结果是，在电学测试步骤中，可能得不到适当的结果，取决于电压波动或抗谐振的影响程度。
在本变形例中，测试板TB1的安装板MB1与前述实施方式中的具有相同的结构从而提高电学测试步骤中的可靠性。
变形例2
前述实施方式涉及所谓的BGA(球栅阵列)半导体封装，其中多个焊球SB以矩阵图案布置在配线板的安装表面上。然而，存在许多种半导体封装结构。图15至图17是示出图3所示的半导体器件的修改版本的截面图。
例如，在图15所示的半导体器件中，没有焊球(图3)与其连接，并且在作为安装表面的配线板3下表面3b上，从绝缘膜SR露出多个焊区3g。这种半导体封装称为LGA(焊区网格阵列)半导体封装。前述实施方式中所使用的技术能够应用于LGA半导体封装。一些LGA半导体封装在的焊区3g的表面上使用不是像焊球那样呈球状的薄焊料构件。在该情况下，薄焊料构件对应于前述实施方式中的外部端子。
作为前述实施方式的变形例2的第二示例，图16所示的半导体器件SP4不包括像图3所示的半导体器件SP1那样的配线板3。半导体器件SP4具有再布线层RDL，该再布线层RDL包括面向半导体芯片2的上表面3a、作为安装表面的下表面3b、形成在下表面3b上的多个焊区3g、以及将焊区3g与半导体芯片2的焊盘2pd电连接的多个配线(再布线配线)。
具体而言，再布线层RDL包括覆盖半导体芯片2的前表面2a的绝缘膜(聚酰亚胺膜)PI1。绝缘膜PI1具有多个开口，并且多个焊盘2pd在各自的开口中露出。再布线层RDL包括相当于前述实施方式中的配线3d的再布线配线RDw。再布线配线RDw布置在与面向半导体芯片2的绝缘膜PI1表面相对的绝缘膜PI1表面上。
在图16所示的示例中，每个再布线配线RDw有一部分是焊区3g。再布线配线RDw也位于绝缘膜PI1中的开口内部，并且在开口内部，再布线配线RDw与半导体芯片2的焊盘2pd电连接。绝缘膜PI1和再布线配线RDw被绝缘膜(聚酰亚胺膜)PI2覆盖。绝缘膜PI2具有多个开口，并且在每个开口中，再布线配线RDw的相当于焊区3g的一部分从绝缘膜PI2露出。
焊区3g与多个焊球SB连接。尽管未图示，但是焊球SB在平面图中以阵列图案排列，例如像图4所示的配线板3的下表面3b那样。半导体器件SP4的外部端子定位成，在平面图中与半导体芯片2的焊盘2pd不同。
简言之，再布线层RDL充当发挥配线板(中介器)，其将半导体芯片2的焊盘2pd与在平面图中定位不同于焊盘2pd的外部端子(焊区3g或者焊球SB)电连接。
在半导体芯片制造工序中，再布线层RDL形成在分割半导体晶片之前。作为半导体器件SP4的这样的半导体封装称为WPP(晶片加工封装)。再布线层RDL可以使用半导体元件形成技术来形成。这意味着易于应用微加工技术，并且封装厚度能够比当配线板3(图3)与半导体芯片2分开设置时要小。由于再布线层RDL的平面尺寸与半导体芯片2的平面尺寸相同，因此半导体器件SP4可以小于图3所示的半导体器件SP1。根据前述实施方式的技术可以应用于WPP半导体封装。
作为变形例2的第三示例，图17所示的半导体器件SP5与图3所示的半导体器件SP1的不同点在于：使用所谓的面朝上安装方法，其中半导体芯片2的背表面2b面向配线板3的上表面3a。当使用面朝上安装方法时，接合指件3f以在厚度方向上与半导体芯片2不重叠的方式布置，即布置在半导体芯片2周围并且焊盘2pd与接合指件3f经由接线BW电连接。为了保护用于在半导体芯片2与配线板3之间的电连接的接线BW，使树脂4成型以便覆盖半导体芯片2、接线BW和接合指件3f。根据前述实施方式的技术可以应用于应用了面朝上安装方法的半导体封装。
对于半导体器件SP，在半导体器件安装步骤(图11)之后进行接线接合步骤。在密封步骤中，用树脂4密封半导体器件2、接线BW和接合指件3f。
尽管未图示，但是根据前述实施方式的技术不仅如图4所示可以应用于面积阵列(area array)半导体封装，还可以应用于在安装表面的外围上布置有外部端子的所谓的外围型半导体封装。然而，在外围型半导体封装中，在布置有外部端子的区域的内部，存在没有布置外部端子的区域。这意味着大直径通孔TH1用的空间可以容易地获得。因此，考虑到如图3和图9所示地准备大直径通孔TH1用的空间的难度，根据前述实施方式的技术对面积阵列半导体封装特别地有效。
变形例3
尽管前述实施方式如图2所示具有两个电容器CP1和一个电容器CP2，但是电容器CP1或CP2的数目没有限定。例如，当半导体芯片2包括许多电路时，需要有向电路供应驱动电压的电路。在该情况下，希望每个电压供应电路都包括电容器CP1或电容器CP2。此外，对于其特性容易由于电压波动的影响而劣化的电路，期望通过形成在较大直径的通孔TH1内部的通孔配线THm(如图3所示的与电容器CP1连接的通孔配线)来供应电压。
变形例4
在前述实施方式中，在电极Mp1之中，四个电源电压电极Pd1(四个基准电压电极Ps1)与一个通孔TH1连接，如图9所示。然而，与一个通孔TH1连接的电极Mp1的数目不限定于四个，并且可以改变。在图18所示的变形例的示例中，在电极Mp1之中，两个电源电压电极Pd1(两个基准电压电极Ps1)与一个通孔TH1连接。在该情况下，为了防止通孔TH意外地与另一种电极Mp1连接，期望通孔TH1布置在布置有多个电极Mp1的区域的外围。如果存在图5所示的电极Mp1不以规律的间隔布置、并且布置间距相对较大的区域，则期望通孔TH1布置在该区域中。如果通孔TH这样布置，就防止了其与另一种电极Mp1意外连接。
变形例5
可以在不偏离本发明的技术想法的主旨的情况下，组合任何前述实施方式的上述变形例。

Claims (18)

1.一种电子器件，包括：
第一配线板，具有第一表面、形成在所述第一表面之上的多个第一电极、与所述第一表面相对的第二表面、形成在所述第二表面之上的多个第二电极、以及从所述第一表面和所述第二表面中的一个表面延伸到另一个表面的多个孔；
半导体封装，包括半导体芯片、与所述半导体芯片电连接的第二配线板、以及形成在所述第二配线板的安装表面之上的多个外部端子，所述半导体封装固定于所述第一配线板的所述第一表面；以及
电容器，具有第一端子和第二端子，并且安装在所述第一配线板的所述第二表面之上，
其中所述半导体封装的所述外部端子与所述第一配线板的所述第一电极分别地电连接，
其中所述电容器的所述第一端子和所述第二端子分别与在所述第一配线板的所述第二电极之中的第一端子电极和第二端子电极电连接，
其中所述第一配线板的厚度大于所述第二配线板的厚度，
其中所述第一电极包括多个电源电压第一电极、多个基准电压第一电极、和多个信号第一电极，
其中所述孔包括电源电压孔、基准电压孔、和多个信号孔，
其中所述电源电压孔和所述基准电压孔中的每个孔的直径大于每个所述信号孔的直径，
其中在平面图中，所述电源电压孔与每个所述电源电压第一电极的一部分以及所述第一端子电极重叠，
其中在平面图中，所述基准电压孔与每个所述基准电压第一电极的一部分以及所述第二端子电极重叠，
其中所述电源电压第一电极经由形成在所述电源电压孔内部的电源电压配线而相互连接，
其中所述基准电压第一电极经由形成在所述基准电压孔内部的基准电压配线而相互连接，
其中所述信号第一电极相互分离，
其中每个所述电源电压第一电极经由所述电源电压配线而与所述第一端子电极电连接，以及
其中每个所述基准电压第一电极经由所述基准电压配线而与所述第二端子电极电连接。
2.根据权利要求1所述的电子器件，
其中所述第一配线板的所述第一电极以矩阵图案布置在所述第一配线板的所述第一表面之上，以及
其中所述半导体封装的所述外部端子以矩阵图案布置在所述第二配线板的所述安装表面之上。
3.根据权利要求1所述的电子器件，其中在所述第一电极之中，所述电源电压第一电极和所述基准电压第一电极以在所述第一配线板的厚度方向上与所述半导体芯片重叠的方式布置。
4.根据权利要求3所述的电子器件，其中在所述第一电极之中的所述信号第一电极以在所述半导体芯片的厚度方向上与所述半导体芯片不重叠的方式布置。
5.根据权利要求1所述的电子器件，
其中所述电源电压配线在所述第一配线板的厚度方向上沿着所述电源电压孔的壁表面延伸，
其中所述基准电压配线在所述第一配线板的厚度方向上沿着所述基准电压孔的壁表面延伸，以及
其中绝缘材料嵌入在所述电源电压配线和所述基准电压配线中的每个配线的内部。
6.根据权利要求1所述的电子器件，其中所述信号孔与所述电源电压孔之间的布置间距、以及所述信号孔与所述基准电压孔之间的布置间距，大于所述信号孔中的相邻孔之间的布置间距。
7.根据权利要求1所述的电子器件，其中每个所述第二电极的面积大于每个所述第一电极的面积。
8.根据权利要求1所述的电子器件，
其中所述电源电压第一电极彼此相邻并且经由填充所述电源电压孔的导体而连接，以及
其中所述基准电压第一电极彼此相邻并且经由填充所述基准电压孔的导体而连接。
9.根据权利要求1所述的电子器件，
其中所述半导体芯片包括第一电路和输入/输出电路，所述输入/输出电路从所述第一电路接收电信号或者向所述第一电路发送电信号，以及
其中所述电容器是旁路电容器，所述旁路电容器与用于将电源电压供应给所述第一电路的通路和用于将基准电压供应给所述第一电路的通路连接。
10.根据权利要求1所述的电子器件，其中所述半导体芯片安装在所述第二配线板的芯片安装表面之上，所述芯片安装表面与所述第二配线板的所述安装表面相对。
11.一种测试板，包括：
第一配线板，具有第一表面、形成在所述第一表面之上的多个第一电极、与所述第一表面相对的第二表面、形成在所述第二表面之上的多个第二电极、以及从所述第一表面和所述第二表面中的一个表面延伸到另一个表面的多个孔；
测试插座，具有用于容纳半导体封装的容纳部、和布置在所述容纳部中的多个测试端子，所述测试插座固定于所述第一配线板的所述第一表面；以及
电容器，具有第一端子和第二端子，并且安装在所述第一配线板的所述第二表面之上，
其中所述测试插座的所述测试端子与所述第一配线板的所述第一电极分别地电连接，
其中所述电容器的所述第一端子和所述第二端子分别与在所述第一配线板的所述第二电极之中的第一端子电极和第二端子电极电连接，
其中所述第一电极包括多个电源电压第一电极、多个基准电压第一电极、和多个信号第一电极，
其中所述孔包括电源电压孔、基准电压孔、和多个信号孔，
其中所述电源电压孔和所述基准电压孔中的每个孔的直径大于每个所述信号孔的直径，
其中在平面图中，所述电源电压孔与每个所述电源电压第一电极的一部分以及所述第一端子电极重叠，
其中在平面图中，所述基准电压孔与每个所述基准电压第一电极的一部分以及所述第二端子电极重叠，
其中所述电源电压第一电极经由形成在所述电源电压孔内部的电源电压配线而相互连接，
其中所述基准电压第一电极经由形成在所述基准电压孔内部的基准电压配线而相互连接，
其中所述信号第一电极相互分离，
其中每个所述电源电压第一电极经由所述电源电压配线而与所述第一端子电极电连接，以及
其中每个所述基准电压第一电极经由所述基准电压配线而与所述第二端子电极电连接。
12.根据权利要求11所述的测试板，
其中所述第一配线板的所述第一电极以矩阵图案布置在所述第一配线板的所述第一表面之上，以及
其中所述测试插座的所述测试端子以矩阵图案布置在所述容纳部中。
13.根据权利要求11所述的测试板，
其中所述电源电压配线在所述第一配线板的厚度方向上沿着所述电源电压孔的壁表面延伸，
其中所述基准电压配线在所述第一配线板的厚度方向上沿着所述基准电压孔的壁表面延伸，以及
其中绝缘材料嵌入在所述电源电压配线和所述基准电压配线中的每个配线的内部。
14.根据权利要求11所述的测试板，其中所述信号孔与所述电源电压孔之间的布置间距、以及所述信号孔与所述基准电压孔之间的布置间距，大于所述信号孔中的相邻孔之间的布置间距。
15.根据权利要求11所述的测试板，其中每个所述第二电极的面积大于每个所述第一电极的面积。
16.根据权利要求11所述的测试板，
其中所述电源电压第一电极彼此相邻并且经由填充所述电源电压孔的导体而连接，以及
其中所述基准电压第一电极彼此相邻并且经由填充所述基准电压孔的导体而连接。
17.根据权利要求11所述的测试板，
其中容纳在所述容纳部中的所述半导体封装具有半导体芯片、与所述半导体芯片电连接的第二配线板、形成在所述第二配线板的安装表面之上的多个焊区、以及与所述焊区连接的多个外部端子，以及
其中所述第一配线板的厚度大于所述第二配线板的厚度。
18.一种半导体器件制造方法，包括下列步骤：
(a)准备具有安装表面的第一配线板；
(b)将所述第一配线板与半导体芯片电连接并且，半导体封装；以及
(c)将所述半导体封装容纳在测试板中的测试插座的容纳部中，将布置在所述测试插座的所述容纳部中的多个测试端子与形成在所述第一配线板的所述安装表面之上的多个外部端子电连接，并且对所述半导体封装进行电学测试，
所述测试板，包括：
第二配线板，具有第一表面、形成在所述第一表面之上的多个第一电极、与所述第一表面相对的第二表面、形成在所述第二表面之上的多个第二电极、以及从所述第一表面和所述第二表面中的一个表面延伸到另一个表面的多个孔；
所述测试插座，具有用于容纳所述半导体封装的容纳部、以及布置在所述容纳部中的所述测试端子，所述测试插座固定在所述第二配线板的所述第一表面之上；以及
电容器，具有第一端子和第二端子，并且安装在所述第二配线板的所述第二表面之上，
其中所述测试插座的所述测试端子与所述第二配线板的所述第一电极分别地电连接，
其中所述电容器的所述第一端子和所述第二端子与在所述第二配线板的所述第二电极之中的第一端子电极和第二端子电极电分别地连接，
其中所述第一电极包括多个电源电压第一电极、多个基准电压第一电极、和多个信号第一电极，
其中所述孔包括电源电压孔、基准电压孔、和多个信号孔，
其中所述电源电压孔和所述基准电压孔中的每个孔的直径大于每个所述信号孔的直径，
其中在平面图中，所述电源电压孔与每个所述电源电压第一电极的一部分以及所述第一端子电极重叠，
其中在平面图中，所述基准电压孔与每个所述基准电压第一电极的一部分以及所述第二端子电极重叠，
其中所述电源电压第一电极经由形成在所述电源电压孔内部的电源电压配线而相互连接，
其中所述基准电压第一电极经由形成在所述基准电压孔内部的基准电压配线而相互连接，
其中所述信号第一电极彼此分离，
其中每个所述电源电压第一电极经由所述电源电压配线而与所述第一端子电极电连接，以及
其中每个所述基准电压第一电极经由所述基准电压配线而与所述第二端子电极电连接。
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