JP6867268B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、高速動作する回路を駆動する電源回路を備える半導体装置に適用して有効な技術に関する。
例えば、特許文献１（特開２０１１―１６５８５８号公報）には、配線基板上に搭載された半導体チップと配線基板とが複数のワイヤを介して電気的に接続された半導体装置が記載されている。特許文献１には、平面視において、グランド供給用の櫛歯状のグランドパッドの間に、電源供給用の複数の電源パッドが配列されていることで、寄生インダクタンスを低減できることが記載されている。
特開２０１１―１６５８５８号公報
半導体チップの高性能化に伴い、部品サイズの小型化、回路動作速度の高速化、あるいは回路駆動電圧の低減による消費電力低減、などの技術が必要になっている。本願発明者は、半導体装置の性能を向上させる技術開発を行っている。この一環として、配線基板上に搭載された半導体チップに電源電圧を供給する回路におけるノイズを低減することについて検討し、改善の余地があることが判った。
例えば、半導体チップが有する端子の配列間隔が狭小化し、これに対して上記半導体チップが搭載される配線基板が有するスルーホールの配列間隔が十分に狭小化できない場合がある。この場合、半導体チップの端子と、配線基板のスルーホールとを接続する配線経路において、配線幅が狭い部分が介在する。配線幅が狭い部分では、電気抵抗が大きくなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体チップが搭載される配線基板を有する。上記配線基板の第１配線層は、平面視において、第１方向に延びる第１主配線部、および第２方向に延びる複数の第１副配線部を有し、かつ、第１電位が供給される第１配線を有する。また、上記第１配線層は、平面視において、上記第１方向に延びる第２主配線部、および上記第２方向に延びる複数の第２副配線部を有し、かつ、第２電位が供給される第２配線を有する。また、上記複数の第１副配線部および上記複数の第２副配線部のそれぞれは、第１端部および上記第１端部の反対側にある第２端部を有し、かつ、上記第１主配線部と上記第２主配線部との間において、上記第１方向に沿って交互に配列される。また、上記第１端部および上記第２端部のそれぞれには、ビアが接続される。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す半導体装置の上面図である。 図１のＡ−Ａ線に沿った断面図である。 図４に示す半導体チップが有する回路構成例を模式的に示す説明図である。 図１に示す半導体チップの表面（電極配置面）の平面図である。 図３に示す配線基板の上面において、半導体チップおよびアンダフィル樹脂を取り除いた状態を示す平面図である。 図７に示す配線基板において、最上層の絶縁膜を取り除き、第１層目の配線層のレイアウトの例を示す平面図である。 図８の中央部分を拡大した拡大平面図である。 図７に示す配線基板において、第２層目の配線層のレイアウトの例を示す平面図である。 図１０に示す配線層のうち、図９に示す平面と重畳する中央部分を拡大した拡大平面図である。 図１１のＡ−Ａ線の拡大断面図である。 図１１のＢ−Ｂ線の拡大断面図である。 図１１のＣ−Ｃ線の拡大断面図である。 図１１に対する変形例を示す拡大平面図である。 図１１に示す電源供給用の導体パターンと、基準電位供給用の導体パターンのみを示す拡大平面図である。 図７に示す配線基板において、第３層目の配線層のレイアウトの例を示す平面図である。 図１７に示す配線層において、図９に対応する位置の拡大平面図である。 図９に示す配線基板において、第４層目の配線層のレイアウトの例を示す拡大平面図である。 図９に示す配線基板において、第５層目の配線層のレイアウトの例を示す拡大平面図である。 図９に示す配線基板において、第６層目の配線層のレイアウトの例を示す拡大平面図である。 図４に対する変形例である半導体装置の断面図である。 図２２に示す配線基板において、第１層目の配線層のレイアウトの例を示す拡大平面図である。 図２３に示す配線基板において、第２層目の配線層のレイアウトの例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜半導体装置＞
まず、本実施の形態の半導体装置ＰＫＧ１の概要構成について、図１〜図４を用いて説明する。図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す半導体装置の上面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。なお、図１〜図４では、見易さのため、端子数を少なくして示している。また、図４では、見易さのため、図２に示す例よりも外部端子３０の数を少なくして示している。図示は省略するが、端子（端子２ＰＤ、ランド２ＬＤ、外部端子３０）の数は、図１〜図４に示す態様以外にも種々の変形例が適用できる。
図１に示すように、本実施の形態の半導体装置ＰＫＧ１は、半導体チップ１０と、半導体チップ１０が搭載される上面（面、主面、チップ搭載面）２０ｔを有する配線基板２０と、を有する。
図４に示すように、半導体チップ１０は、表面（主面、上面）１０ｔ、表面１０ｔとは反対側の裏面（主面、下面）１０ｂ、および、表面１０ｔと裏面１０ｂとの間に位置する側面１０ｓを有している。また、半導体チップ１０は、図３に示すように平面視において配線基板２０よりも平面積が小さい四角形の外形形状を成す。図３に示す例では、半導体チップ１０は、四つの側面１０ｓのそれぞれが、配線基板２０の四つの側面２０ｓのそれぞれに沿って延びるように配線基板２０の上面２０ｔの中央部に搭載されている。
また、図４に示すように、半導体チップ１０の表面１０ｔには、複数の電極（チップ電極、電極パッド、電極部）１ＰＤが配列されている。本実施の形態では、半導体チップ１０の表面１０ｔには、複数の電極１ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップ１０の外部入出力端子である複数の電極１ＰＤを行列状に配置することで、半導体チップ１０が備える電極数が増大しても平面積の増大を抑制出来る。また、平面視において、半導体チップ１０の中央部分に電力供給用の電極１ＰＤが配置されている場合、半導体チップ１０の中央部分に形成されるコア回路に対する電力供給経路を短くできる。
半導体チップ１０の表面１０ｔは、配線基板２０の上面２０ｔと対向する。このように、半導体チップ１０の電極形成面である表面１０ｔが配線基板２０のチップ搭載面である上面２０ｔと対向するように半導体チップ１０が配線基板２０に搭載される方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
フリップチップ接続方式の場合、半導体チップ１０の表面１０ｔに配列される電極１ＰＤと配線基板２０の上面２０ｔに配列される端子２ＰＤとは、突起電極ＳＢを介して接続される。図４に示すように、複数の電極１ＰＤのそれぞれに突起電極ＳＢが接続され、半導体チップ１０の複数の電極１ＰＤと、配線基板２０の複数の端子２ＰＤとは、複数の突起電極ＳＢを介して、それぞれ電気的に接続されている。
突起電極ＳＢは、半導体チップ１０の表面１０ｔ上に突出するように形成された金属部材である。突起電極ＳＢは、本実施の形態では、電極１ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極１ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材は、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材や、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
半導体チップ１０を配線基板２０に搭載する際には、複数の電極１ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極ＳＢが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプが突起電極ＳＢとして用いられても良い。
図示は省略するが、本実施の形態に対する変形例として、半導体チップ１０の裏面１０ｂが配線基板２０のチップ搭載面（上面２０ｔ）と対向する場合（フェイスアップ実装方式と呼ばれる）もある。この場合、半導体チップ１０の電極１ＰＤは表面１０ｔの周縁部に配列される。また、半導体チップ１０の電極１ＰＤと配線基板２０の端子２ＰＤとは、図示しないワイヤを介して電気的に接続される。本実施の形態のように、フェイスダウン方式で半導体チップ１０が配線基板２０上に搭載される場合、単位面積当たりの電極１ＰＤの配置密度を向上させることができる。また、本実施の形態のように、半導体チップ１０の電極１ＰＤと配線基板２０の端子２ＰＤとが、突起電極ＳＢを介して電気的に接続される方式の場合、ワイヤによる接続方式と比較して、電極１ＰＤと端子２ＰＤとの間の伝送経路のインピーダンスを低減できる。
また、図示は省略するが、半導体チップ１０の主面（詳しくは、半導体チップ１０の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極１ＰＤは、半導体チップ１０の内部（詳しくは、表面１０ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップ１０（詳しくは、半導体チップ１０の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面１０ｔには、半導体チップ１０の基材および配線を覆う絶縁膜が形成されており、複数の電極１ＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極１ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）からなる。
また、半導体チップ１０が搭載される配線基板２０は、図４に示すように、半導体チップ１０が搭載された上面２０ｔ、上面２０ｔとは反対側の下面（面、主面、実装面）２０ｂ、および上面２０ｔと下面２０ｂの間に配置された複数の側面２０ｓ（図１〜図３参照）を有する。また、図２に示すように、配線基板２０は、平面視において四角形の外形形状を成す。
配線基板２０は、チップ搭載面である上面２０ｔの端子２ＰＤと実装面である下面２０ｂのランド２ＬＤとを電気的に接続する複数の配線層を有する。図４に示す例では、配線層は、上面２０ｔ側から順に、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５およびＷＬ６の６層の配線層を有している。各配線層は、絶縁膜２ｅにより覆われる。各配線層を覆う絶縁膜２ｅには、複数の開口部が設けられ、この複数の開口部のそれぞれには、ビア配線（ビア、層間導電路）２ｖが埋め込まれている。配線層ＷＬ１、ＷＬ２、ＷＬ３のそれぞれ、および配線層ＷＬ４、ＷＬ５、ＷＬ６のそれぞれは、複数のビア配線を介して電気的に接続される。
配線基板２０の複数の配線層は、例えば、ガラス繊維に樹脂を含浸させたプリプレグ材からなる絶縁層（コア層、コア材、コア絶縁層）２ＣＲの上面２Ｃａおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃａにある配線層ＷＬ３と下面２Ｃｂにある配線層ＷＬ４とは、上面２Ｃａと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線（層間導電路）２ＴＷを介して電気的に接続されている。
なお、図４では、配線基板の一例としてコア層である絶縁層２ＣＲを有する配線基板２０を示しているが、図４に対する変形例として、コア層を有しない、所謂、コアレス基板を用いることもできる。この場合、変形例の配線基板には、スルーホール配線２ＴＷは形成されない。また、この変形例の配線基板において、積層された複数の配線層同士は、各配線層の間に設けられた複数のビア配線２ｖを介して電気的に接続される。
配線基板２０の上面２０ｔには、半導体チップ１０と電気的に接続される複数の端子（端子部、パッド、半導体チップ接続用端子）２ＰＤが形成されている。複数の端子２ＰＤのそれぞれは、半導体チップ１０と配線基板２０とを電気的に接続するための内部インタフェース端子である。また、配線基板２０の下面２０ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド（端子、外部端子、電極、外部電極）２ＬＤが形成されている。ランド２ＬＤは、配線基板２０と外部装置（例えば図示しない実装基板）とを電気的に接続するための外部インタフェース端子である。
複数の端子２ＰＤと複数のランド２ＬＤは、配線基板２０に形成された複数の配線２ｗ、および層間導電路である複数のビア配線２ｖおよび配線層ＷＬ３と配線層ＷＬ４とを電気的に接続するスルーホール配線２ＴＷを介して電気的に接続される。図４に示す例では、配線基板２０の配線層ＷＬ３と配線層ＷＬ４との間にコア層である絶縁層２ＣＲがある。コア層は、他の絶縁膜２ｅと比較して厚さが厚く、硬さが硬い。このため、絶縁層２ＣＲには、絶縁層２ＣＲの上面２Ｃａおよび下面２Ｃｂのうち、一方から他方まで貫通するように形成された複数のスルーホールが設けられている。この複数のスルーホールのそれぞれには、導体（例えば銅などの金属）が埋め込まれ、層間導電路として機能するスルーホール配線２ＴＷを構成する。配線基板２０が有する各配線層の詳細な構成は、後述する。
また、図４に示す例では、複数のランド２ＬＤのそれぞれには、外部端子（半田ボール、半田材、端子、電極、外部電極）３０が接続されている。外部端子３０は、半導体装置ＰＫＧ１を図示しない実装基板に実装する際に、実装基板側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。外部端子３０は、上記した突起電極ＳＢと同様に、例えば、鉛フリー半田からなる。
また、図２に示すように複数の外部端子３０は、行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の外部端子３０が接合される複数のランド２ＬＤ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２０の実装面側に、複数の外部端子（外部端子３０、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２０の実装面（下面２０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
なお、図１、図２および図４に示す例では、外部端子３０として、ボール形状の半田材である半田ボールを用いた、所謂、ＢＧＡ（Ball Grid Array）型の半導体パッケージを例示的に示しているが、外部端子の配列および構造には、種々の変形例がある。例えば、図４に示す下面２０ｂにおいて、複数のランド２ＬＤを露出させた構造、あるいは、下面２０ｂにおいて露出する複数のランド２ＬＤに、薄い半田材を接合した構造などの変形例がある。これらの変形例の半導体パッケージは、ＬＧＡ（Land Grid Array）型と呼ばれる。
また、図４に示すように半導体チップ１０と配線基板２０の間には、アンダフィル樹脂（絶縁性樹脂）４０が配置される。アンダフィル樹脂４０は、半導体チップ１０の表面１０ｔと配線基板２０の上面２０ｔの間の隙間を塞ぐように配置される。また、アンダフィル樹脂４０は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ１０と配線基板２０の電気的接続部分（複数の突起電極ＳＢの接合部）を封止するように配置される。このように、複数の突起電極ＳＢの接続部を封止するようにアンダフィル樹脂４０を配置することで、半導体チップ１０と配線基板２０の電気的接続部分に生じる応力を緩和させることができる。
＜回路構成例＞
次に、図４に示す半導体チップが備える回路構成例について説明する。図５は、図４に示す半導体チップが有する回路構成例を模式的に示す説明図である。また、図６は、図１に示す半導体チップの表面（電極配置面）の平面図である。図６は平面図であるが、複数の電極１ＰＤｖ、複数の電極１ＰＤｇ、および複数の電極１ＰＤｓのそれぞれを識別するため、ドットパターンやハッチングを付している。図６において、円形で示される複数の電極１ＰＤのうち、電極１ＰＤｓは、白抜きで示され、電極１ＰＤｖは、ドットパターンで示され、電極１ＰＤｇはハッチングで示される。
図５に示すように半導体チップ１０は、半導体チップ１０の外部との間で電気信号ＳＩＧの入力あるいは出力を行う入出力回路１１と、入出力回路１１に接続され、信号データに対して処理（例えば演算処理など）を行うコア回路１２と、を有する。また、半導体チップ１０の複数の電極１ＰＤは、複数の電極１ＰＤｓ、複数の電極１ＰＤｖ、および複数の電極１ＰＤｇが含まれる。複数の電極１ＰＤｓのそれぞれは、入出力回路１１に接続され、電気信号を伝送する信号端子である。複数の電極１ＰＤｖのそれぞれは、コア回路１２に接続され、コア回路１２を駆動する電源電位ＶＤを供給する電源端子である。複数の電極１ＰＤｖ同士は互いに接続されている。また、複数の電極１ＰＤｇのそれぞれは、コア回路１２に接続され、コア回路１２に基準電位ＶＧを供給する基準電位端子である。複数の電極１ＰＤｇ同士は互いに接続されている。
なお、図５に示す例では、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、入出力回路１１にも電気的に接続されている。入出力回路１１には、電極１ＰＤｖより電源電位ＶＤが、電極１ＰＤｇより基準電位ＶＧが供給される。この電源電位ＶＤと基準電位ＶＧとの電位差により、入出力回路１１を駆動することができる。また、図５に示す例のように、複数の電極１ＰＤｖが互いに電気的に接続されている場合、例えばコア回路１２において、瞬間的に電力需要が大きくなった場合に、電源電位が複数の経路から供給される。このため、複数の電極１ＰＤｖのそれぞれに安定的に電源電位を供給できれば、瞬間的な電力需要増大に伴う電圧降下などの現象を発生し難くできる。
また、図５に示す例の変形例として、入出力回路１１の駆動電圧とコア回路１２との駆動電圧が異なる場合、入出力回路１１に電源電位ＶＤとは異なる電源電位が供給されても良い。また、複数のコア回路１２があり、かつ複数のコア回路１２が互いに異なる駆動電圧で動作する場合、複数のコア回路１２に互いに異なる電源電位が供給されても良い。この場合、複数の電極１ＰＤｖが複数個ずつのグループ（電極群）に分かれていても良い。この場合、上記グループのそれぞれが電気的に分離されていれば、グループ毎に異なる電源電位を供給することができる。ただし、上記したように瞬間的な電力需要の増加に伴う電圧降下を抑制するためには、各電源電位を供給する経路がそれぞれ複数個ずつあることが好ましい。
また、図６に示すように、半導体チップ１０の表面１０ｔにおいて、複数の電極１ＰＤｓ、複数の電極１ＰＤｖ、および複数の電極１ＰＤｇのそれぞれは、規則的に配列されている。複数の電極１ＰＤｖおよび複数の電極１ＰＤｇは、表面１０ｔの中央部に最も多く配列されている。一方、複数の電極１ＰＤｓは、表面１０ｔの外周側、言い換えれば、表面１０ｔの外縁と上記中央部にある周辺部に最も多く配列されている。
図６に示す例では、複数の電極１ＰＤｓのそれぞれは、複数の電極１ＰＤの配列のうち、最外周、および最外周の一つ内側の周に配列されている。電気信号ＳＩＧ（図５参照）を伝送する配線経路は、後述する図１０において、配線２ｗｓとして示すように、配線基板２０の外周側に引き出される。このため、半導体チップ１０の表面１０ｔにおいて、電気信号ＳＩＧを伝送する複数の電極１ＰＤｓのそれぞれを外周側に配列することにより、信号伝送経路の経路距離を短縮できる。
また、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、表面１０ｔにおいて、複数の電極１ＰＤｓの内側に配列されている。言い換えれば、複数の電極１ＰＤｓは、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇと、表面１０ｔの外縁との間に配列される。上記したコア回路１２（図５参照）は、平面視において表面１０ｔの中央部（複数の電極１ＰＤｖおよび複数の電極１ＰＤｇが配列される部分）と重畳（オーバーラップ）するように形成される。上記した入出力回路１１（図５参照）は、平面視において表面１０ｔの中央部と外縁との間に形成される。複数の電極１ＰＤｖおよび複数の電極１ＰＤｇがコア回路１２と重畳するように形成されることにより、コア回路１２に対する電源供給経路を短くできる。この結果、コア回路１２に電力を供給する際のロスやノイズを低減できる。
また、図６に示す例では、表面１０ｔの複数の電極１ＰＤの配列のうち、最外周、および最外周の一つ内側の周には、電極１ＰＤｖおよび電極１ＰＤｇは配置されていない。また、表面１０ｔの複数の電極１ＰＤの配列のうち、最外周の二つ以上内側の周（最外周、および最外周の一つ内側の周を除く周）には電極１ＰＤｓが配置されていない。ただし、図６では、半導体チップ１０の表面１０ｔにおいて、信号伝送用の電極１ＰＤｓを外周側に配列し、駆動電圧供給用の電極１ＰＤｖ、電極１ＰＤｇを中央部に配列する理想的な構成を示している。したがって、電極１ＰＤの配列には種々の変形例がある。
例えば、複数の電極１ＰＤｓのうちの一部が表面１０ｔの複数の電極１ＰＤの配列のうち、最外周の二つ以上内側の周に配列される場合もある。あるいは、最外周、および最外周の一つ内側の周に電極１ＰＤｖや電極１ＰＤｇが配列される場合もある。例えば、信号伝送において、信号伝送経路とリファレンス経路とを並走させる場合がある。このリファレンス経路として、基準電位の伝送経路を利用する場合、電極１ＰＤｓの近傍に基準電位用の電極１ＰＤｇが配列されることが好ましい。この場合、複数の電極１ＰＤｇのうちの一部が、複数の電極１ＰＤの配列のうち、最外周や最外周の一つ内側の周に配列されていることが好ましい。
また、図６に示すように、表面１０ｔの中央部において、複数の電極１ＰＤｖと複数の電極１ＰＤｇとは、以下のように配置される。すなわち、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇのそれぞれは、Ｘ方向に沿って列を成すように配置される。また、Ｘ方向と交差（図６では直交）するＹ方向において、電極１ＰＤｖの列と電極１ＰＤｇの列とが交互に配置される。複数の電極１ＰＤのそれぞれは千鳥状に配列される。
上記した「千鳥状に配列」とは、以下のように表現することができる。すなわち、Ｙ方向における第１列目にある複数の電極１ＰＤのそれぞれは、Ｙ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第１列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。また、Ｙ方向における第３列目にある複数の電極１ＰＤのそれぞれは、Ｙ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第３列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。また、Ｘ方向における第１列目にある複数の電極１ＰＤのそれぞれは、Ｘ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第１列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。また、Ｘ方向における第３列目にある複数の電極１ＰＤのそれぞれは、Ｘ方向における第２列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置され、第２列目にある複数の電極１ＰＤのそれぞれは、第３列目にある複数の電極１ＰＤのうち隣り合う電極１ＰＤの間に配置される。
コア回路１２を安定的に動作させるためには、コア回路１２の動作時に、コア回路１２用の駆動電圧を安定的に供給する必要がある。半導体装置の性能向上に伴い、コア回路１２の動作速度（周波数）は高速化する。また、図５では、例示的に１個のコア回路１２を示しているが、半導体チップ１０の性能向上のため、一つの半導体チップ１０は複数の（多数の）コア回路１２を有し、そのコア回路１２のそれぞれが、高速で動作する。この場合、複数のコア回路１２の動作に応じて急激に変動する電力需要に対応して必要かつ十分な電力をタイミングよく供給する必要がある。また、消費電力低減の要請により、駆動電圧は低下傾向である。このため、供給される電圧のばらつきに対する許容マージンは小さくなり、低速動作時には問題にならなかったような小さなノイズが、コア回路１２の動作に影響を与える場合がある。
特に、図６における半導体チップ１０の表面１０ｔにおける電極１ＰＤの配置密度が高い場合、隣り合う電極１ＰＤ間のピッチが狭くなる。この場合、電極１ＰＤまで電力を供給する導電経路の経路断面積が、電極１ＰＤの近傍で狭くなるので、経路断面積が狭くなった部分での配線抵抗が増大する。半導体チップ１０の内部の配線により、複数の電極１ＰＤｖが互いに接続されている場合、複数の電力供給経路が互いに補強され、回路上では経路断面積を太くすることができる。しかし、半導体チップ１０の内部配線は、配線基板２０の配線より細く、かつ薄い。このため、配線基板２０（図５参照）において配線抵抗が大きければ、半導体チップ１０に到達する前にノイズが生じ、そのノイズ対策を半導体チップ１０の内部配線のみで行うことは難しい。
図６に示す複数の電極１ＰＤｖおよび複数の電極１ＰＤｇの配列パターンは、図４に示す配線基板の配線レイアウトを工夫することによりコア回路１２（図５参照）に対する電力供給を安定化させることを可能にするレイアウトである。
コア回路１２（図５参照）に対する電力供給を安定化させる観点において、配線基板２０における対策を行う場合、以下の点が特に効果的である。
すなわち、配線基板２０において、半導体チップ１０の複数の電極１ＰＤｖ（および複数の電極１ＰＤｇ）のそれぞれに接続される導電経路を複数化する。言い換えれば配線基板２０の各配線層（特に最上層の配線層）において、横方向（配線層の延在方向）における電荷の移動をしやすくする。これにより、特定の電極１ＰＤｖで電力需要が瞬間的に大きくなった場合に、複数の導電経路を介して該当する電極１ＰＤｖに必要な電位をタイミング良く供給することが可能になる。また、一つの電極１ＰＤｖに接続される導電経路が複数化されることで、各導電経路の回路上の経路断面積を大きくできるので、配線抵抗を低減できる。
また、半導体チップ１０の複数の電極１ＰＤｖ（および複数の電極１ＰＤｇ）に接続される複数の導電経路のそれぞれの経路距離を短くする。図５に示す電源電位ＶＤおよび基準電位ＶＧは、図４に示す配線基板２０の配線層ＷＬ６側から供給される。したがって、各配線層間を電気的に接続する複数のビア配線２ｖおよび複数のスルーホール配線２ＴＷのうち、電源電位ＶＤまたは基準電位ＶＧを供給するものは、図６に示す複数の電極１ＰＤｖおよび複数の電極１ＰＤｇと重畳する位置に配置する。特に、図４に示す配線層ＷＬ１、ＷＬ２およびＷＬ３のそれぞれでは、半導体チップ１０と重畳する領域に多数の配線が接続される。このため電源電位ＶＤまたは基準電位ＶＧを供給する複数のスルーホール配線２ＴＷのそれぞれは、図６に示す複数の電極１ＰＤｖおよび複数の電極１ＰＤｇと重畳する位置に配置することが好ましい。また、図４に示す配線層ＷＬ１と配線層ＷＬ３との間にある複数のビア配線２ｖのうち、電源電位ＶＤまたは基準電位ＶＧを供給する複数のビア配線２ｖのそれぞれは、図６に示す複数の電極１ＰＤｖおよび複数の電極１ＰＤｇと重畳する位置に配置することが好ましい。これにより、配線基板２０の厚さ方向（図４に示すＺ方向）に沿って電荷が直線的に移動することが可能になる。この結果、複数の導電経路のそれぞれの経路距離を短縮させることができる。導電経路の経路距離が短くなれば、これに伴って導電経路のインピーダンスを低減することができる。
また、図５に示すコア回路１２の駆動電圧は、電源電位ＶＤと基準電位ＶＧとの電位差により規定される。このため、各コア回路１２の近傍に複数の電極１ＰＤｖおよび複数の電極１ＰＤｇが配置されていることが好ましい。このため、複数の電極１ＰＤｖの群および複数の電極１ＰＤｇの群が、それぞれ局所的に集まって配置されているより、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇがバランスよく分散して（例えば交互に）配列されていることが好ましい。
例えば図６に示す例では、半導体チップ１０が備える複数の電極１ＰＤは以下のように配列されている。すなわち、半導体チップ１０は、平面視において、Ｘ方向に複数の電極１ＰＤｖが配列される電源電位用電極群と、Ｘ方向に複数の電極１ＰＤｇが配列される基準電位用電極群と、を有する。この電源電位用電極群と基準電位用電極群とはそれぞれ複数列ずつ有り、平面視において、Ｙ方向に沿って交互に配列されている。この配列方法の場合、電極１ＰＤｖは、１個以上の電極１ＰＤｇと隣り合うように配列される。また、電極１ＰＤｇは、１個以上の電極１ＰＤｖと隣り合うように配列される。言い換えれば、半導体チップ１０は、互いに隣り合う電極１ＰＤｖと電極１ＰＤｇとの対を複数対有する。また、上記複数対において、隣り合う電極１ＰＤｖと電極１ＰＤｇとの離間距離は等距離である。図６に示すような電極１ＰＤの配列は、複数の電極１ＰＤｖおよび複数の電極１ＰＤｇがバランスよく分散していると言える。
半導体チップ１０と配線基板２０とは、フリップチップ接続方式により接続される。フリップチップ接続方式の場合、図４に示す配線基板２０の最上層の配線層ＷＬ１に配置される複数の端子２ＰＤの配列は、半導体チップ１０の電極１ＰＤの配列と同じになる。したがって、配線層ＷＬ１において、複数の端子２ＰＤｖ（図５参照）と複数の端子２ＰＤｇのそれぞれは、バランスよく分散して（例えば交互に）配列されていることが好ましい。このように、異なる種類の端子２ＰＤを分散して配置する場合、少なくとも最上層の配線層ＷＬ１に設けられる配線の配線幅は、他の配線層に設けられる配線などの導体パターンと比較して、狭くせざるを得ない。
上記の検討結果より、配線基板２０において、電源電位ＶＤ（図５参照）または基準電位ＶＧ（図５参照）を供給する配線の構造は、配線基板２０の各配線層に沿った方向に電荷が移動し易く、かつ、各配線層を経由する複数の電力供給経路のそれぞれの経路距離は短いことが好ましい。ただし、少なくとも最上層の配線層ＷＬ１に形成される端子２ＰＤ周辺の配線は、上記の通り配線幅が狭くなるので、配線基板２０では、電源電位ＶＤまたは基準電位ＶＧを供給する配線経路のそれぞれが、立体的なメッシュ構造を構成することにより、配線層ＷＬ１における配線抵抗の増大を抑制する必要がある。
＜配線レイアウトの詳細＞
以下、図４に示す配線基板２０が有する各配線層における配線レイアウトについて図面を用いて詳細に説明する。図７は、図３に示す配線基板の上面において、半導体チップおよびアンダフィル樹脂を取り除いた状態を示す平面図である。図８は、図７に示す配線基板において、最上層の絶縁膜を取り除き、第１層目の配線層のレイアウトの例を示す平面図である。図７および図８では、図７に示すチップ搭載領域と重畳する領域を拡大して示している。図９は、図８の中央部分を拡大した拡大平面図である。図９では、図８の拡大図の一部分をさらに拡大している。図１０は、図７に示す配線基板において、第２層目の配線層のレイアウトの例を示す平面図である。図１１は、図１０に示す配線層のうち、図９に示す平面と重畳する中央部分を拡大した拡大平面図である。図７〜図１１のそれぞれは平面図であるが、信号伝送経路と、電源電位の供給経路と、基準電位の供給経路と、をそれぞれ識別するため、図６と同様の模様を付している。すなわち、図７〜図１１において、信号伝送経路は白抜きで示され、電源電位の供給経路は、ドットパターンで示され、基準電位の供給経路はハッチングで示される。また、図９および図１１において、配線基板２０が有する端子２ＰＤの位置（言い換えれば、図６に示す半導体チップ１０の電極１ＰＤと重畳する位置）は、点線で示している。また、図９および図１１において、配線２ｗｖの直下にビア配線２ｖｖがある位置は、周辺よりも濃いドットパターンで示している。また、図９および図１１において、配線２ｗｇの直下にビア配線２ｖｇがある位置は、周辺とは反対向きのハッチングで示している。また、図１１では、図９に示す配線２ｗｖおよび配線２ｗｇの輪郭を点線で示している。
また、図１２は図１１のＡ−Ａ線の拡大断面図、図１３は図１１のＢ−Ｂ線の拡大断面図、図１４は図１１のＣ−Ｃ線の拡大断面図である。図１２〜図１４では、半導体チップの表面１０ｔ側の一部分、および配線基板のうち、コア絶縁層より上層の配線層を示している。また、図１２〜図１４では、配線層ＷＬ１からスルーホール配線までの接続関係を見やすくするため、各断面と異なる位置にあるビア配線やスルーホール配線を点線で示している。
図７と図８を比較して判るように、配線基板２０の最上層の配線層ＷＬ１は、大部分が絶縁膜２ｅ１に覆われている。絶縁膜２ｅ１は、配線基板２０の上面２０ｔ側を保護するソルダレジスト膜である。絶縁膜２ｅ１には、複数の開口部が設けられ、複数の開口部のそれぞれにおいて、絶縁膜２ｅ１の下層にある導体パターンの一部分が露出している。この複数の開口部において絶縁膜２ｅ１から露出する部分が、配線基板２０の端子２ＰＤである。
図７に示す複数の端子２ＰＤは、図６に示す半導体チップ１０の複数の電極１ＰＤのそれぞれと対向する位置に配置されている。言い換えれば、配線基板２０の上面２０ｔにおいて、複数の開口部は、半導体チップ１０（図１参照）と重畳する領域であるチップ搭載領域１０ｒに形成されている。更に言い換えれば、配線基板２０の上面２０ｔにおいて、複数の端子２ＰＤは、チップ搭載領域１０ｒに配置されている。このため、図５および図６を用いて説明した、複数の電極１ＰＤのレイアウトに係る説明は、図７に示す複数の端子２ＰＤのレイアウトに係る説明に置き換えることができる。すなわち、配線基板２０の複数の端子２ＰＤは、複数の端子２ＰＤｓ、複数の端子２ＰＤｖ、および複数の端子２ＰＤｇが含まれる。
配線基板２０の上面２０ｔにおいて、複数の端子２ＰＤｓ、複数の端子２ＰＤｖ、および複数の端子２ＰＤｇのそれぞれは、規則的に配列されている。複数の端子２ＰＤｖおよび複数の端子２ＰＤｇは、上面２０ｔの中央部に最も多く配列されている。一方、複数の端子２ＰＤｓは、上面２０ｔの外周側、言い換えれば、上面２０ｔの外縁と上記中央部にある周辺部に最も多く配列されている。
詳しくは、複数の端子２ＰＤｓのそれぞれは、複数の端子２ＰＤの配列のうち、最外周、および最外周の一つ内側の周に配列されている。配線基板２０の上面２０ｔにおいて、電気信号ＳＩＧ（図５参照）を伝送する複数の端子２ＰＤｓのそれぞれを外周側に配列することにより、信号伝送経路の経路距離を短縮できる。
複数の端子２ＰＤｓのそれぞれは、図１０に示す配線層ＷＬ２に設けられた複数の配線２ｗｓを介して配線基板２０の外周側に配置された複数のビア配線（ビア）２ｖｓと電気的に接続される。配線層ＷＬ２において、配線２ｗｓおよびビア配線２ｖｓの周囲には、導体プレーン２ＰＬが配置されている。また、配線２ｗｓおよびビア配線２ｖｓは、図８に示す配線層ＷＬ１に形成された導体プレーン２ＰＬに覆われている。また、複数のビア配線２ｖｓは、図４に示す信号伝送用のスルーホール配線２ＴＷｓと電気的に接続されている。複数のスルーホール配線２ＴＷｓのそれぞれは、半導体チップ１０と重畳しない位置（配線基板２０の周辺領域）に配置されている。
また、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇのそれぞれは、上面２０ｔにおいて、複数の端子２ＰＤｓの内側に配列されている。言い換えれば、複数の端子２ＰＤｓは、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇと、上面２０ｔの外縁との間に配列される。図１に示すように半導体チップ１０が配線基板２０に搭載された状態において、上記したコア回路１２（図５参照）は、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇが配列される部分と重畳する。図４に示すように、半導体チップ１０の電極１ＰＤと配線基板２０の端子２ＰＤとは突起電極ＳＢを介して接続される。このため、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇがコア回路１２と重畳することにより、コア回路１２に対する電源供給経路を短くできる。この結果、コア回路１２に電力を供給する際のロスやノイズを低減できる。
また、図７に示す例では、上面２０ｔの複数の端子２ＰＤの配列のうち、最外周、および最外周の一つ内側の周には、端子２ＰＤｖおよび端子２ＰＤｇは配置されていない。また、上面２０ｔの複数の端子２ＰＤの配列のうち、最外周の二つ以上内側の周には端子２ＰＤｓが配置されていない。ただし、図６を用いて説明した変形例と同様に、図７に示す端子２ＰＤの配列には種々の変形例がある。
また、図７に示すように、上面２０ｔの中央部において、複数の端子２ＰＤｖと複数の端子２ＰＤｇとは、以下のように配置される。すなわち、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇのそれぞれは、Ｘ方向に沿って列を成すように配置される。また、Ｘ方向と交差（図７では直交）するＹ方向において、端子２ＰＤｖの列と端子２ＰＤｇの列とが交互に配置される。複数の端子２ＰＤのそれぞれは千鳥状に配列される。上記した「千鳥状に配列」とは、上記した説明において、電極１ＰＤの部分を端子２ＰＤに置き換えて適用することができるので、重複する説明は省略する。
また、図７に示す複数の端子２ＰＤｖのそれぞれは、図８に示す第１層目の配線層ＷＬ１に配置される配線（導体パターン、配線パターン）２ｗｖの一部分である。同様に、図７に示す複数の端子２ＰＤｇのそれぞれは、図８に示す第１層目の配線層ＷＬ１に配置される配線（導体パターン、配線パターン）２ｗｇの一部分である。複数の配線２ｗｖおよび複数の配線２ｗｇのそれぞれは、図１に示す半導体チップ１０と重畳する位置に配置されている。また、複数の配線２ｗｖおよび複数の配線２ｗｇのそれぞれは、Ｘ方向に延び、Ｙ方向に沿って交互に配置されている。また、配線層ＷＬ１では、半導体チップ１０（図１参照）と重畳する領域の周囲には、導体プレーン２ＰＬが配置される。導体プレーン２ＰＬは、配線２ｗやビア配線２ｖ（図９参照）と比較して、面積が大きい大面積の導体パターンである。導体プレーン２ＰＬには、例えば接地電位が供給される。図４に示すように半導体装置ＰＫＧ１の配線基板２０の場合、信号伝送用の配線２ｗｓは配線層ＷＬ２に配置され、配線層ＷＬ１に設けられた導体プレーン２ＰＬと重畳する。このように、信号伝送用の配線２ｗｓが、固定電位が供給される大面積の導体パターンにより覆われている場合、電磁的なノイズをシールドすることができる。配線（信号配線）２ｗｓは、半導体チップ１０と重畳する領域の外側に引き出されるので、配線層ＷＬ１において、半導体チップ１０と重畳しない領域に導体プレーン２ＰＬを配置することにより、配線２ｗｓの大部分は導体プレーン２ＰＬに覆われる。
また、図８に示すように、配線層ＷＬ１において、半導体チップ１０（図４参照）と重畳する領域には、複数の端子２ＰＤｓ、複数の配線２ｗｇおよび複数の配線２ｗｖが配置されている。複数の端子２ＰＤｓは、複数の配線２ｗｇおよび複数の配線２ｗｖが配置された領域の周囲に配置され、信号伝送用のビア配線（ビア）２ｖｓ（図４参照）を介して配線層ＷＬ２と電気的に接続されている。
複数の配線２ｗｖのそれぞれは、図９に示すように、Ｘ方向に延びる主配線部（第１主配線部）２ｗｖ１、およびＸ方向と交差するＹ方向に延び、かつ、主配線部２ｗｖ１と交差する複数の副配線部（第１副配線部）２ｗｖ２を有する。複数の配線２ｗｖのそれぞれには、図５に示す電源電位ＶＤが供給される。
また、複数の配線２ｗｇのそれぞれは、図９に示すように、Ｘ方向に延びる主配線部（第２主配線部）２ｗｇ１、およびＸ方向と交差するＹ方向に延び、かつ、主配線部２ｗｇ１と交差する複数の副配線部（第２副配線部）２ｗｇ２を有する。複数の配線２ｗｇのそれぞれには、図５に示す基準電位ＶＧが供給される。
配線２ｗｖの複数の副配線部２ｗｖ２、および配線２ｗｇの複数の副配線部２ｗｇ２のそれぞれは、端部（第１端部）２ｗｅ１、およびＹ方向において、主配線部２ｗｖ１または主配線部２ｗｇ１を介して端部２ｗｅ１の反対側にある端部（第２端部）２ｗｅ２を有する。また、配線２ｗｖの複数の副配線部２ｗｖ２、および配線２ｗｇの複数の副配線部２ｗｇ２のそれぞれは、主配線部２ｗｖ１と主配線部２ｗｇ１との間において、Ｘ方向に沿って交互に配列される。
また、図１１に示すように、配線層ＷＬ２は、配線２ｗｇの主配線部２ｗｇ１、および配線２ｗｖの複数の副配線部２ｗｖ２の端部２ｗｅ１と重畳し、かつ、Ｘ方向に延びる導体パターン（第１導体パターン）２Ｐｖ１を有する。また、配線層ＷＬ２は、配線２ｗｖの主配線部２ｗｖ１、および配線２ｗｇの複数の副配線部２ｗｇ２の端部２ｗｅ２と重畳する導体パターン２Ｐｇ１を有する。図１１に示す例では、配線層ＷＬ２は、Ｘ方向に配列される複数の導体パターン（第２導体パターン）２Ｐｇ１、を有する。複数の副配線部２ｗｖ２の端部２ｗｅ１は、複数のビア配線（第１ビア）２ｖｖを介して導体パターン２Ｐｖ１と電気的に接続される。複数の副配線部２ｗｇ２の端部２ｗｅ２は、複数のビア配線（第２ビア）２ｖｇを介して複数の導体パターン２Ｐｇ１と電気的に接続される。
本実施の形態の半導体装置ＰＫＧ１は、電源電位ＶＤ（図５参照）を供給する配線経路と、基準電位ＶＧ（図５参照）を供給する配線経路と、を上記の通りに構成することで、コア回路１２（図５参照）に対する電力供給を安定化させることができる。
まず、図９に示す配線２ｗｖおよび配線２ｗｇのそれぞれは、Ｘ方向に延びる一つの主配線部（２ｗｖ１または２ｗｇ１）と、Ｙ方向に延びる複数の副配線部（２ｗｖ２または２ｗｇ２）と、を有している。複数の副配線部のそれぞれは、主配線部を跨ぐように配置されている。そして、副配線部の両端は、それぞれ、図１１に示す配線層ＷＬ２の導体パターン（２Ｐｖ１または２Ｐｇ１）に接続されている。これにより、例えば配線２ｗｖの一部分において、瞬間的に電力需要が大きくなった場合には、配線２ｗｖを構成する複数の副配線部２ｗｖ２の端部から電源電位ＶＤが供給される。同様に、例えば配線２ｗｇの一部分において、瞬間的に電力需要が大きくなった場合には、配線２ｗｇを構成する複数の副配線部２ｗｇ２の端部から基準電位ＶＧが供給される。このように、半導体装置ＰＫＧ１の配線構造によれば、配線２ｗｖおよび配線２ｗｇのそれぞれに電位を供給する導電経路が複数化されている。このため、配線２ｗｖおよび配線２ｗｇのそれぞれは、配線層ＷＬ１に沿った方向に電荷が異動し易くなっている。この結果、配線２ｗｖおよび配線２ｗｇを構成する主配線部および副配線部のそれぞれの配線幅が狭い場合でも、配線抵抗の増大を抑制することができる。
また、配線２ｗｖの複数の副配線部２ｗｖ２、および配線２ｗｇの複数の副配線部２ｗｇ２のそれぞれは、主配線部２ｗｖ１と主配線部２ｗｇ１との間において、Ｘ方向に沿って交互に配列される。この場合、配線２ｗｖの複数の副配線部２ｗｖ２、および配線２ｗｇの複数の副配線部２ｗｇ２のそれぞれの離間距離を小さくできる。したがって、配線２ｗｖの複数箇所に端子２ＰＤｖが設けられ、配線２ｗｇの複数箇所に端子２ＰＤｇが設けられている場合、複数の端子２ＰＤｖと複数の端子２ＰＤｇのそれぞれが、バランスよく分散して（例えば交互に）配列されることになる。
例えば図７に示す例では、配線基板２０が備える複数の端子２ＰＤは以下のように配列されている。すなわち、配線基板２０は、平面視において、Ｘ方向に複数の端子２ＰＤｖが配列される電源電位用端子群と、Ｘ方向に複数の端子２ＰＤｇが配列される基準電位用端子群と、を有する。この電源電位用端子群と基準電位用端子群とはそれぞれ複数列ずつ有り、平面視において、Ｙ方向に沿って交互に配列されている。この配列方法の場合、端子２ＰＤｖは、１個以上の端子２ＰＤｇと隣り合うように配列される。また、端子２ＰＤｇは、１個以上の端子２ＰＤｖと隣り合うように配列される。言い換えれば、配線基板２０は、互いに隣り合う端子２ＰＤｖと端子２ＰＤｇとの対を複数対有する。また、上記複数対において、隣り合う端子２ＰＤｖと端子２ＰＤｇとの離間距離は等距離である。図７に示すような端子２ＰＤの配列は、複数の端子２ＰＤｖおよび複数の端子２ＰＤｇがバランスよく分散していると言える。
また、図９に示す複数の副配線部２ｗｖ２および複数の副配線部２ｗｇ２のそれぞれが交互に配列されていることにより、配線２ｗｖの複数の副配線部２ｗｖ２、および配線２ｗｇの複数の副配線部２ｗｇ２のそれぞれに生じる寄生インダクタンスを低減できる。この結果、配線２ｗｖおよび配線２ｗｇに生じるノイズを低減できる。
また、図８および図９に示すように、配線層ＷＬ１は、複数の配線２ｗｖおよび複数の配線２ｗｇを有する。平面視において、複数の配線２ｗｖおよび複数の配線２ｗｇのそれぞれは、Ｘ方向に延び（主配線部がＸ方向に延びている）、Ｙ方向に沿って交互に配置されている。
また、配線２ｗｇに着目すれば以下のように表現できる。すなわち、図９に示すように、配線層ＷＬ１は、基準電位ＶＧ（図５参照）が供給される配線（第２配線）２ｗｇＡおよび配線（第３配線）２ｗｇＢを有している。配線２ｗｇＡおよび配線２ｗｇＢのそれぞれは、平面視において、Ｘ方向に延びる主配線部２ｗｇ１、およびＹ方向に延び、かつ、主配線部２ｗｇ１と交差する複数の副配線部２ｗｇ２を有する。配線２ｗｖＡは、Ｙ方向において、配線２ｗｇＡと配線２ｗｇＢとの間に配置される。また、配線２ｗｖＡの複数の副配線部２ｗｖ２、および配線２ｗｇＢの複数の副配線部２ｗｇ２は、主配線部２ｗｖ１と主配線部２ｗｇ１との間において、Ｘ方向に沿って交互に配列される。また、図１１に示すように、配線層ＷＬ２は、配線２ｗｇＢの主配線部２ｗｇ１、および配線２ｗｖＡの複数の副配線部２ｗｖ２の端部２ｗｅ２と重畳する導体パターン２ＰｖＢを有する。配線２ｗｖＡの複数の副配線部２ｗｖ２の端部２ｗｅ２は、複数のビア配線２ｖｖを介して導体パターン２ＰｖＢと電気的に接続され、配線２ｗｖＡの複数の副配線部２ｗｇ２の端部２ｗｅ１は、複数のビア配線２ｖｇを介して導体パターン２ＰｖＡと電気的に接続される。
また、配線２ｗｖに着目すれば以下のように表現できる。すなわち、図９に示すように、配線層ＷＬ１は、電源電位ＶＤ（図５参照）が供給される配線（第１配線）２ｗｖＡおよび配線（第４配線）２ｗｖＢを有している。配線２ｗｖＡおよび配線２ｗｖＢのそれぞれは、平面視において、Ｘ方向に延びる主配線部２ｗｖ１、およびＹ方向に延び、かつ、主配線部２ｗｖ１と交差する複数の副配線部２ｗｖ２を有する。配線２ｗｇＡは、Ｙ方向において、配線２ｗｖＡと配線２ｗｖＢとの間に配置される。また、配線２ｗｇＡの複数の副配線部２ｗｇ２、および配線２ｗｖＢの複数の副配線部２ｗｖ２は、主配線部２ｗｇ１と主配線部２ｗｖ１との間において、Ｘ方向に沿って交互に配列される（図９では配線２ｗｖＢの主配線部２ｗｖ１は図示を省略）。また、図１１に示すように、配線層ＷＬ２は、配線２ｗｖＢの主配線部２ｗｖ１（図１１では図示を省略）、および配線２ｗｇＡの複数の副配線部２ｗｇ２の端部２ｗｅ１と重畳する導体パターン２ＰｇＢを有する。配線２ｗｇＡの複数の副配線部２ｗｇ２の端部２ｗｅ１は、複数のビア配線２ｖｇを介して導体パターン２ＰｇＢと電気的に接続され、配線２ｗｇＡの複数の副配線部２ｗｇ２の端部２ｗｅ２は、複数のビア配線２ｖｇを介して導体パターン２ＰｇＡと電気的に接続される。
また、半導体装置ＰＫＧ１の場合、半導体チップ１０と配線基板２０はフリップチップ接続方式により、電気的に接続されている。すなわち、図１２および図１３に示すように、半導体チップ１０の表面１０ｔは、配線基板２０の上面２０ｔと対向する。また、半導体チップ１０の複数の電極１ＰＤ（図４参照）は、配線基板２０の配線２ｗｖ（図９参照）に電気的に接続される複数の電極１ＰＤｖと、配線基板２０の配線２ｗｇ（図９参照）に電気的に接続される複数の電極１ＰＤｇと、を有する。また、配線基板２０は、半導体チップ１０の複数の電極１ＰＤｖと対向し、かつ電気的に接続される複数の端子２ＰＤｖと、半導体チップ１０の複数の電極１ＰＤｇと対向し、かつ、電気的に接続される複数の端子２ＰＤｇと、を有する。このようにフリップチップ接続方式を適用することにより、半導体チップ１０と配線基板２０とを電気的に接続する導電経路が短くなる。これにより、導電経路のインピーダンスを低減することができる。
また、半導体装置ＰＫＧ１の場合、配線基板２０の複数の端子２ＰＤのそれぞれは、図９に示す配線２ｗｖおよび配線２ｗｇが形成される配線層ＷＬ１と同層に形成される。言い換えれば、図１２に示すように、配線基板２０は、配線層ＷＬ１を覆い、かつ複数の開口部２ｅＨを備える絶縁膜２ｅ１を有する。配線２ｗｖ（図９参照）は、絶縁膜２ｅ１が備える複数の開口部２ｅＨにおいて絶縁膜２ｅ１から露出する複数の端子２ＰＤｖを有する。また、配線２ｗｇ（図９参照）は、絶縁膜２ｅ１が備える複数の開口部２ｅＨにおいて絶縁膜２ｅ１から露出する複数の端子２ＰＤｇを有する。半導体チップ１０の複数の電極１ＰＤｖと複数の端子２ＰＤｖとは、突起電極ＳＢｖを介してそれぞれ接続される。また、半導体チップ１０の複数の電極１ＰＤｇと複数の端子２ＰＤｇとは、突起電極ＳＢｇ（図１４参照）を介してそれぞれ接続される。このように、配線２ｗｖの一部分を端子２ＰＤｖとすることで、電源電位の供給経路を短くできる。また、配線２ｗｇの一部分を端子２ＰＤｇとすることで、基準電位の供給経路を短くできる。
また、図９に示すように配線２ｗｖの一部を構成する複数の端子２ＰＤｖのうちの一部は、複数の副配線部２ｗｖ２のそれぞれの端部にある。また、配線２ｗｇの一部を構成する複数の端子２ＰＤｇのうちの一部は、複数の副配線部２ｗｇ２のそれぞれの端部にある。言い換えれば、複数の端子２ＰＤｖは、複数の副配線部２ｗｖ２の端部（第１端部）２ｗｅ１および端部（第２端部）２ｗｅ２にある複数の端子２ＰＤｖを含む。また、複数の端子２ＰＤｇは、複数の副配線部２ｗｇ２の端部２ｗｅ１および端部２ｗｅ２にある複数の端子２ＰＤｇを含む。このように、主配線部２ｗｖ１、２ｗｇ１と交差する複数の副配線部２ｗｖ２、２ｗｇ２のそれぞれの端部を端子２ＰＤｖ、２ＰＤｇとすることで、電源電位の供給経路と基準電位の供給経路とをバランス良く分布させることができる。
また、図１３に示すように、端部２ｗｅ１および端部２ｗｅ２にある複数の端子２ＰＤｖのそれぞれは、複数のビア配線２ｖｖのそれぞれと重畳する。また、図１４に示すように、端部２ｗｅ１および端部２ｗｅ２にある複数の端子２ＰＤｇのそれぞれは、複数のビア配線２ｖｇのそれぞれと重畳する。このように、端子２ＰＤｖがビア配線２ｖｖと重畳していることで、配線基板２０の厚さ方向における電源電位の供給経路を短くできる。同様に、端子２ＰＤｇがビア配線２ｖｇと重畳していることで、配線基板２０の厚さ方向における基準電位の供給経路を短くできる。
また、半導体装置ＰＫＧ１の場合、図９に示すように配線２ｗｖの一部を構成する複数の端子２ＰＤｖのうちの一部は、主配線部２ｗｖ１にある。また、配線２ｗｇの一部を構成する複数の端子２ＰＤｇのうちの一部は、主配線部２ｗｇ１にある。言い換えれば、複数の端子２ＰＤｖは、主配線部２ｗｖ１にある（複数の）端子２ＰＤｖを含む。また、複数の端子２ＰＤｇは、主配線部２ｗｇ１にある（複数の）端子２ＰＤｖを含む。このように、副配線部２ｗｖ２、２ｗｇ２の端部の他、主配線部２ｗｖ１、２ｗｇ１にも端子２ＰＤｖ、２ＰＤｇを設けることで、電源電位の供給経路および基準電位の供給経路を複数化することができる。
ただし、図１１に示すように配線２ｗｖ（図１３参照）の主配線部２ｗｖ１は、配線層ＷＬ２の導体パターン２Ｐｇ１と重畳する。また、配線２ｗｇ（図１４参照）の主配線部２ｗｇ１は、配線層ＷＬ２の導体パターン２Ｐｖ１と重畳する。このため、図１３に示すように、複数の端子２ＰＤｖのうち、主配線部２ｗｖ１（図１１参照）にある端子２ＰＤｖは、ビア配線２ｖｖと重畳しない。同様に、図１４に示すように、複数の端子２ＰＤｇのうち、主配線部２ｗｇ１（図１１参照）にある端子２ＰＤｇは、ビア配線２ｖｇと重畳しない。
また、配線層ＷＬ２は、電源供給用の複数の導体パターンと基準電位供給用の複数の導体パターンと、を有している。図１５は、図１１に対する変形例を示す拡大平面図である。図１１に示すように、配線層ＷＬ２は、複数の副配線部２ｗｖ２の端部２ｗｅ１と重畳し、かつ、Ｘ方向に延びる導体パターン（部分）２ＰｖＡと、複数の副配線部２ｗｖ２の端部２ｗｅ２と重畳し、かつ、Ｘ方向に延びる導体パターン（部分）２ＰｖＢと、を有する。平面視において、導体パターン２ＰｇＡ（複数の導体パターン２ＰｇＡ）は、導体パターン２ＰｖＡと導体パターン２ＰｖＢとの間にある。また、複数の副配線部２ｗｖ２の端部２ｗｅ２は、複数のビア配線２ｖｖを介して導体パターン２ＰｖＢと電気的に接続される。言い換えれば、導体パターン２ＰｖＡと導体パターン２ＰｖＢとは、複数の副配線部２ｗｖ２を介して電気的に接続されている。
図１５に示すように本実施の形態に対する変形例として、導体パターン２ＰｖＡと導体パターン２ＰｖＢとが互いに分離された導体パターンである場合がある。この場合、導体パターン２ＰｖＡと導体パターン２ＰｖＢとの間にある導体パターン２ＰｇＡは、Ｘ方向に延びるように形成される。このような変形例の場合、配線層ＷＬ２においては、複数の導体パターン２Ｐｖ１および複数の導体パターン２Ｐｇ１は、互いに分離されている。図１５に示す変形例の場合において、導体パターン２ＰｖＡと導体パターン２ＰｖＢとが、複数の副配線部２ｗｖ２を介して電気的に接続されることにより、電源電位を供給する経路の数を増大させることができる。
また、図１５に示すように、配線層ＷＬ２は、複数の副配線部２ｗｇ２の端部２ｗｅ２と重畳し、かつ、Ｘ方向に延びる導体パターン２ＰｇＡと、複数の副配線部２ｗｇ２の端部２ｗｅ１と重畳し、かつ、Ｘ方向に延びる導体パターン２ＰｇＢと、を有する。導体パターン２ＰｖＡは、平面視において導体パターン２ＰｇＡと導体パターン２ＰｇＢとの間にある。複数の副配線部２ｗｇ２の端部２ｗｅ１は、複数のビア配線２ｖｇを介して導体パターン２ＰｇＢと電気的に接続され、かつ、端部２ｗｅ２は、複数のビア配線２ｖｇを介して導体パターン２ＰｇＡと電気的に接続される。言い換えれば、導体パターン２ＰｇＡと導体パターン２ＰｇＢとは、複数の副配線部２ｗｇ２を介して電気的に接続される。図１５に示す変形例の場合において、導体パターン２ＰｇＡと導体パターン２ＰｇＢとが、複数の副配線部２ｗｇ２を介して電気的に接続されることにより、基準電位を供給する経路の数を増大させることができる。
また、図１１に示す例では、配線層ＷＬ２は、複数の副配線部２ｗｇ２の端部２ｗｅ２と重畳し、かつ、Ｘ方向に配列される複数の導体パターン２ＰｇＡと、複数の副配線部２ｗｇ２の端部２ｗｅ１と重畳し、かつ、Ｘ方向に配列される複数の導体パターン２ＰｇＢと、を有する。図１１に示すように、Ｘ方向に沿って互いに分離された複数の導体パターン２Ｐｇ１が配置されている場合、配線層ＷＬ１（図９参照）に設けられた配線２ｗｇを介して複数の導体パターン２Ｐｇ１が電気的に接続されることにより、基準電位を供給する経路の数を増大させることができる。
また、図１６は、図１１に示す電源供給用の導体パターンと、基準電位供給用の導体パターンのみを示す拡大平面図である。図１６に示すように、配線層ＷＬ２は、Ｙ方向において、導体パターン２ＰｖＡと導体パターン２ＰｖＢとの間に配置され、かつ、Ｘ方向に沿って一列で配列される複数の導体パターン２ＰｇＡを有する。導体パターン２ＰｖＡと導体パターン２ＰｖＢとは、複数の導体パターン２ＰｇＡの間にある連結部２Ｐｖｃを介して電気的に接続される。このように、図１１および図１６に示す例の場合、配線層ＷＬ２のＸ方向において、導体パターン２ＰｇＡが複数個に分割されている。これにより、隣り合う導体パターン２ＰｇＡに連結部２Ｐｖｃを配置することができる。また、図１６に示すように、導体パターン２ＰｖＡと導体パターン２ＰｖＢとは、複数の連結部２Ｐｖｃを介して接続されている。これにより、電源電位を供給する経路の数を更に増大させることができる。
また、配線基板２０は、図１７に示す配線層ＷＬ３を有する。図１７は、図７に示す配線基板において、第３層目の配線層のレイアウトの例を示す平面図である。また、図１８は、図１７に示す配線層において、図９に対応する位置の拡大平面図である。
図４に示すように、配線層ＷＬ３は、配線層ＷＬ２と下面２０ｂとの間にあり、かつ、上面２０ｔに交差する方向の断面視において、配線層ＷＬ２の隣にある。また、図１８に示すように、配線層ＷＬ３は、導体パターン２Ｐｖ１（図１２参照）と重畳し、かつ、複数のビア配線（第３ビア）２ｖｖ２を介して導体パターン２Ｐｖ１と電気的に接続され、かつ、Ｘ方向に延びる導体パターン２Ｐｖ２を有している。また配線層ＷＬ３は、複数の導体パターン２Ｐｇ１（図１４参照）と重畳し、かつ、複数のビア配線（第４ビア）２ｖｇ２を介して導体パターン２Ｐｇ１と電気的に接続され、かつ、Ｘ方向に延びる導体パターン２Ｐｇ２を有する。図１７および図１８に示す例では、配線層ＷＬ３は複数の導体パターン２Ｐｖ２および複数の導体パターン２Ｐｇ２を有する。複数の導体パターン２Ｐｖ２および複数の導体パターン２Ｐｇ２は、Ｙ方向に沿って交互に配列される。このように、絶縁層（コア層、コア材、コア絶縁層）２ＣＲ（図４参照）より上層の配線層において、電源電位の供給経路を構成する導体パターン２Ｐｖ１と導体パターン２Ｐｖ２とを重畳させることにより、多数のビア配線２ｖｖ２を介して導体パターン２Ｐｖ１と導体パターン２Ｐｖ２とを電気的に接続できる。これにより、電源電位を供給する経路の数を増大させることができる。同様に、絶縁層（コア層、コア材、コア絶縁層）２ＣＲ（図４参照）より上層の配線層において、基準電位の供給経路を構成する導体パターン２Ｐｇ１と導体パターン２Ｐｇ２とを重畳させることにより、多数のビア配線２ｖｇ２を介して導体パターン２Ｐｇ１と導体パターン２Ｐｇ２とを電気的に接続できる。これにより、基準電位を供給する経路の数を増大させることができる。
また、複数の導体パターン２Ｐｖ２のそれぞれには、複数のスルーホール配線２ＴＷｖが接続される。また、複数の導体パターン２Ｐｇ２のそれぞれには、複数のスルーホール配線２ＴＷｇが接続される。言い換えれば、図４に示すように、配線基板２０は、配線層ＷＬ３と下面２０ｂとの間にある配線層ＷＬ４を有する。また、配線基板２０は、配線層ＷＬ３と配線層ＷＬ４とを電気的に接続する複数のスルーホール配線２ＴＷを有する。複数のスルーホール配線２ＴＷには、配線層ＷＬ３において導体パターン２Ｐｖ２に接続される複数のスルーホール配線２ＴＷｖと、配線層ＷＬ３において導体パターン２Ｐｇ２に接続される複数のスルーホール配線２ＴＷｇと、が含まれる。
ところで、図６に示す複数の電極１ＰＤの配列間隔は狭小化が進められているが、電極１ＰＤの配列間隔の狭小化と比較して、複数のスルーホール配線２ＴＷの配列間隔は、狭小化が難しい。このため、図６に示す半導体チップ１０の複数の電極１ＰＤの配列間隔は、図１７に示す配線基板２０の複数のスルーホール配線２ＴＷの配列間隔より小さい。詳しくは、図１７に示す配線層ＷＬ３のうち、図４に示す半導体チップ１０と重畳する領域に配置される複数のスルーホール配線２ＴＷ（言い換えればスルーホール配線２ＴＷｖおよびスルーホール配線２ＴＷｇ）の配置間隔は、図６に示す半導体チップ１０の複数の電極１ＰＤの配列間隔より大きい。このため、図１８に示す導体パターン２Ｐｖ２および導体パターン２Ｐｇ２の幅（延在方向であるＸ方向に対して交差する方向の長さ）は、図９に示す配線２ｗｖの主配線部２ｗｖ１の幅より大きい。また、図１８に示す導体パターン２Ｐｖ２および導体パターン２Ｐｇ２の幅は、配線２ｗｇの主配線部２ｗｇ１の幅より大きい。
また、図１９は、図９に示す配線基板において、第４層目の配線層のレイアウトの例を示す拡大平面図である。図４に示すように、配線層ＷＬ４は、配線層ＷＬ３と下面２０ｂとの間にあり、かつ、上面２０ｔに交差する方向の断面視において、配線層ＷＬ３の隣にある。図１９に示すように、配線層ＷＬ４は、導体パターン２Ｐｖ２（図１８参照）と重畳し、かつ、複数のスルーホール配線２ＴＷｖを介して導体パターン２Ｐｖ２と電気的に接続され、かつ、Ｘ方向に延びる導体パターン２Ｐｖ３を有している。また配線層ＷＬ４は、複数の導体パターン２Ｐｇ２（図１８参照）と重畳し、かつ、複数のスルーホール配線２ＴＷｇを介して導体パターン２Ｐｇ２と電気的に接続され、かつ、Ｘ方向に延びる導体パターン２Ｐｇ３を有する。図１９に示す例では、配線層ＷＬ４は複数の導体パターン２Ｐｖ３および複数の導体パターン２Ｐｇ３を有する。複数の導体パターン２Ｐｖ３および複数の導体パターン２Ｐｇ３は、Ｙ方向に沿って交互に配列される。複数の導体パターン２Ｐｖ３のそれぞれには、配線層ＷＬ４と配線層ＷＬ５（図４参照）とを電気的に接続する複数のビア配線２ｖｖ３が接続されている。また、複数の導体パターン２Ｐｇ３のそれぞれには、配線層ＷＬ４と配線層ＷＬ５とを電気的に接続する複数のビア配線２ｖｇ３が接続されている。
また、図２０は、図９に示す配線基板において、第５層目の配線層のレイアウトの例を示す拡大平面図である。図４に示すように、配線層ＷＬ５は、配線層ＷＬ４と下面２０ｂとの間にあり、かつ、上面２０ｔに交差する方向の断面視において、配線層ＷＬ４の隣にある。図２０に示すように、配線層ＷＬ５は、導体パターン２Ｐｖ３（図１９参照）と重畳し、かつ、複数のビア配線２ｖｖ３を介して導体パターン２Ｐｖ３と電気的に接続される複数の導体パターン２Ｐｖ４を有している。また、配線層ＷＬ５は、導体パターン２Ｐｇ３（図１９参照）と重畳し、かつ、複数のビア配線２ｖｇ３を介して導体パターン２Ｐｇ３と電気的に接続される導体パターン２Ｐｇ４を有している。本実施の形態の場合、導体パターン２Ｐｇ４は、導体プレーン２ＰＬと一体に形成される大面積の導体パターンである。一方、複数の導体パターン２Ｐｖ４のそれぞれは、ビア配線２ｖｖ３とビア配線２ｖｖ４とを電気的に接続する配線パターンである。複数の導体パターン２Ｐｖ４のそれぞれは、導体パターン２Ｐｇ４より面積が小さく、かつ、導体パターン２Ｐｇ４と離間している。複数の導体パターン２Ｐｖ４のそれぞれには、配線層ＷＬ５と配線層ＷＬ６（図４参照）とを電気的に接続するビア配線２ｖｖ４が接続されている。また、導体パターン２Ｐｇ４には、配線層ＷＬ５と配線層ＷＬ６とを電気的に接続する複数のビア配線２ｖｇ４が接続されている。
また、図２１は、図９に示す配線基板において、第６層目の配線層のレイアウトの例を示す拡大平面図である。図４に示すように、配線層ＷＬ６は、配線層ＷＬ５と下面２０ｂとの間にあり、かつ、上面２０ｔに交差する方向の断面視において、配線層ＷＬ５の隣にある。図２１に示すように、配線層ＷＬ６は、導体パターン２Ｐｖ４（図２０参照）と重畳し、かつ、複数のビア配線２ｖｖ４を介して導体パターン２Ｐｖ４と電気的に接続される導体パターン２Ｐｖ５を有している。また、配線層ＷＬ６は、導体パターン２Ｐｇ４（図２０参照）と重畳し、かつ、複数のビア配線２ｖｇ４を介して導体パターン２Ｐｇ４と電気的に接続される導体パターン２Ｐｇ５を有している。本実施の形態の場合、導体パターン２Ｐｇ５は、配線基板２０の基準電位供給用の外部端子として機能するランド２ＬＤである。また、本実施の形態の場合、導体パターン２Ｐｖ５は、導体パターン２Ｐｇ５よりも面積が大きい大面積パターンである。導体パターン２Ｐｖ５の一部分は、配線基板２０の電源電位供給用の外部端子として機能するランド２ＬＤを構成する。
図２０および図２１に示すように、本実施の形態の場合、配線層ＷＬ５に基準電位を伝送する大面積の導体パターンがあり、配線層ＷＬ６に電源電位を供給する大面積の導体パターンがある。このように、配線基板２０内に、電源電位用および基準電位用の大面積の導体パターンを設けることにより、電源電位の供給経路および基準電位の供給経路の電位を安定化させることができる。
なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、図４に示す半導体装置ＰＫＧ１では、配線基板の構造例として、６層の配線層を有する配線基板２０を取り上げて説明した。しかし、配線層の数は、６層には限定されず、種々の変形例が適用可能である。図２２は、図４に対する変形例である半導体装置の断面図である。また、図２３は、図２２に示す配線基板において、第１層目の配線層のレイアウトの例を示す拡大平面図である。また、図２４は、図２３に示す配線基板において、第２層目の配線層のレイアウトの例を示す拡大平面図である。
図２２に示す半導体装置ＰＫＧ２が有する配線基板２１は、４層の配線層を備えている点で、図４に示す半導体装置ＰＫＧ１と相違する。半導体装置ＰＫＧ２の場合、コア絶縁層である絶縁層２ＣＲ上に配線層ＷＬ２が設けられる。このため、配線層ＷＬ１に設けられた配線２ｗｖおよび配線２ｗｖのパターンは、スルーホール配線２ＴＷの配列に応じて形成する必要がある。例えば、スルーホール配線２ＴＷの配列間隔と比較して複数の電極１ＰＤの配列間隔が極めて小さい場合には、図９に示す配線基板２０の配線層ＷＬ１と同様のレイアウトを図２２に示す配線基板２１に適用すると、複数の副配線部２ｗｖ２、２ｗｇ２の両端部と、配線層ＷＬ２の導体パターン２Ｐｖ２、２Ｐｇ２との位置関係を合わせられない可能性がある。そこで、図２３に示すように、複数の副配線部２ｗｖ２のＹ方向における長さ、および複数の副配線部２ｗｇ２のＹ方向における長さ、をそれぞれ図９に示す例より長くしても良い。
図２３に示す例では、配線２ｗｖにおいて、端子２ＰＤｖは、複数の副配線部２ｗｖ２それぞれの両端部、および主配線部２ｗｖ１に設けられ、かつ、主配線部２ｗｖ１と副配線部２ｗｖ２の端部との間にも設けられる。一方、複数のビア配線２ｖｖは、複数の副配線部２ｗｖ２それぞれの両端部に接続され、他の部分には接続されていない。同様に、配線２ｗｇにおいて、端子２ＰＤｇは、複数の副配線部２ｗｇ２のそれぞれの両端部、および主配線部２ｗｇ１に設けられ、かつ、主配線部２ｗｇ１と副配線部２ｗｇ２の端部との間にも設けられる。複数のビア配線２ｖｇは、複数の副配線部２ｗｇ２それぞれの両端部に接続され、他の部分には接続されていない。
図２４に示す例では、電源電位および基準電位の供給経路のインピーダンスを低減するため、複数のスルーホール配線２ＴＷｖおよび複数のスルーホール配線２ＴＷｇのそれぞれが、Ｙ方向において複数列（図２４では２列）で配列されている。このため、配線２ｗｇの主配線部２ｗｇ１と重畳する導体パターン２Ｐｖ２、および配線２ｗｖの主配線部２ｗｖ１と重畳する導体パターン２Ｐｇ２のそれぞれのＹ方向における幅（長さ）は、図１１に示す導体パターン２Ｐｖ１および導体パターン２Ｐｇ１の幅（長さ）よりも大きい。本変形例によれば、導体パターン２Ｐｖ２および導体パターン２Ｐｇ２の幅が大きい場合でも、電源電位の供給経路および基準電位の供給経路を複数化することができる。
なお、複数の副配線部２ｗｖ２および複数の副配線部２ｗｇ２のそれぞれのＹ方向の長さを長くすると、電源電位の供給経路および基準電位の供給経路は図９に示す例と比較して長くなる。導電経路の経路距離を短くする観点からは、図９に示すように、端子２ＰＤｖは、複数の副配線部２ｗｖ２のそれぞれの両端部、および主配線部２ｗｖ１に設けられ、かつ、主配線部２ｗｖ１と副配線部２ｗｖ２の端部との間には設けられていないことが好ましい。また、端子２ＰＤｇは、複数の副配線部２ｗｇ２のそれぞれの両端部、および主配線部２ｗｇ１に設けられ、かつ、主配線部２ｗｇ１と副配線部２ｗｇ２の端部との間には設けられていないことが好ましい。
また、図４に示す半導体装置ＰＫＧ１や図２２に示す半導体装置ＰＫＧ２の場合、配線２ｗｇおよび配線２ｗｖが最上層の配線層ＷＬ１に配置され、配線２ｗｇおよび配線２ｗｖの一部分が配線基板２０、２１の端子２ＰＤを構成する。しかし、変形例として、配線層ＷＬ１のさらに上層（上面２０ｔ側）に端子２ＰＤを配置する配線層を設けても良い。この場合、配線２ｗｇおよび配線２ｗｖは、複数の端子２ＰＤが形成される配線層の下層に形成され、図示しないビア配線を介して電気的に接続される。この変形例の場合、端子２ＰＤの配置スペースに余裕ができるので、端子２ＰＤの導体パターンの面積を大きくできる。一方、電源電位や基準電位の導電経路を短くする観点からは、図４や図２２に示すように、配線２ｗｇおよび配線２ｗｖが最上層に配置されていることが好ましい。
上記した相違点を除き、図２２〜２４に示す配線基板２１は図４に示す配線基板２０と同様である。したがって、重複する説明は省略する。
＜変形例２＞
また例えば、図４では、半導体チップ１０と配線基板２０とが突起電極ＳＢを介して電気的に接続される実施態様について説明した。上記した技術は、半導体チップ１０と配線基板２０とがワイヤを介して電気的に接続されている配線装置に適用することを排除するものではない。ただし、配線基板２０と半導体チップ１０とを電気的に接続する導電経路のインピーダンスを低減する観点からは、上記したようにフリップチップ接続方式を適用することが特に好ましい。また、配線基板２０内における電源電位の供給経路および基準電位の供給経路を短くする観点からも、フリップチップ接続方式を適用することが好ましい。
＜変形例３＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ＰＤ，１ＰＤｇ，１ＰＤｓ，１ＰＤｖ 電極（チップ電極、電極パッド、電極部）
２Ｃａ 上面
２Ｃｂ 下面
２ＣＲ 絶縁層（コア層、コア材、コア絶縁層）
２ｅ，２ｅ１ 絶縁膜
２ｅＨ 開口部
２ＬＤ ランド（端子、外部端子、電極、外部電極）
２ＰＤ，２ＰＤｇ，２ＰＤｓ，２ＰＤｖ 端子（端子部、パッド、半導体チップ接続用端子）
２Ｐｇ１，２Ｐｇ２，２Ｐｇ３，２Ｐｇ４，２Ｐｇ５，２ＰｇＡ，２ＰｇＢ，２Ｐｖ１，２Ｐｖ２，２Ｐｖ３，２Ｐｖ４，２Ｐｖ５，２ＰｖＡ，２ＰｖＢ 導体パターン
２ＰＬ 導体プレーン
２Ｐｖｃ 連結部
２ＴＷ，２ＴＷｇ，２ＴＷｓ，２ＴＷｖ スルーホール配線（層間導電路）
２ｖ，２ｖｇ，２ｖｇ２，２ｖｇ３，２ｖｇ４，２ｖｓ，２ｖｖ，２ｖｖ２，２ｖｖ３，２ｖｖ４ ビア配線（ビア、層間導電路）
２ｗｅ１ 端部（第１端部）
２ｗｅ２ 端部（第２端部）
２ｗ，２ｗｇ，２ｗｖ，２ｗｇＡ，２ｗｇＢ，２ｗｓ，２ｗｖ，２ｗｖＡ，２ｗｖＢ 配線（導体パターン、配線パターン）
２ｗｇ１，２ｗｖ１ 主配線部
２ｗｇ２，２ｗｖ２ 副配線部
１０ 半導体チップ
１０ｂ 裏面（主面、下面）
１０ｒ チップ搭載領域
１０ｓ 側面
１０ｔ 表面（主面、上面）
１１ 入出力回路
１２ コア回路
２０，２１ 配線基板
２０ｂ 下面（面、主面、実装面）
２０ｓ 側面
２０ｔ 上面（面、主面、チップ搭載面）
３０ 外部端子（半田ボール、半田材、端子、電極、外部電極）
４０ アンダフィル樹脂（絶縁性樹脂）
ＰＫＧ１，ＰＫＧ２ 半導体装置
ＳＢ，ＳＢｇ，ＳＢｖ 突起電極
ＳＩＧ 電気信号
ＶＤ 電源電位
ＶＧ 基準電位
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６ 配線層

Claims (18)

  1. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列される複数の電極を有する半導体チップと、
    前記半導体チップが搭載される第１主面、第１主面の反対側の第２主面、前記第１主面と前記第２主面との間にある第１配線層、および前記第１配線層と前記第２主面との間にあり、かつ、前記第１主面に交差する方向の断面視において前記第１配線層の隣にある第２配線層を有する配線基板と、
    を有し、
    前記第１配線層は、
    平面視において、第１方向に延びる第１主配線部、および前記第１方向と交差する第２方向に延び、かつ、前記第１主配線部と交差する複数の第１副配線部を有し、かつ、第１電位が供給される第１配線と、
    平面視において、前記第１方向に延びる第２主配線部、および前記第２方向に延び、かつ、前記第２主配線部と交差する複数の第２副配線部を有し、かつ、前記第１電位とは異なる第２電位が供給される第２配線と、
    を有し、
    前記第１配線の前記複数の第１副配線部、および前記第２配線の前記複数の第２副配線部のそれぞれは、
    第１端部、および前記第２方向において、前記第１主配線部または前記第２主配線部を介して前記第１端部の反対側にある第２端部を有し、
    かつ、前記第１主配線部と前記第２主配線部との間において、前記第１方向に沿って交互に配列され、
    前記第２配線層は、
    前記第２配線の前記第２主配線部、および前記第１配線の前記複数の第１副配線部の前記第１端部と重畳し、かつ、前記第１方向に延びる第１導体パターンと、
    前記第１配線の前記第１主配線部、および前記第２配線の前記複数の第２副配線部の前記第２端部と重畳する第２導体パターンと、
    を有し、
    前記複数の第１副配線部の前記第１端部は、複数の第１ビアを介して前記第１導体パターンと電気的に接続され、
    前記複数の第２副配線部の前記第２端部は、複数の第２ビアを介して前記第２導体パターンと電気的に接続される、半導体装置。
  2. 請求項１において、
    前記半導体チップの前記第１表面は、前記配線基板の前記第１主面と対向し、
    前記半導体チップの前記複数の電極は、
    前記配線基板の前記第１配線に電気的に接続される複数の第１電極と、
    前記配線基板の前記第２配線に電気的に接続される複数の第２電極と、
    を有し、
    前記配線基板は、前記半導体チップの前記複数の第１電極と対向し、かつ、電気的に接続される複数の第１端子と、前記半導体チップの前記複数の第２電極と対向し、かつ、電気的に接続される複数の第２端子と、を有する、半導体装置。
  3. 請求項２において、
    前記配線基板は、
    前記第１配線層を覆い、かつ複数の開口部を備える第１絶縁膜を有し、
    前記第１配線は、前記第１絶縁膜が備える前記複数の開口部において前記第１絶縁膜から露出する前記複数の第１端子を有し、
    前記第２配線は、前記第１絶縁膜が備える前記複数の開口部において前記第１絶縁膜から露出する前記複数の第２端子を有し、
    前記半導体チップの前記複数の第１電極と前記複数の第１端子とは、第１突起電極を介してそれぞれ接続され、
    前記半導体チップの前記複数の第２電極と前記複数の第２端子とは、第２突起電極を介してそれぞれ接続される、半導体装置。
  4. 請求項３において、
    前記複数の第１端子は、前記複数の第１副配線部の前記第１端部および前記第２端部にある複数の第３端子を含み、
    前記複数の第２端子は、前記複数の第２副配線部の前記第１端部および前記第２端部にある複数の第４端子を含む、半導体装置。
  5. 請求項４において、
    前記複数の第３端子のそれぞれは、前記複数の第１ビアのそれぞれと重畳し、
    前記複数の第４端子のそれぞれは、前記複数の第２ビアのそれぞれと重畳する、半導体装置。
  6. 請求項４において、
    前記複数の第１端子は、前記第１主配線部にある第５端子を含み、
    前記複数の第２端子は、前記第２主配線部にある第６端子を含む、半導体装置。
  7. 請求項６において、
    前記第５端子は、前記複数の第１ビアと重畳せず、
    前記第６端子は、前記複数の第２ビアと重畳しない、半導体装置。
  8. 請求項１において、
    前記第２配線層は、
    前記第１配線の前記複数の第１副配線部の前記第２端部と重畳し、かつ、前記第１方向に延びる第３導体パターンを有し、
    平面視において、前記第２導体パターンは、前記第１導体パターンと前記第３導体パターンとの間にあり、
    前記複数の第１副配線部の前記第２端部は、前記複数の第１ビアを介して前記第３導体パターンと電気的に接続される、半導体装置。
  9. 請求項８において、
    前記第２配線層は、前記第２方向において、前記第１導体パターンと前記第３導体パターンとの間に配置され、かつ、前記第１方向に沿って一列で配列される複数の前記第２導体パターンを有し、
    前記第１導体パターンと前記第３導体パターンとは、前記複数の第２導体パターンの間にある連結部を介して電気的に接続される、半導体装置。
  10. 請求項８において、
    前記第２配線層は、前記第２配線の前記複数の第２副配線部の前記第１端部と重畳する第４導体パターンを有し、
    平面視において、前記第１導体パターンは、前記第２導体パターンと前記第４導体パターンとの間にあり、
    前記複数の第２副配線部の前記第１端部は、前記複数の第２ビアを介して前記第４導体パターンと電気的に接続される、半導体装置。
  11. 請求項１０において、
    前記第２配線層は、前記第２方向において、前記第１導体パターンと前記第３導体パターンとの間に配置され、かつ、前記第１方向に沿って一列で配列される複数の前記第２導体パターンを有し、
    前記複数の第２導体パターンは、前記第１配線層の前記第２配線を介して互いに電気的に接続されている、半導体装置。
  12. 請求項１において、
    前記配線基板は、前記第２配線層と前記第２主面との間にあり、かつ、前記第１主面に交差する方向の断面視において前記第２配線層の隣にある第３配線層を有し、
    前記第３配線層は、
    前記第１導体パターンと重畳し、かつ、複数の第３ビアを介して前記第１導体パターンと電気的に接続され、かつ、前記第１方向に延びる第３導体パターンと、
    前記第２導体パターンと重畳し、かつ、複数の第４ビアを介して前記第２導体パターンと電気的に接続され、かつ、前記第１方向に延びる第４導体パターンと、
    を有する、半導体装置。
  13. 請求項１２において、
    前記配線基板は、
    前記第３配線層と前記第２主面との間にある第４配線層と、
    前記第３配線層と前記第４配線層とを電気的に接続する複数のスルーホール配線と、
    を有し、
    前記複数のスルーホール配線には、前記第３配線層において前記第３導体パターンに接続される複数の第１スルーホール配線と、前記第３配線層において前記第４導体パターンに接続される複数の第２スルーホール配線と、が含まれる、半導体装置。
  14. 請求項１３において、
    前記半導体チップの前記複数の電極の配列間隔は、前記配線基板の前記複数のスルーホール配線の配列間隔より小さい、半導体装置。
  15. 請求項１において、
    前記配線基板の前記第１配線層は、複数の前記第１配線および複数の前記第２配線を有し、
    平面視において、前記第２方向に沿って前記複数の第１配線と前記複数の第２配線とが交互に配列されている、半導体装置。
  16. 請求項１において、
    前記第１配線層は、平面視において、前記第１方向に延びる第３主配線部、および前記第２方向に延び、かつ、前記第３主配線部と交差する複数の第３副配線部を有し、かつ、前記第２電位が供給される第３配線、を有し、
    前記第１配線は、前記第２方向において、前記第２配線と前記第３配線との間に配置され、
    前記第３配線の前記複数の第３副配線部のそれぞれは、前記第１端部、および前記第２方向において、前記第３主配線部を介して前記第１端部の反対側にある前記第２端部を有し、
    前記複数の第１副配線部と前記複数の第３副配線部とは、前記第１主配線部と前記第３主配線部との間において、前記第１方向に沿って交互に配列され、
    前記第２配線層は、前記第３配線の前記第３主配線部、および前記第１配線の前記複数の第１副配線部の前記第２端部と重畳する第３導体パターンを有し、
    前記複数の第１副配線部の前記第２端部は、前記複数の第１ビアを介して前記第３導体パターンと電気的に接続され、
    前記複数の第３副配線部の前記第１端部は、前記複数の第２ビアを介して前記第２導体パターンと電気的に接続される、半導体装置。
  17. 請求項１において、
    前記第１配線層は、平面視において、前記第１方向に延びる第４主配線部、および前記第２方向に延び、かつ、前記第４主配線部と交差する複数の第４副配線部を有し、かつ、前記第１電位が供給される第４配線、を有し、
    前記第２配線は、前記第２方向において、前記第１配線と前記第４配線との間に配置され、
    前記第４配線の前記複数の第４副配線部のそれぞれは、前記第１端部、および前記第２方向において、前記第４主配線部を介して前記第１端部の反対側にある前記第２端部を有し、
    前記複数の第２副配線部と前記複数の第４副配線部とは、前記第２主配線部と前記第４主配線部との間において、前記第１方向に沿って交互に配列され、
    前記第２配線層は、前記第４配線の前記第４主配線部、および前記第２配線の前記複数の第２副配線部の前記第１端部と重畳する第４導体パターンを有し、
    前記複数の第２副配線部の前記第１端部は、前記複数の第２ビアを介して前記第４導体パターンと電気的に接続され、
    前記複数の第４副配線部の前記第１端部は、戦記複数の第１ビアを介して前記第１導体パターンと電気的に接続される、半導体装置。
  18. 請求項１において、
    前記半導体チップは、前記第１電位と前記第２電位との電位差により駆動される回路を有し、
    前記第２電位は接地電位であり、前記第１電位は前記接地電位と異なる電源電位である、半導体装置。
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