JP6853774B2 - 半導体装置 - Google Patents
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
まず、図1および図2を用いて、マザーボード上に複数の半導体装置(半導体パッケージ)が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図1は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図2は、図1に示す電子装置が備える回路の構成例を示す説明図である。なお、図1では、半導体装置PKG1と半導体装置PKG2とが電気的に接続されていることを明示的に示すため、図2に示す高速伝送経路SGPHを太線により模式的に示す。
図1に示す半導体装置PKG1を例として、半導体装置PKG1内における信号伝送経路の構造例について説明する。まず、半導体装置PKG1の概要を説明した後、信号伝送経路の構造について説明する。図3は、図1に示す二個の半導体装置のうちの一方の半導体装置の上面図である。図4は、図3に示す半導体装置の下面図である。また、図5は、図3に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図6は、図3のA−A線に沿った断面図である。また、図7は、図6に示す半導体チップの電極配置面の平面図である。
次に、半導体装置PKG1が備える高速伝送経路の配線構造について説明する。図8は、図7のA部の拡大平面図である。また、図9は、図6に示す配線基板の上面において、図8に示す複数の電極と対向する端子の周辺を拡大して示す拡大平面図である。図10は、図9のA−A線に沿った拡大断面図である。図11は、図9に示す配線層の下層(第2層目)の配線層の拡大平面図である。図12は、図11に示す配線層の下層(第3層目)の配線層の拡大平面図である。図13は、図12に示す配線層の下層(第4層目)の配線層の拡大平面図である。図14は、図13に示す配線層の下層(第5層目)の配線層の拡大平面図である。図15は、図11のA−A線に沿った拡大断面図である。図6に示す配線基板SUB1の複数の配線層のそれぞれは、半導体チップCHP1と重なる領域(チップ重畳領域)CHR1(図9参照)を有している。図9および図11〜図14では、領域CHR1の外縁の辺CHRsを二点鎖線で示している。また、図8、図9および図11〜図14では、各伝送経路に供給される信号や電位の種類を識別するため、図7と同様にハッチングや模様を付している。出力信号(送信信号)の伝送経路および入力信号(受信信号)の伝送経路には、互いに異なるハッチングを付している。また、基準電位の伝送経路には、ドットパターンを付している。また、電源電位の伝送経路には、基準電位の伝送経路よりも濃いドットパターンを付している。
例えば、図10に示す半導体装置PKG1では、信号配線Twが配線層WL2に配列され、信号配線Rwが配線層WL4に配列された態様について説明した。ただし、変形例として、図18に示す半導体装置PKG3の配線基板SUB2のように、信号配線Twが配線層WL4に配置され、信号配線Rwが配線層WL2に配置されても良い。図18は、図10に対する変形例を示す拡大断面図である。半導体装置PKG3が備える信号配線Twおよび信号配線Rwの平面レイアウトの図示は省略するが、図16および図17を用いて説明できる。すなわち、図16に示す平面図は、配線基板SUB2の配線層WL4として考えることができる。また、図17に示す平面図は、配線基板SUB2の配線層WL2として考えることができる。半導体装置PKG3の場合、配線層WL4より上面2tに近い配線層WL2に信号配線Rwが配置される。このため、信号配線Rwの端部RwE2(図17参照)とコンデンサCDC(図5参照)との経路距離は、図10に示す半導体装置PKG1の配線基板SUB1の場合と比較して短い。また、半導体装置PKG3の場合、コンデンサCDCと信号電極Rxとの伝送距離は、図10に示す半導体装置PKG1の配線基板SUB1の場合と比較して短い。コンデンサCDCと電極Rxとの間の伝送距離を短くすることにより、直流成分をカットした後に信号伝送経路にノイズが入る可能性を低減できる。
また例えば、図6では、配線基板SUB1の上面2t上に複数のコンデンサCDCおよび複数のコンデンサCPSが搭載された実施態様について説明した。ただし、変形例としては、半導体装置PKG1にコンデンサCDCが搭載されていない場合もある。例えば、図19に示す電子装置EDV2のように、配線基板MB1に複数のコンデンサCDCが搭載され、複数のコンデンサCDCが信号伝送経路SGPに接続されている場合、半導体装置PKG1や半導体装置PKG2は、コンデンサCDCが搭載されていなくても良い。図19は、図1に対する変形例を示す説明図である。また、図示は省略するが、図6に対する変形例として、コンデンサCPSが配線基板SUB1に搭載されていない場合もある。
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
第1表面、前記第1表面の反対側の第1裏面、および前記第1表面において前記第1表面の外縁に最も近い最外周から前記第1表面の中心に向かって複数列で配列される複数の電極を備える半導体チップと、
前記半導体チップが搭載される第1主面、第1主面の反対側の第2主面、および前記第1主面と前記第2主面との間にある複数の配線層を備える配線基板と、
を有し、
前記半導体チップの前記複数の電極は、入力信号および出力信号の一方である第1信号が伝送される複数の第1信号電極、入力信号および出力信号の他方である第2信号が伝送される複数の第2信号電極、第1電位が供給される複数の第1電位電極、および前記第1電位とは異なる第2電位が供給される複数の第2電位電極、を含み、
前記半導体チップの前記第1表面において、
前記第1表面の外縁と前記第1表面の中心との間の第1列目には、前記複数の第1信号電極が配列され、
前記第1列目と前記第1表面の中心との間の第2列目には、前記複数の第1電位電極および前記複数の第2電位電極が配列され、
前記第2列目と前記第1表面の中心との間の第3列目には、前記複数の第2信号電極が配列され、
前記配線基板の前記複数の配線層は、前記第1主面と前記第2主面との間にある第1配線層、前記第1配線層と前記第2主面との間にある第2配線層、前記第2配線層と前記第2主面との間にある第3配線層、前記第3配線層と前記第2主面との間にある第4配線層、および前記第4配線層と前記第2主面との間にある第5配線層、を含み
前記配線基板は、
前記第2配線層に形成され、前記複数の第1信号電極のそれぞれに接続される複数の第1信号配線と、
前記第4配線層に形成され、前記複数の第2信号電極のそれぞれに接続される複数の第2信号配線と、
前記第1配線層に形成され、前記第2電位が供給される第1導体パターンと、
前記第2配線層に形成され、前記第1導体パターンと電気的に接続される第2導体パターンと、
前記第3配線層に形成され、前記第2導体パターンと電気的に接続される第3導体パターンと、
前記第4配線層に形成され、前記第3導体パターンと電気的に接続される第4導体パターンと、
前記第5配線層に形成され、前記第4導体パターンと電気的に接続される第5導体パターンと、
を備え、
平面視において、前記複数の第1信号配線のそれぞれは、前記第1導体パターンと前記第3導体パターンに挟まれ、
平面視において、前記複数の第2信号配線のそれぞれは、前記第3導体パターンと前記第5導体パターンに挟まれ、
前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なる第1領域と、平面視において前記第1領域より前記配線基板の周縁部側にある第3領域と、前記第1領域と前記第3領域との間にある第2領域と、を含み、
平面視において、前記複数の第1信号配線と前記複数の第2信号配線とのそれぞれは、前記第2領域において重なり、かつ、前記第3領域において重ならない、半導体装置。
2Cb 下面
2CR 絶縁層(コア材、コア絶縁層)
2Ct 上面
2d 配線
2e 絶縁層
2LD,LDH,LDL,LVd,LVs ランド(端子、外部端子)
2PD 複数のパッド(端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子)
2PL,2PL1,2PL2,2PL3,2PL4,2PL5,2PLVD 導体プレーン(導体パターン、大面積パターン)
2PR,2PVD 導体パターン
2s 側面
2t 上面(面、第1主面)
2THW スルーホール配線
2v,2vd1,2vd2,2vd3,2vd4,2vR1,2vR2,2vR3,2vs1,2vs2,2vs3,2vs4,2vT1 ビア(ビア配線)
3b 裏面(主面、下面)
3BP 突起電極(バンプ電極)
3PD 電極(パッド、電極パッド、ボンディングパッド)
3PF 絶縁膜(パッシベーション膜、保護絶縁膜)
3s 側面
3t 表面(主面、上面)
BDhs 接着材(放熱樹脂)
CDC コンデンサ(コンデンサ部品、DCカット用コンデンサ)
CHP1,CHP2 半導体チップ
CHR1,CHR2,WR1,WR2 領域
CHRs 辺
CPS コンデンサ(コンデンサ部品)
DSn,DSp 差動信号伝送経路
EDV1,EDV2 電子装置(電子機器)
HS 放熱板
MB1 配線基板 (マザーボード、実装基板)
PDL1 列(第1列目)
PDL2 列(第2列目)
PDL3 列(第3列目)
PKG1,PKG2,PKG3 半導体装置
Rw,Rwn,Rwp,Tw,Twn,Twp 信号配線(信号線)
RwE1,RwE2,TwE1,TwE2 端部
RwW1,RwW2,TwW1,TwW2 配線部分
Rx,Rxn,Rxp,RxL,Tx,Txn,Txp,TxL 信号電極
Ry,Ryn,Ryp,Ty,Tyn,Typ パッド
SB 半田ボール(半田材、外部端子、電極、外部電極)
SFR 支持枠 (スティフナリング)
SGP,SGPR,SGPT 信号伝送経路
SGPH 高速伝送経路(高速信号伝送経路)
SGPL 低速伝送経路(低速信号伝送経路)
SGPR 信号
SGR,SGT 信号
SR1,SR2 絶縁層
SUB1,SUB2 配線基板
THW スルーホール配線
UF アンダフィル樹脂(絶縁性樹脂)
Vd 電源電位電極(電極パッド)
VDD 電源電位
VDP 電源電位供給経路
Vdy 電源電位パッド
Vs 基準電位電極(電極パッド)
VSP 基準電位供給経路
VSS 基準電位
Vsy 基準電位パッド
WL1,WL2,WL3,WL4,WL5,WL6,WL7,WL8,WL9,WL10 配線層
WR1,WR2,WR3 領域
Claims (19)
- 第1表面、前記第1表面の反対側の第1裏面、および前記第1表面において前記第1表面の外縁に最も近い最外周から前記第1表面の中心に向かって複数列で配列される複数の電極を備える半導体チップと、
前記半導体チップが搭載される第1主面、第1主面の反対側の第2主面、および前記第1主面と前記第2主面との間にある複数の配線層を備える配線基板と、
を有し、
前記半導体チップの前記複数の電極は、入力信号および出力信号の一方である第1信号が伝送される複数の第1信号電極、入力信号および出力信号の他方である第2信号が伝送される複数の第2信号電極、第1電位が供給される複数の第1電位電極、および前記第1電位とは異なる第2電位が供給される複数の第2電位電極、を含み、
前記半導体チップの前記第1表面において、
前記第1表面の外縁と前記第1表面の中心との間の第1列目には、前記複数の第1信号電極が配列され、
前記第1列目と前記第1表面の中心との間の第2列目には、前記複数の第1電位電極および前記複数の第2電位電極が配列され、
前記第2列目と前記第1表面の中心との間の第3列目には、前記複数の第2信号電極が配列され、
前記配線基板の前記複数の配線層は、前記第1主面と前記第2主面との間にある第1配線層、前記第1配線層と前記第2主面との間にある第2配線層、前記第2配線層と前記第2主面との間にある第3配線層、前記第3配線層と前記第2主面との間にある第4配線層、および前記第4配線層と前記第2主面との間にある第5配線層、を含み
前記配線基板は、
前記第2配線層に形成され、前記複数の第1信号電極のそれぞれに接続される複数の第1信号配線と、
前記第4配線層に形成され、前記複数の第2信号電極のそれぞれに接続される複数の第2信号配線と、
前記第1配線層に形成され、前記第2電位が供給される第1導体パターンと、
前記第2配線層に形成され、前記第1導体パターンと電気的に接続される第2導体パターンと、
前記第3配線層に形成され、前記第2導体パターンと電気的に接続される第3導体パターンと、
前記第4配線層に形成され、前記第3導体パターンと電気的に接続される第4導体パターンと、
前記第5配線層に形成され、前記第4導体パターンと電気的に接続される第5導体パターンと、
を備え、
平面視において、前記複数の第1信号配線のそれぞれの一部分は、前記複数の第2信号配線のそれぞれの一部分と重なり、
平面視において、前記第1導体パターン、前記第3導体パターン、および前記第5導体パターンのそれぞれは、前記第2導体パターン、前記第4導体パターン、前記複数の第1信号配線、および前記複数の第2信号配線と重なる、半導体装置。 - 請求項1において、
前記第1信号および前記第2信号のそれぞれは、差動信号であって、
前記複数の第1信号電極および前記複数の第1信号配線は、第1差動対を含み、
前記複数の第2信号電極および前記複数の第2信号配線は、第2差動対を含み、
平面視において、前記複数の第1信号配線のうち、前記第1差動対を構成する二本の配線の間には、前記第2導体パターンが無く、かつ、前記第1差動対を構成する二本の配線が互いに隣り合って配置され、
平面視において、前記複数の第2信号配線のうち、前記第2差動対を構成する二本の配線の間には、前記第4導体パターンが無く、かつ、前記第2差動対を構成する二本の配線が互いに隣り合って配置される、半導体装置。 - 請求項2において、
前記複数の第1信号電極および前記複数の第1信号配線は、複数の前記第1差動対を含み、
前記複数の第2信号電極および前記複数の第2信号配線は、複数の前記第2差動対を含み、
平面視において、前記複数の第1信号配線の前記複数の第1差動対のうち、互いに隣り合う前記第1差動対の間には、前記第2導体パターンがあり、
平面視において、前記複数の第2信号配線の前記複数の第2差動対のうち、互いに隣り合う前記第2差動対の間には、前記第4導体パターンがある、半導体装置。 - 請求項2において、
平面視において、前記複数の第1信号配線の前記第1差動対の両隣には、前記第1差動対の延在方向に沿って前記第1導体パターンと前記第2導体パターンとを電気的に接続する複数の第1ビアが配置され、
平面視において、前記複数の第2信号配線の前記第2差動対の両隣には、前記第2差動対の延在方向に沿って前記第3導体パターンと前記第4導体パターンとを電気的に接続する複数の第2ビアが配置される、半導体装置。 - 請求項2において、
前記複数の第1信号電極および前記複数の第1信号配線は、複数の前記第1差動対を含み、
前記複数の第2信号電極および前記複数の第2信号配線は、複数の前記第2差動対を含み、
平面視において、前記複数の第1信号配線の前記複数の第1差動対のうち、互いに隣り合う前記第1差動対の間には、前記第2導体パターンがあり、
平面視において、前記複数の第2信号配線の前記複数の第2差動対のうち、互いに隣り合う前記第2差動対の間には、前記第4導体パターンがあり、
隣り合う前記第1差動対の間にある前記第2導体パターンと、隣り合う前記第2差動対の間にある前記第4導体パターンとは、平面視において互いに同じ方向に延び、かつ、互いに重なる、半導体装置。 - 請求項5において、
隣り合う前記第1差動対の間にある前記第2導体パターンには前記第2導体パターンの延在方向に沿って前記第1導体パターンと前記第2導体パターンとを電気的に接続する複数の第1ビアが配置され、
隣り合う前記第2差動対の間にある前記第4導体パターンには前記第4導体パターンの延在方向に沿って前記第3導体パターンと前記第4導体パターンとを電気的に接続する複数の第2ビアが配置される、半導体装置。 - 請求項1において、
前記複数の第2信号配線のそれぞれは、第1端部、前記第1端部の反対側の第2端部、および前記第1端部と前記第2端部とを電気的に接続する配線部を備え、
前記配線部は、第1配線幅で延在する第1配線部分と、前記第1配線幅より広い第2配線幅で延在する第2配線部分と、を有し、
平面視において、前記第2配線部分は前記第1配線部分より前記配線基板の外周側にある、半導体装置。 - 請求項7において、
前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なる第1領域と、平面視において前記第1領域より前記配線基板の周縁部側にある第2領域と、を含み、
前記第4配線層の前記第1領域には、前記複数の第2信号配線の前記第1端部および前記配線部の前記第1配線部分があり、かつ、前記配線部の前記第2配線部分は無い、半導体装置。 - 請求項8において、
前記第2信号は、差動信号であって、
前記複数の第2信号電極および前記複数の第2信号配線は、複数の第2差動対を含み、
平面視において、前記複数の第2信号配線のうち、前記複数の第2差動対のそれぞれを構成する二本の配線の間には、前記第4導体パターンが無く、かつ、前記第2差動対を構成する二本の配線が互いに隣り合って配置され、
平面視において、前記複数の第2信号配線の前記複数の第2差動対のうち、互いに隣り合う前記第2差動対の間には、前記第4導体パターンがある、半導体装置。 - 請求項9において、
前記第4配線層は、前記複数の第1電位電極と電気的に接続され、かつ、平面視において前記第1領域に配置される第1電位ビアを備え、
平面視において、前記第1電位ビアは、前記複数の第2信号配線のうち、互いに隣り合う前記配線部の前記第1配線部分の間に配置され、
平面視において、前記第1電位ビアは、前記第1電位ビアと離間するように配置される前記第4導体パターンに囲まれている、半導体装置。 - 請求項10において、
前記第2配線層は、前記複数の第1電位電極と電気的に接続され、かつ、平面視において前記第1領域に配置される前記第1電位ビアを備え、
前記複数の第1信号配線のそれぞれは、第3端部、前記第3端部の反対側の第4端部、および前記第3端部と前記第4端部とを電気的に接続する配線部を備え、
平面視において、前記複数の第1信号配線のそれぞれの前記第3端部は、前記第2配線層の前記第1領域にあり、かつ、前記複数の第1信号配線のそれぞれの間には前記第1電位ビアは無い、半導体装置。 - 請求項11において、
前記第2配線層の前記第1領域における前記複数の第1信号配線のそれぞれの前記配線部の配線幅は、前記第4配線層の前記複数の第2信号配線のそれぞれの前記配線部の前記第1配線部分の第1配線幅より広い、半導体装置。 - 請求項1において、
前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なる第1領域と、平面視において前記第1領域より前記配線基板の周縁部側にある第3領域と、前記第1領域と前記第3領域との間にある第2領域と、を含み、
平面視において、前記複数の第1信号配線と前記複数の第2信号配線とのそれぞれは、前記第2領域において重なり、かつ、前記第3領域において重ならない、半導体装置。 - 請求項13において、
平面視において、前記配線基板の前記第1主面上において、前記第3領域の上方には、複数のコンデンサが搭載され、
前記複数のコンデンサのそれぞれは、前記複数の第2信号配線と電気的に接続される、半導体装置。 - 請求項14において、
前記複数の第1信号配線のそれぞれは、平面視において、前記複数のコンデンサのそれぞれと重ならない、半導体装置。 - 請求項15において、
前記複数の第1信号配線のそれぞれは、前記第2配線層の前記第3領域に配置された部分を備える、半導体装置。 - 請求項1において、
前記第1信号は、前記半導体チップから出力される出力信号であって、前記第2信号は、前記半導体チップに入力される入力信号である、半導体装置。 - 請求項1において、
前記半導体チップの前記第1表面において、
前記第2列目の延在方向に沿って、前記複数の第1電位電極および前記複数の第2電位電極が交互に配列される、半導体装置。 - 請求項1において、
前記第2電位は接地電位である、半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017245158A JP6853774B2 (ja) | 2017-12-21 | 2017-12-21 | 半導体装置 |
US16/175,522 US10541216B2 (en) | 2017-12-21 | 2018-10-30 | Semiconductor device |
CN201811573029.3A CN109950225B (zh) | 2017-12-21 | 2018-12-21 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017245158A JP6853774B2 (ja) | 2017-12-21 | 2017-12-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019114601A JP2019114601A (ja) | 2019-07-11 |
JP6853774B2 true JP6853774B2 (ja) | 2021-03-31 |
Family
ID=66949652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017245158A Active JP6853774B2 (ja) | 2017-12-21 | 2017-12-21 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10541216B2 (ja) |
JP (1) | JP6853774B2 (ja) |
CN (1) | CN109950225B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7134077B2 (ja) * | 2018-11-26 | 2022-09-09 | ルネサスエレクトロニクス株式会社 | 半導体装置および電子装置 |
CN111508901B (zh) * | 2019-10-01 | 2022-01-25 | 威锋电子股份有限公司 | 集成电路芯片、封装基板及电子总成 |
US11309246B2 (en) * | 2020-02-05 | 2022-04-19 | Apple Inc. | High density 3D interconnect configuration |
US10937753B1 (en) | 2020-02-18 | 2021-03-02 | Renesas Electronics Corporation | Semiconductor device |
JP2022071887A (ja) * | 2020-10-29 | 2022-05-17 | ルネサスエレクトロニクス株式会社 | 電子装置および半導体装置 |
US11830785B2 (en) | 2021-10-06 | 2023-11-28 | STATS ChipPAC Pte. Ltd. | Package with windowed heat spreader |
US11626374B1 (en) | 2021-11-05 | 2023-04-11 | Renesas Electronics Corporation | Semiconductor device |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4024563B2 (ja) | 2002-03-15 | 2007-12-19 | 株式会社日立製作所 | 半導体装置 |
JP4916300B2 (ja) * | 2006-12-19 | 2012-04-11 | 新光電気工業株式会社 | 多層配線基板 |
JP2009004809A (ja) | 2008-09-16 | 2009-01-08 | Kyocera Corp | 配線基板 |
JP2008311682A (ja) | 2008-09-16 | 2008-12-25 | Kyocera Corp | 配線基板 |
JP5950683B2 (ja) | 2012-05-14 | 2016-07-13 | 三菱電機株式会社 | 多層基板、プリント回路基板、半導体パッケージ基板、半導体パッケージ、半導体チップ、半導体デバイス、情報処理装置および通信装置 |
JP6114577B2 (ja) * | 2013-03-06 | 2017-04-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10056323B2 (en) * | 2014-04-24 | 2018-08-21 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
WO2017029767A1 (ja) * | 2015-08-20 | 2017-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
EP3916778A1 (en) * | 2015-08-31 | 2021-12-01 | Aisin Corporation | Semiconductor device, chip module, and semiconductor module |
US9780047B1 (en) * | 2016-04-04 | 2017-10-03 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package |
-
2017
- 2017-12-21 JP JP2017245158A patent/JP6853774B2/ja active Active
-
2018
- 2018-10-30 US US16/175,522 patent/US10541216B2/en active Active
- 2018-12-21 CN CN201811573029.3A patent/CN109950225B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN109950225B (zh) | 2023-03-24 |
CN109950225A (zh) | 2019-06-28 |
JP2019114601A (ja) | 2019-07-11 |
US10541216B2 (en) | 2020-01-21 |
US20190198462A1 (en) | 2019-06-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200402 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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