JP2022071887A - 電子装置および半導体装置 - Google Patents

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Abstract

Figure 2022071887000001
【課題】電子装置の性能を向上させる。
【解決手段】電子装置は、ロジック回路を備える半導体装置ＳＣ１と、半導体装置ＳＣ１と電気的に接続され、メモリ回路を備える第２半導体装置と、半導体装置ＳＣ１および第２半導体装置が搭載される配線基板と、を有する。半導体装置ＳＣ１は、主面ＳＣｔに配置される複数の端子ＢＳＣを有する。複数の端子ＢＳＣは、第２半導体装置に電気的に接続され、差動信号が伝送される複数の差動対端子を含む。複数の差動対端子のそれぞれは、Ｘ方向に沿って配列され、かつ、Ｘ方向と直交するＹ方向に沿って配列される一対の端子Ｂ１およびＢ２から成る差動対端子ＢＤ１と、Ｙ方向に沿って配列される一対の端子Ｂ３およびＢ４から成る差動対端子ＢＤ２と、を含む。差動対端子ＢＤ１と差動対端子ＢＤ２とは、Ｙ方向に沿って配置されている。
【選択図】図４

Description

本発明は、電子装置、および電子装置に搭載される半導体装置に関する。
配線基板上に、ロジック回路を備える半導体装置と、メモリ回路を備える半導体装置とが搭載され、これらを電気的に接続する電子装置（半導体モジュール）がある（例えば、特許文献１参照）。
特開２００７－２１３３７５号公報
上記したような電子装置に対する性能向上の要求の一つとして、例えば、ロジック回路とメモリ回路との間での伝送速度の高速化の要求、あるいは、装置の小型化の要求がある。ところが、伝送速度の高速化を図れば、電子装置のサイズは増大する傾向がある。伝送速度の高速化に伴う電子装置のサイズの増大を抑制させるためには、多数の信号伝送経路を高密度で実装する技術が必要である。また、高速伝送を行うためには、電力を供給する経路を安定化させる必要があり、多数の信号伝送経路の他、安定的な電力の供給経路を確保する必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、ロジック回路を備える第１半導体装置と、上記第１半導体装置と電気的に接続され、メモリ回路を備える第２半導体装置と、上記第１半導体装置および上記第２半導体装置が搭載される配線基板と、を有する。上記第１半導体装置は、第１面に配置される複数の端子を有する。上記複数の端子は、上記第２半導体装置に電気的に接続され、差動信号が伝送される複数の差動対端子を含む。上記複数の差動対端子のそれぞれは、上記第１方向に沿って配列され、かつ、上記第１方向と直交する第２方向に沿って配列される一対の端子から成る第１差動対端子と、上記第２方向に沿って配列される一対の端子から成る第２差動対端子と、を含む。上記第１差動対端子と上記第２差動対端子とは、上記第２方向に沿って配置されている。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
一実施の形態の電子装置の上面視のレイアウトを示す平面図である。 図１のＡ－Ａ線に沿った断面図である。 図１に示す電子装置の電気的な接続関係の一例を示す回路ブロック図である。 図１に示すＳｏＣ（半導体装置）の端子配置面を示す平面図である。 図２に示す配線基板が備える複数の配線層の構成例と、各配線層に主に配置される配線や導体パターンの接続関係の一例を模式的に示す説明図である。 図５に示す配線基板の第４層目の配線層における導体パターンのレイアウトの例を示す拡大平面図である。 図５に示す配線基板の第７層目の配線層における導体パターンのレイアウトの例を示す拡大平面図である。 図４に対する検討例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本明細書において、「半導体装置」とは、半導体内の電子を利用した部品である。この「半導体装置」の例としては、半導体チップや、半導体チップがパッケージングされた半導体パッケージを挙げることができる。したがって、「半導体チップ」および「半導体パッケージ」を包含する語句が「半導体装置」である。また、配線基板上に複数の半導体装置が搭載され、複数の半導体装置が互いに電気的に接続され、モジュール化されたものを「電子装置」と呼ぶ。電子装置のことを半導体モジュールと呼ぶ場合もある。なお、複数のメモリチップを含む複数枚の半導体チップが積層され、パッケージ化されたものは、半導体装置に含まれる。
＜電子装置＞
本実施の形態では、複数の半導体チップが配線基板を介して電気的に接続された半導体装置、および上記半導体装置が搭載された電子装置、の一例として、半導体装置（ＳｏＣ（System on Chip））と、ＳｏＣに接続されるメモリ回路が形成された半導体装置と、が搭載された電子装置を取り上げて説明する。ＳｏＣは、ロジック回路を含むコンピュータシステムを構成するシステム回路が形成された半導体チップである。ＳｏＣ自身がメモリ回路を含む場合もあるが、ＳｏＣ内のメモリ回路の記憶容量を増加させるとＳｏＣのサイズが増大する。このため、ＳｏＣがメモリ回路を有する場合でも、多くのデータを処理するため、ＳｏＣは、外部のメモリ部品と通信する必要がある。
本実施の形態で一例として取り上げる電子装置には、一つの装置内に様々な機能（システム）を付与して、高機能化を図る取り組みがある。電子装置の高機能化を図る場合、信号伝送経路の増大、および電力供給の安定化が必要になる。一方、電子装置のサイズに対しては、小型化の要求がある。このため、電子装置の開発においては、信号の伝送速度を高速化し、かつ、電子装置のサイズの増大を抑制する技術が重要になっている。
上記のような複数のシステムを備える電子装置は、マザーボード上に機能の異なる複数の半導体装置（例えば制御用の半導体装置と記憶用の半導体装置）を搭載して、複数の半導体装置間をマザーボードの配線で電気的に接続する方法が考えられる。以下の説明では、マザーボードとしての配線基板上にロジック回路を備える半導体パッケージと、メモリ回路を備える半導体パッケージとが搭載された、電子装置について説明する。ただし、変形例としては、配線基板上に複数の半導体チップが搭載された、所謂、マルチチップモジュール（ＭＣＭ:Multi-Chip Module）に、以下で説明する技術を適用する場合もある。
図１は、本実施の形態の電子装置の上面視のレイアウトを示す平面図である。図２は、図１のＡ－Ａ線に沿った断面図である。図１に示す電子装置（電子機器）１００は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置（半導体装置）ＳＣ１と、配線基板ＭＢ１に搭載される半導体装置（半導体装置）ＭＰ１と、を有する。なお、図１に示す例では、見易さのため、シンプルな一例を示している。このため、変形例としては、図１に図示しない他の電子部品（例えばコンデンサや電源用レギュレータなど）が配線基板ＭＢ１上に搭載される場合もある。また、図１および図２に示す例では、配線基板ＭＢ１上に１個の半導体装置ＳＣ１および１個の半導体装置ＭＰ１が搭載された例を示しているが、変形例として３個以上の半導体装置が搭載されている場合もある。例えば、１個の半導体装置ＳＣ１に２個以上の半導体装置ＭＰ１が接続される実施態様などを例示できる。
図２に示すように、電子装置１００が有する配線基板ＭＢ１は、半導体装置ＳＣ１の搭載面である主面（面、上面、半導体装置搭載面）ＭＢｔ、および主面ＭＢｔの反対側の主面（面、下面）ＭＢｂを有する。
図３は、図１に示す電子装置の電気的な接続関係の一例を示す回路ブロック図である。図１に示すように、半導体装置ＳＣ１は、ロジック回路Ｃ０１およびロジック回路Ｃ０１と電気的に接続される入出力回路Ｃ０２を有する。また、半導体装置ＭＰ１は、メモリ回路Ｃ０３およびメモリ回路Ｃ０３と電気的に接続される入出力回路Ｃ０４を有する。半導体装置ＳＣ１および半導体装置ＭＰ１とは、複数の信号伝送経路を介して電気的に接続されている。複数の信号伝送経路には、差動信号が伝送される複数の差動信号伝送経路ＴＰＤＳと、シングルエンドの電気信号が伝送される複数の信号伝送経路ＴＰＳＳと、が含まれる。また、半導体装置ＳＣ１および半導体装置ＭＰ１のそれぞれには、電源電位ＶＤ１および基準電位ＶＳ１が供給される。図３では、半導体装置ＳＣ１および半導体装置ＭＰ１に供給される複数種類の電源電位のうち、半導体装置ＳＣ１および半導体装置ＭＰ１で兼用される電源電位ＶＤ１の供給経路を図示している。電源電位ＶＤ１は、例えば、半導体装置ＳＣ１および半導体装置ＭＰ１において、信号の入出力用の電力として利用される。このため、図３に示す例では、電源電位ＶＤ１の供給経路ＶＤＰ１は、半導体装置ＳＣ１の入出力回路Ｃ０２および半導体装置ＭＰ１の入出力回路Ｃ０４に接続されている。基準電位ＶＳ１は、例えば接地電位であり、半導体装置ＳＣ１および半導体装置ＭＰ１の様々な回路で利用される。図３では、各半導体装置ＳＣ１およびＭＰ１内での基準電位ＶＳ１の供給経路ＶＳＰ１の接続先は、図示を省略しているが、半導体装置ＳＣ１および半導体装置ＭＰ１が備える複数の回路（ロジック回路Ｃ０１、入出力回路Ｃ０２、メモリ回路Ｃ０３および入出力回路Ｃ０４を含む）のそれぞれに接続されている。
電子装置１００は、差動信号伝送経路ＴＰＤＳおよび信号伝送経路ＴＰＳＳを、それぞれ多数本ずつ有している。図３では、見易さのため、例示的に２本の差動信号伝送経路ＴＰＤＳおよび３本の信号伝送経路ＴＰＳＳを示している。信号伝送経路ＴＰＳＳの数は、差動信号伝送経路ＴＰＤＳよりも多い。
半導体装置ＭＰ１は、例えば「ＬＰＤＤＲ（Low Power Double Data Rate）５」と呼ばれるＪＥＤＥＣ規格に適合したメモリパッケージである。ＬＰＤＤＲ５の規格は、データ入出力のタイミング制御用の信号として、ＤＱＳ信号（データストローブ信号）に加えて、ＷＣＫ信号が追加される点が特徴の一つである。このため、６４Ｂｉｔの動作に必要な差動信号の伝送経路の数は、従来の１２対から２０対になる。詳しくは、差動信号の伝送経路としてＬＰＤＤＲ５で要求される伝送経路の数は、コマンド信号およびアドレス信号のタイミング制御用の信号であるＣＫ信号（コマンドアドレスクロック信号）用に４対、ＤＱＳ信号用に８対、ＷＣＫ信号用に８対の差動信号配線がそれぞれ必要になる。上記した差動信号の伝送経路に加えて、シングルエンドの伝送経路として、ＤＱ信号（データ信号）用、ＤＭ信号（データマスク信号）用、コマンド信号用、およびアドレス信号用の信号伝送経路が必要である。シングルエンド信号用の伝送経路は、差動信号の伝送経路よりもさらに多くの本数が必要である。例えば６４Ｂｉｔのバス幅とすれば、ＤＱ信号用の信号伝送経路が６４本必要である。
半導体装置ＳＣ１は、半導体装置ＭＰ１との間でデータの伝送を行うので、半導体装置ＳＣ１も、ＬＰＤＤＲ５の規格に適合する伝送経路を備えている。すなわち、例えば６４Ｂｉｔで動作する半導体装置ＳＣ１の信号伝送システムは、差動信号の伝送経路として、ＣＫ信号用に４対、ＤＱＳ信号用に８対、ＷＣＫ信号用に８対の差動信号配線をそれぞれ備える。また、半導体装置ＳＣ１は、上記した差動信号の伝送経路に加えて、シングルエンドの伝送経路として、ＤＱ信号用、ＤＭ信号（データマスク信号）用、コマンド信号用、およびアドレス信号用等の信号伝送経路を備える。
このように、多数の信号伝送経路を要する半導体装置ＳＣ１において、製品サイズ（物理的な実装面積）の増大を抑制しようとすれば、信号伝送経路の配置密度が増大する。また、多数の信号伝送経路において、誤動作を抑制するためには、電力供給の安定化が必要であり、電力の供給経路の経路断面積を大きくする必要がある。このため、電力の供給経路の断面積の低下を抑制しつつ、信号伝送経路の配置密度を増大させる必要がある。特に、半導体装置ＳＣ１の外部端子が配列される部分では、電気的な接続信頼性を確保するため、配線部分と比較して大面積のパターンが必要である。そこで、本願発明者は、電力供給の安定化および信号伝送経路の増加を実現させる技術開発の一環として、外部端子の配列を工夫することについて検討した。
＜ＳｏＣ＞
まず、図１に示す半導体装置ＳＣ１について説明する。図４は、図１に示すＳｏＣ（半導体装置）の端子配置面を示す平面図である。図８は、図４に対する検討例を示す拡大平面図である。図４および図８では、差動対端子と、電源端子と、基準電位端子とが識別できるようにこれらの端子に互いに異なるハッチングまたは黒パターンを付している。
半導体装置ＳＣ１は、複数の端子ＢＳＣが配置される端子配置面である主面（面）ＳＣｔを有する。図２に示すように電子装置１００において、主面ＳＣｔは、配線基板ＭＢ１の実装面である主面（面）ＭＢｔと対向する。図４に示すように、主面ＳＣｔは、Ｘ方向に延びる辺ＳＣｓ１、辺ＳＣｓ１の反対側の辺ＳＣｓ２、辺ＳＣｓ１および辺ＳＣｓ２と交差し、Ｘ方向に直交するＹ方向に延びる辺ＳＣｓ３、および辺ＳＣｓ３の反対側の辺ＳＣｓ４を有する。主面ＳＣｔにおいて、辺ＳＣｓ１は、半導体装置ＭＰ１（図１参照）と対向する辺である。
主面ＳＣｔが備える複数の端子ＢＳＣは、主面ＳＣｔにおいて、マトリクス状に配置されている。複数の端子ＢＳＣのそれぞれは、例えば半田ボール、あるいは柱状の電極（ピラー電極）である。複数の端子ＢＳＣは、半導体装置ＭＰ１（図３参照）と電気的に接続され、差動信号が伝送される複数の差動対端子ＢＤを含む。また複数の端子ＢＳＣは、基準電位ＶＳ１（図３参照）が供給される基準電位端子ＢＳ１と、電源電位ＶＤ１（図３参照）が供給される電源端子ＢＶ１と、を含む。
半導体装置ＳＣ１は、例えばシリコンから成る基板に形成される複数の半導体素子を含む回路を備える半導体チップである。一般的には、半導体チップの複数の外部端子は、端子形成面の周辺領域に配置される。主面ＳＣｔに複数の端子ＢＳＣをマトリクス状に配列する方法としては、例えば、半導体チップの端子形成面上に再配線層を形成し、図４に例示するように、再配線層のうちの端子ＢＳＣとなる部分がマトリクス状に配列するように再配線する方法がある。あるいは、ＳｏＣを図示しないインタポーザ基板上に搭載してパッケージ化し、インタポーザ基板の端子形成面を主面ＳＣｔとする方法もある。
本実施の形態では、主面ＳＣｔにおける端子ＢＳＣの配置密度を向上させるため、複数の端子ＢＳＣのそれぞれは、狭ピッチで配置される。例えば互いに隣り合う端子ＢＳＣの中心間距離は、０．５ｍｍ～０．８ｍｍ程度である。
また、主面ＳＣｔは、複数の電源端子ＢＶ１が配置される領域ＳＣｒ１と、辺ＳＣｓ１および領域ＳＣｒ１の間に配置される領域ＳＣｒ２と、を備える。領域ＳＣｒ２には、複数の差動対端子ＢＤの他、複数の基準電位端子ＢＳ１およびシングルエンドの信号端子（例えばＤＱ信号用端子、コマンド信号用端子、あるいはアドレス信号用端子）等が配置されている。このように主面ＳＣｔのうち、半導体装置ＭＰ１（図１参照）までの距離が近い領域ＳＣｒ２に、半導体装置ＭＰ１と電気的に接続される信号用の端子ＢＳＣが集約して配置されている。一方、電源端子ＢＶ１は、領域ＳＣｒ２よりは半導体装置ＭＰ１までの距離が遠い領域ＳＣｒ１に配置される。本実施の形態では、図４に示すように、領域ＳＣｒ１は主面ＳＣｔの中央部であり、領域ＳＣｒ２は主面ＳＣｔの周縁部である。
また、複数の差動対端子ＢＤは、Ｙ方向に沿って配列される一対の端子Ｂ１およびＢ２から成る差動対端子ＢＤ１と、Ｙ方向に沿って配列される一対の端子Ｂ３およびＢ４から成る差動対端子ＢＤ２と、を含む。複数の差動対端子ＢＤのうち、差動対端子ＢＤ１と差動対端子ＢＤ２とは、Ｙ方向において互いに隣り合って配置されている。
複数の差動対端子ＢＤと半導体装置ＭＰ１（図１参照）との距離を最小化しようとすれば、辺ＳＣｓ１に最も近い第１列目に複数の差動対端子ＢＤを集約して配置する方法が考えられる。ところが、本願発明者の検討によれば、辺ＳＣｓ１に最も近い第１列目に複数の差動対端子ＢＤを集約して配置する方法には、差動信号以外の信号用の伝送経路、あるいは電力供給経路との関係で、改善の余地があることが判った。図３を用いて説明したように、電源電位ＶＤ１は、半導体装置ＳＣ１と半導体装置ＭＰ１とで兼用（共用）される。電源電位ＶＤ１の電力供給を安定化するため、半導体装置ＳＣ１および半導体装置ＭＰ１の近くに、半導体装置ＳＣ１および半導体装置ＭＰ１を電気的に接続し、かつ、電源電位ＶＤ１が供給される大面積の導体プレーンが設けられていることが好ましい。また、半導体装置ＭＰ１に供給する電源電位のうち、信号の入出力用の電力である電源電位ＶＤ１は、他の電源電位（例えば、メモリ回路を構成するメモリセル駆動用の電源電位）と比較してその電位が低い。そして、このような比較的低い電位が安定して供給されないと、図３に示す入出力回路Ｃ０４を正常に動作させることが出来ない恐れがある。そこで、上記したように、半導体装置ＳＣ１と半導体装置ＭＰ１とで電源電位ＶＤ１を兼用（共用）しておくことが好ましい。言い換えると、半導体装置ＭＰ１の電源電位（例えば、入出力回路Ｃ０４用）の供給経路となる端子と、この電源電位と同じ電位が供給される半導体装置ＳＣ１の端子とを、互いに、かつ、電気的に接続しておくことが好ましい。さらには、上記した２つの端子同士を互いに繋ぐ経路（導体プレーン）の長さについても、できるだけ短いことが好ましい。ところが、検討例として図８に示すように、辺ＳＣｓ１に最も近い第１列目に複数の差動対端子ＢＤが狭いピッチで配置されている場合（具体的には、上記した各一対の差動対端子ＢＤをＸ方向に沿って配列した場合）、半導体装置ＳＣ１および半導体装置ＭＰ１のそれぞれを接続するように伸びる電源電位ＶＤ１用の導体プレーンを配置することが難しい。すなわち、上記電源電位ＶＤ１用の経路の長さを短くすることが難しい。
そこで、本実施の形態の場合、辺ＳＣｓ１に沿って延在する領域ＳＣｒ２には、複数の差動対信号端子ＢＤのうち、Ｘ方向において互いに隣り合う差動対端子ＢＤの間に、差動対端子ＢＤ以外の端子ＢＳＣが配置されている。複数の差動対端子ＢＤのうちの一部が、Ｙ方向に沿って配列されている場合、Ｘ方向に沿って配列される差動対端子ＢＤの数を低減させることができる。言い換えれば、複数の差動対端子ＢＤのうちの一部が、Ｙ方向に沿って配列されている場合、Ｘ方向において互いに隣り合う差動対端子ＢＤの間にスペースを確保することができる。詳細は後述するが、主面ＳＣｔにおいて、互いに隣り合う差動対端子ＢＤの間にスペースが確保されれば、配線基板ＭＢ１（図１参照）において互いに隣り合う差動信号用のスルーホール配線の間にスペースを確保することができる。本実施の形態では、このスペースを利用して、電源電位ＶＤ１用の電源プレーン（電源電位ＶＤ１用の大面積の導体パターン）を配置する。
また、複数の差動対端子ＢＤのうち、Ｘ方向において互いに隣り合う差動対端子ＢＤの間には、複数の差動対端子ＢＤ以外の端子ＢＳＣが配置されている。例えば、図４に示す例では、複数の差動対端子ＢＤは、Ｙ方向に沿って配列される一対の端子Ｂ５およびＢ６から成り、Ｘ方向において差動対端子ＢＤ１の隣に配置される差動対端子ＢＤ３を含む。差動対端子ＢＤ１と差動対端子ＢＤ３との間には、複数の差動対端子ＢＤ以外の端子が配置されている。差動対端子ＢＤ以外の端子ＢＳＣには、例えば、基準電位端子ＢＳ１の他、ＤＱ信号用端子、コマンド信号用端子、アドレス信号用端子など、シングルエンドの信号用の端子ＢＳＣを例示することができる。このように、Ｘ方向において隣り合う差動対端子ＢＤの間のスペースを、差動対端子ＢＤ以外の端子の配置スペースとして活用することにより、当該スペースを有効に活用できる。
＜配線基板＞
次に、図１～図３に示す配線基板ＭＢ１の構成例について説明する。図５は、図２に示す配線基板が備える複数の配線層の構成例と、各配線層に主に配置される配線や導体パターンの接続関係の一例を模式的に示す説明図である。図５では、差動信号が伝送される差動信号伝送経路ＴＰＤＳを一点鎖線で示し、シングルエンドの電気信号が伝送される複数の信号伝送経路ＴＰＳＳを点線で示している。また、図５では、複数の配線層を貫通するスルーホール配線ＴＨＷを二重線で示している。
図５に示す配線基板ＭＢ１は、配線層ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，およびＷＬ１０から成る１０層の配線層を備える。配線基板ＭＢ１は、製法の異なる２種類の基板を重ね合わせた構造を備える。配線層ＷＬ４から配線層ＷＬ７までの各層は、複数層の配線層を一括して形成する基材層ＭＢＬ１である。基材層ＭＢＬ１は、配線層間の電気的な接続に、スルーホール配線ＴＨＷが用いられる。配線層ＷＬ１から配線層ＷＬ３までの各層、および配線層ＷＬ８から配線層ＷＬ１０までの各層のそれぞれは、一層毎に穴あけ加工、配線を含む導体パターン形成などを繰り返す、ビルドアップ工法により形成されたビルドアップ層ＭＢＬ２である。ビルドアップ層ＭＢＬ２では、図示しないビア配線を介して配線層間が電気的に接続される。
配線基板ＭＢ１は、多数の信号伝送経路を備えるので、配線、端子、電源プレーン、グランドプレーン、およびスルーホール配線を含め、配線基板ＭＢ１が備える導体パターンは、ファインなデザインルールに則って配置されている。例えば、配線パターンの幅（延在方向に対して直交する方向の長さ）は、６５～１００μｍ程度である。互いに隣り合い、かつ、電気的に分離される導体パターンの離間距離は、７５～１００μｍ程度である。隣り合うスルーホール配線の中心間距離は、６５０～８００μｍ程度である。また、基材層ＭＬＢ１において、各配線層ＷＬ４～ＷＬ７のそれぞれには、スルーホール配線ＴＨＷの一部として形成されたランドパターンが形成される。このスルーホール配線ＴＨＷのランドパターンの直径は、例えば４５０～５００μｍ程度である。このため、互いに隣り合うスルーホール配線ＴＨＷのランドパターンの離間距離は、２００～３００μｍ程度である。
配線基板ＭＢ１は、複数の電子部品が搭載され、これらの電子部品を電気的に接続するマザーボードである。このため、配線基板ＭＢ１には、搭載された複数の電子部品を支持可能な程度の強度が要求される。基材層ＭＢＬ１を厚さ方向に貫通するスルーホール配線ＴＨＷを設ける方式の場合、基材層ＭＢＬ１を構成する絶縁層に、ガラス繊維を含むプリプレグなど、強固な材料を用いることができるので、配線基板ＭＢ１の強度を向上させることができる。また、複数のスルーホール配線ＴＨＷは一括して形成されるので、配線基板ＭＢ１の全ての配線層をビルドアップ工法で形成する場合と比較して、配線基板の製造効率を向上させることができる。一方、ビルドアップ工法の場合、各配線層および配線層間を接続するビア配線を順に形成するので、製造工程は複雑になるが、各配線層に平面視において互いに異なる位置にビア配線を配置することができる。このため、ビルドアップ層ＭＢＬ２は、基材層ＭＢＬ１と比較して設計の自由度が高い。本実施の形態の場合、基材層ＭＢＬ１とビルドアップ層ＭＢＬ２とを組み合わせることにより、設計の自由度を向上させつつ、配線基板ＭＢ１の強度を向上させることができる。
図３に示す電子装置１００は、多数の信号伝送経路を有し、多数の信号伝送経路のそれぞれは、高周波で伝送される。このため、各信号伝送経路の相互の干渉を抑制するため、配線基板ＭＢ１において、多数の信号伝送経路のそれぞれは、例えばマイクロストリップライン構造で配線される。マイクロストリップライン構造の場合、例えば、一つの信号層（信号配線を配置する配線層）の上層および下層に、導体プレーン（大面積の導体パターン）が設けられ、各導体プレーンには例えば基準電位ＶＳ１や電源電位ＶＤ１などの固定電位が供給される。多数の信号伝送経路のそれぞれに高周波信号が流れることによる電磁波の広がりを抑制することができる。
図５に示すように、配線基板ＭＢ１の厚さ方向であるＺ方向において、半導体装置ＳＣ１およびＭＰ１のそれぞれに最も近い配線層ＷＬ１には、主にグランドプレーン（大面積の導体パターン，グランドパターン，基準電位パターン）ＶＳＰが配置される。グランドプレーンＶＳＰは、基準電位ＶＳ１（図３参照）の供給経路ＶＳＰ１の一部である。また、配線層ＷＬ１には、グランドプレーンＶＳＰの他、半導体装置ＳＣ１の複数の端子ＢＳＣ（図４参照）に接続される複数のパッド（基板端子）が配置される。配線層ＷＬ１の他、配線層ＷＬ３、配線層ＷＬ５、および配線層ＷＬ８のそれぞれにも主にグランドプレーンＶＳＰが配置される。
配線層ＷＬ１０には、電源電位や基準電位の供給源に接続される導体パターンが配置される。図５では図示を省略するが、基準電位の供給経路ＶＳＰ１、電源電位の供給経路ＶＤＰ１、および電源プレーン（大面積の導体パターン，電源パターン）ＶＤＨＰのそれぞれは、配線層ＷＬ１０側に搭載された電源部品（レギュレータなど）に電気的に接続されている。図５に示す電子装置１００の場合、配線層ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７およびＷＬ８のそれぞれに形成された基準電位用の各供給経路ＶＳＰ１と、配線層ＷＬ４およびＷＬ９に形成された電源電位用の各供給経路ＶＤＰ１と、のそれぞれは、配線層ＷＬ１０に形成された導体パターンと電気的に接続され、図示しないレギュレータのような電源部品から供給される電源電位または基準電位は、この配線層ＷＬ１０に形成された導体パターンを介して、各配線層に形成された供給経路ＶＳＰ１およびＶＤＰ１に流れる。
配線層ＷＬ２および配線層ＷＬ４には、シングルエンド信号が伝送される信号配線ＳＳＷが主に配置される。また、配線層ＷＬ７には、差動信号が伝送される差動信号配線ＳＤＷが主に配置される。シングルエンド信号用の信号伝送経路ＴＰＳＳと、差動信号用の伝送経路ＴＰＤＳとは互いに異なる配線層に配置される。これにより、配線レイアウトの自由度が増加するので、多数の配線を高密度で配置することができる。シングルエンド信号用の信号伝送経路ＴＰＳＳは、差動信号用の伝送経路ＴＰＤＳよりも数が多いので、信号配線ＳＳＷの大部分は、設計上の自由度が高いビルドアップ層ＭＢＬ２に含まれる配線層ＷＬ２に形成される。図５では、配線層ＷＬ４に電源プレーンＶＤＰが配置されることを図示しているが、図６を用いて後述するように、配線層ＷＬ４には、電源プレーンＶＤＰの他、配線層ＷＬ２に配置しきれない信号配線ＳＳＷが配置される。また、差動信号配線ＳＤＷの大部分（配線基板ＭＢ１のすべての差動信号配線ＳＤＷである場合も含む）は、基材層ＭＢＬ１に含まれる配線層ＷＬ７に形成される。
また、配線層ＷＬ４には、主に電源プレーン（大面積の導体パターン，電源パターン）ＶＤＰが配置される。配線層ＷＬ４の電源プレーンＶＤＰは、電源電位ＶＤ１（図３参照）の供給経路ＶＤＰ１の一部である。半導体装置ＳＣ１における電力の安定供給を考慮すると、半導体装置ＳＣ１の近傍に電源プレーンＶＤＰを配置することが好ましい。そこで、本実施の形態の場合、配線層ＷＬ４に電源プレーンＶＤＰが配置される。この配線層ＷＬ４のレイアウトの詳細については後述する。また、配線層ＷＬ９には、配線層ＷＬ４よりも大面積の電源プレーンＶＤＰが配置されている。電源プレーンＶＤＰを配線層ＷＬ４および配線層ＷＬ９のそれぞれに配置することにより、配線層ＷＬ４および配線層ＷＬ９のいずれか一方に配置する場合と比較して、電源電位ＶＤ１（図３参照）の安定化を図ることができる。
また、配線層ＷＬ６には、主に電源プレーンＶＤＨＰが配置される。配線層ＷＬ６の電源プレーンＶＤＨＰには、図３に示す電源電位ＶＤ１とは異なる電源電位（第２電源電位）が供給される。この第２電源電位は、例えば、図３に示す半導体装置ＳＣ１のロジック回路Ｃ０１用のコア電源、あるいは、半導体装置ＭＰ１のメモリ回路Ｃ０３用のコア電源として利用される。なお、図５には、１個の電源プレーンＶＤＨＰを示しているが、互いに電位が異なる複数種類の電源電位が半導体装置ＳＣ１および半導体装置ＭＰ１に供給される場合がある。この場合、電源プレーンＶＤＨＰは、電気的に分離された複数の電源プレーンであってもよい。
次に、図５に示す配線基板ＭＢ１の複数の配線層のうち、電源プレーンＶＤＰが配置される配線層ＷＬ４について説明する。図６は、図５に示す配線基板の第４層目の配線層における導体パターンのレイアウトの例を示す拡大平面図である。図７は、図５に示す配線基板の第７層目の配線層における導体パターンのレイアウトの例を示す拡大平面図である。なお、図６では、複数の信号伝送経路ＴＰＳＳの一部が、電源プレーンＶＤＰの周囲を囲むように配置されるように配置されていることを明示するため、信号伝送経路ＴＰＳＳの一部分が二点鎖線で記載されている。
図６に示すように、配線層ＷＬ４には、電源プレーンＶＤＰ、複数の信号配線ＳＳＷおよび複数のスルーホール配線ＴＨＷが配置されている。平面視において、配線層ＷＬ４および図７に示す配線層ＷＬ７のそれぞれは、半導体装置ＳＣ１（図１参照）と重なる領域ＳＣｒと、半導体装置ＭＰ１（図１参照）と重なる領域ＭＰｒと、を含む。複数の信号配線ＳＳＷのそれぞれは、配線層ＷＬ４において、領域ＳＣｒと領域ＭＰｒとを接続するように延びている。詳しくは、複数の信号配線ＳＳＷのうちの一部（例えばコマンド信号やアドレス信号の伝送経路）は、Ｙ方向に沿って直線的に延びている。また、複数の信号配線ＳＳＷのうちの他の一部（例えばＤＱ信号を伝送する伝送経路）は、電源プレーンＶＤＰの周囲を回りこんで領域ＳＣｒと領域ＭＰｒとを接続するように配置されている。
また、複数のスルーホール配線ＴＨＷは、半導体装置ＭＰ１（図３参照）と電気的に接続され、差動信号が伝送される複数の差動対スルーホール配線ＴＤを含む。また複数のスルーホール配線ＴＨＷは、基準電位ＶＳ１（図３参照）が供給される基準電位スルーホール配線ＴＳ１と、電源電位ＶＤ１（図３参照）が供給される電源スルーホール配線ＴＶ１と、を含む。複数の電源スルーホール配線ＴＶ１のそれぞれは、電源プレーンＶＤＰを介して互いに電気的に接続されている。また、複数の基準電位スルーホール配線ＴＳ１のそれぞれは、図５に示す配線層ＷＬ５に配置されるグランドプレーンＶＳＰを介して互いに電気的に接続されている。また、複数の差動対スルーホール配線ＴＤのそれぞれは、図７に示す配線層ＷＬ７において、差動信号配線ＳＤＷに接続されている。
図７に示すように、複数の差動信号配線ＳＤＷのそれぞれは、配線層ＷＬ７において、領域ＳＣｒと領域ＭＰｒとを接続するように延びている。詳しくは、複数の信号配線ＳＤＷの少なくとも一部（例えばＤＱＳ信号やＷＣＫ信号）は、Ｙ方向に沿って直線的に延びている。言い換えれば、配線層ＷＬ７は、領域ＳＣｒと領域ＭＰｒとの間の中間領域ＷＡｒを有する。差動信号配線ＳＤＷは、中間領域ＷＡｒを経由して、領域ＳＣｒおよび領域ＭＰｒの一方から他方に向かって延びている。差動信号配線ＳＤＷの周囲には、グランドプレーンＶＳＰが配置されている。スルーホール配線ＴＨＷは、複数の配線層を貫通するように形成されるので、図７に示す配線層ＷＬ７に配置される複数のスルーホール配線ＴＨＷと、図６に示す配線層ＷＬ４に配置される複数のスルーホール配線ＴＨＷはそれぞれ同じ位置（厚さ方向に重なる位置）に配置されている。このため、図６に示す配線層ＷＬ４では、スルーホール配線ＴＨＷのレイアウトを考慮する必要があるので、図５に示す配線層ＷＬ１～配線層ＷＬ３のそれぞれと比較すると、配線レイアウトの自由度が低い。
ここで、図６および図７に示すように、複数の差動対スルーホール配線ＴＤは、Ｙ方向に沿って配列される一対のスルーホール配線Ｔ１およびＴ２から成る差動対スルーホール配線ＴＤ１と、Ｙ方向に沿って配列される一対のスルーホール配線Ｔ３およびＴ４から成る差動対スルーホール配線ＴＤ２と、を含む。差動対スルーホール配線ＴＤ１および差動対スルーホール配線ＴＤ２は、Ｙ方向に沿って配置されている。
図６および図７に示す複数の差動対スルーホール配線ＴＤのレイアウトは、図４を用いて説明した複数の差動対端子ＢＤのレイアウトと同様である。本実施の形態の場合、図４に示すように半導体装置ＳＣ１の主面ＳＣｔにおいて、差動対端子ＢＤ１および差動対端子ＢＤ２がＹ方向に沿って配置されているので、図６に示すように、差動対スルーホール配線ＴＤ１および差動対スルーホール配線ＴＤ２がＹ方向に沿って並ぶように配置することが容易である。図４に示す半導体装置ＳＣ１の複数の端子ＢＳＣのレイアウトが図６に示す配線層ＷＬ４における複数のスルーホール配線ＴＨＷのレイアウトと同様のルールに基づいて配列されることにより、配線層ＷＬ１～ＷＬ３（図５参照）での配線の引き回しを生じることなく、図６に示すスルーホール配線ＴＨＷのレイアウトを実現できる。
差動対スルーホール配線ＴＤ１およびＴＤ２がＹ方向に沿って配列されていることにより、Ｘ方向における差動対スルーホール配線ＴＤの専有面積を低減させることができる。例えば、複数の差動対スルーホール配線ＴＤは、Ｙ方向に沿って配列される一対のスルーホール配線Ｔ５およびＴ６から成り、Ｘ方向において差動対スルーホール配線ＴＤ１の隣に配置される差動対スルーホール配線ＴＤ３を含む。差動対スルーホール配線ＴＤ１と差動対スルーホール配線ＴＤ３との間には、電源プレーンＶＤＰの一部が配置されている。言い換えれば、本実施の形態の場合、差動対スルーホール配線ＴＤ１およびＴＤ２がＹ方向に沿って配列されていることにより得られるスペースを活用し、電源電位ＶＤ１（図３参照）の供給経路を配置している。
図３を用いて説明したように、電源電位ＶＤ１は、半導体装置ＳＣ１および半導体装置ＭＰ１のそれぞれに供給される。このため、電源電位ＶＤ１の供給経路を強化するために設けられる電源プレーンＶＤＰは、図６および図７のそれぞれに示すように、領域ＳＣｒおよび領域ＭＰｒを接続するように延びていることが好ましい。図６に示すように、配線層ＷＬ４には、シングルエンドの信号を伝送する複数の信号伝送経路ＴＰＳＳが配置される。複数の信号伝送経路ＴＰＳＳの一部は、電源プレーンＶＤＰの周囲を囲むように配置される。本実施の形態の場合、複数の差動対スルーホール配線ＴＤのうち、Ｘ方向において互いに隣り合う差動対スルーホール配線ＴＤの間に電源プレーンＶＤＰが配置されているので、平面視において、電源プレーンＶＤＰはＹ方向において途中で分断されない。このレイアウトにより、配線層ＷＬ４において、電源プレーンＶＤＰを領域ＳＣｒと領域ＭＰｒとを接続するように配置することが実現される。
また、図６に示す例の場合、電源プレーンＶＤＰに囲まれた領域内に複数の信号配線ＳＳＷが配置されている。電源プレーンＶＤＰに囲まれた領域内に配置される複数の信号配線ＳＳＷのそれぞれは、領域ＳＣｒおよび領域ＭＰｒのうち、一方から他方に向かってＹ方向に沿って延びている。
また、図４に示すように、差動対端子ＢＤ１と差動対端子ＢＤ２との間には、複数の基準電位端子ＢＳ１の一部が配置されている。図４では、１個の基準電位端子ＢＳ１が配置される例を示している。同様に、図６に示すように、差動対スルーホール配線ＴＤ１と差動対スルーホール配線ＴＤ２との間には、複数の基準電位スルーホール配線ＴＳ１の一部（図６では、１個）が配置されている。このように、Ｙ方向において隣り合う差動対端子ＢＤ（または差動対スルーホール配線ＴＤ）の間に基準電位が供給される基準電位端子ＢＳ１（または基準電位スルーホール配線ＴＳ１）を配置することにより、隣り合う差動対間での、信号の干渉を抑制することができる。また、基準電位端子ＢＳ１および基準電位スルーホール配線ＴＳ１のそれぞれは、差動信号伝送経路ＴＰＤＳのリファレンスとして利用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（変形例１）
例えば、図４では、Ｙ方向において隣り合う差動対端子ＢＤ（または差動対スルーホール配線ＴＤ）の間に基準電位が供給される基準電位端子ＢＳ１（または基準電位スルーホール配線ＴＳ１）を配置する例について説明したが、Ｙ方向において隣り合う差動対端子ＢＤ（または差動対スルーホール配線ＴＤ）の間には、基準電位が供給される基準電位端子ＢＳ１（または基準電位スルーホール配線ＴＳ１）ではなく、シングルエンド信号用の伝送経路となる端子ＢＳＣ（またはスルーホール配線ＴＨＷ）を配置してもよい。ただし、シングルエンド信号用の伝送経路となる端子（またはスルーホール配線ＴＨＷ）を配置した場合は、この端子を、差動信号伝送経路ＴＰＤＳのリファレンスとして利用することができない。
（変形例２）
また例えば、図４では、Ｙ方向において２対の差動対端子ＢＤ１およびＢＤ２が配列されている例について説明した。しかし、Ｙ方向に配列される差動対端子ＢＤの数は２個には限定されず、例えば必要な差動対端子ＢＤの数がさらに多い半導体装置の場合、Ｙ方向において、３対以上の差動対が配列されてもよい。ただし、図４に示すように、配線基板ＭＢ１の主面ＳＣｔの領域ＳＣｒ１には複数の電源端子ＢＶ１が配置される。そのため、使用する配線基板ＭＢ１（すなわち、半導体装置ＳＣ１）のサイズにもよるが、Ｙ方向において配列する差動対端子の数は、３対以下とするのが好ましい。
１００ 電子装置（電子機器）
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，ＢＳＣ 端子
ＢＤ，ＢＤ１，ＢＤ２，ＢＤ３ 差動対端子
ＢＳ１ 基準電位端子
ＢＶ１ 電源端子
Ｃ０１ ロジック回路
Ｃ０２，Ｃ０４ 入出力回路
Ｃ０３ メモリ回路
ＭＢ１ 配線基板（マザーボード、実装基板）
ＭＢｂ，ＭＢｔ，ＳＣｔ 主面（面）
ＭＢＬ１ 基材層
ＭＢＬ２ ビルドアップ層
ＭＰｒ，ＳＣｒ，ＳＣｒ１，ＳＣｒ２ 領域
ＭＰ１，ＳＣ１ 半導体装置
ＳＣｓ１，ＳＣｓ２，ＳＣｓ３，ＳＣｓ４ 辺
ＳＤＷ 差動信号配線
ＳＳＷ 信号配線
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，ＴＨＷ スルーホール配線
ＴＤ，ＴＤ１，ＴＤ２，ＴＤ３ 差動対スルーホール配線
ＴＰＤＳ 差動信号伝送経路
ＴＰＳＳ 信号伝送経路
ＴＳ１ 基準電位スルーホール配線
ＴＶ１ 電源スルーホール配線
ＶＤ１ 電源電位
ＶＤＨＰ，ＶＤＰ 電源プレーン（導体パターン，電源パターン）
ＶＤＰ１，ＶＳＰ１ 供給経路
ＶＳ１ 基準電位
ＶＳＰ グランドプレーン（導体パターン，グランドパターン）
ＶＳＰ１ （図）の供給経路
ＷＡｒ 中間領域
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，ＷＬ１０ 配線層

Claims (14)

  1. ロジック回路を備える第１半導体装置と、
    前記第１半導体装置と電気的に接続され、メモリ回路を備える第２半導体装置と、
    前記第１半導体装置および前記第２半導体装置が搭載された配線基板と、
    を有し、
    前記第１半導体装置は、
    前記配線基板と対向するように配置された第１面と、
    前記第１面に配置された複数の端子と、
    を有し、
    前記複数の端子は、
    前記第２半導体装置に電気的に接続され、差動信号が伝送される複数の差動対端子と、
    基準電位が供給される複数の基準電位端子と、
    第１電源電位が供給される複数の第１電源端子と、
    を含み、
    前記第１面は、
    第１方向に延びる第１辺と、
    前記複数の第１電源端子が配列される第１領域と、
    前記第１辺および前記第１領域との間に配置される第２領域と、
    を備え、
    前記複数の差動対端子は、前記第２領域において、前記第１辺に沿って配列され、
    前記複数の差動対端子は、
    前記第１方向と直交する第２方向に沿って配列される一対の端子から成る第１差動対端子と、
    前記第２方向に沿って配列される一対の端子から成る第２差動対端子と、
    を含み、
    前記複数の差動対端子のうち、前記第１差動対端子と前記第２差動対端子とは、前記第２方向において互いに隣り合って配置されている、電子装置。
  2. 請求項１において、
    前記複数の差動対端子は、前記第２方向に沿って配列される一対の端子から成り、前記第１方向において前記第１差動対端子の隣に配置される第３差動対端子を含み、
    前記第１差動対端子と前記第３差動対端子との間には、前記複数の差動対端子以外の端子が配置されている、電子装置。
  3. 請求項１において、
    前記複数の差動対端子のうち、前記第１方向において互いに隣り合う前記複数の差動対端子の間には、前記複数の差動対端子以外の端子が配置されている、電子装置。
  4. 請求項１において、
    前記第１差動対端子と前記第２差動対端子との間には、前記複数の基準電位端子の一部が配置されている、電子装置。
  5. 請求項１において、
    前記配線基板は、複数の配線層を有し、
    前記複数の配線層のうちの第１配線層は、
    前記前記第１電源電位が供給される導体パターンである第１電源パターンと、
    前記配線基板の厚さ方向において前記複数の配線層を貫通する複数のスルーホール配線と、
    前記差動信号とは異なる信号が伝送される複数の信号配線と、
    を有し、
    前記複数のスルーホール配線は、
    前記複数の差動対端子のそれぞれと電気的に接続される差動対スルーホール配線と、
    前記第１電源パターンに接続され、前記第１電源電位が供給される複数の第１電源スルーホール配線と、
    基準電位が供給される複数の基準電位スルーホール配線と、
    を含み、
    前記複数の差動対スルーホール配線は、
    前記第２方向に沿って配列される一対のスルーホール配線から成る第１差動対スルーホール配線と、
    前記第２方向に沿って配列される一対のスルーホール配線から成る第２差動対スルーホール配線と、
    を含み、
    前記第１差動対スルーホール配線と前記第２差動対スルーホール配線とは、前記第２方向に沿って配置されている、電子装置。
  6. 請求項５において、
    前記複数の差動対スルーホール配線は、前記第２方向に沿って配列される一対のスルーホール配線から成り、前記第１方向において前記第１差動対スルーホール配線の隣に配置される第３差動対スルーホール配線を含み、
    前記第１差動対スルーホール配線と前記第３差動対スルーホール配線との間には、前記第１電源パターンの一部が配置されている、電子装置。
  7. 請求項６において、
    前記第１電源電位は、前記第１半導体装置および前記第２半導体装置の両方に供給され、
    前記第１配線層は、平面視において前記第１半導体装置と重なる第３領域と、前記第２半導体装置と重なる第４領域と、を有し、
    前記第１電源パターンは前記第３領域および前記第４領域を接続するように延びている、電子装置。
  8. 請求項７において、
    前記第１電源パターンは、前記第２方向に沿って延びている、電子装置。
  9. 請求項５において、
    前記第１差動対スルーホール配線と前記第２差動対スルーホール配線との間には、前記複数の基準電位スルーホール配線の一部が配置されている、電子装置。
  10. 請求項５において、
    前記配線基板は、
    前記第１配線層とは異なる第２配線層を有し、
    前記第２配線層は、
    平面視において前記第１半導体装置と重なる第３領域と、
    前記第２半導体装置と重なる第４領域と、
    前記差動対スルーホール配線を介して、前記複数の差動対端子のそれぞれと電気的に接続される差動信号配線と、
    を有し、
    複数の前記差動信号配線のそれぞれは、前記第２方向に沿って前記第３領域と前記第４領域とを接続するように延びている、電子装置。
  11. 第１面と、
    前記第１面に配置される複数の端子と、
    を有し、
    前記複数の端子は、
    差動信号が伝送される複数の差動対端子と、
    基準電位が供給される複数の基準電位端子と、
    第１電源電位が供給される複数の第１電源端子と、
    を含み、
    前記第１面は、
    第１方向に延びる第１辺と、
    前記複数の第１電源端子が配列される第１領域と、
    前記第１辺および前記第１領域との間に配置される第２領域と、
    を備え、
    前記複数の差動対端子は、前記第２領域において、前記第１辺に沿って配列され、
    前記複数の差動対端子は、
    前記第１方向と直交する第２方向に沿って配列される一対の端子から成る第１差動対端子と、
    前記第２方向に沿って配列される一対の端子から成る第２差動対端子と、
    を含み、
    前記複数の差動対端子のうち、前記第１差動対端子と前記第２差動対端子とは、前記第２方向において互いに隣り合って配置されている、半導体装置。
  12. 請求項１１において、
    前記複数の差動対端子は、前記第２方向に沿って配列される一対の端子から成り、前記第１方向において前記第１差動対端子の隣に配置される第３差動対端子を含み、
    前記第１差動対端子と前記第３差動対端子との間には、前記複数の差動対端子以外の端子が配置されている、半導体装置。
  13. 請求項１１において、
    前記複数の差動対端子のうち、前記第１方向において互いに隣り合う前記複数の差動対端子の間には、前記複数の差動対端子以外の端子が配置されている、半導体装置。
  14. 請求項１１において、
    前記第１差動対端子と前記第２差動対端子との間には、前記複数の基準電位端子の一部が配置されている、半導体装置。
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