JP2010192767A - 配線基板及び半導体装置 - Google Patents

Abstract

【課題】少なくとも配線層数を最小限にでき、更には異なる信号間のクロストークを抑制する。
【解決手段】第一配線層７に半導体素子２が実装される。一列目の信号端子１１と２列目の信号端子１２、四列目の信号端子１４と五列目の信号端子１５とが差動ペアを構成している。三列目の信号端子１３はグランド電極で、第四配線層１０に形成されたグランド電極２１と層間接続ビア２０で接続されている。信号端子１１に接続された信号配線１６は第二配線層８に、信号端子１２に接続された信号配線１７は第三配線層９に形成され、差動伝送路を構成している。横方向に隣接した端子同士は独立した電位を有しており結合させる必要がないため、隣接した端子の直下のビアランド間に内側の端子に接続された別の信号配線を通すことができ、基板全体の配線層数を減らすことができる。
【選択図】図３

Description

本発明は配線基板及び半導体装置に係り、特に基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部を有する配線基板及びその配線基板を用いた半導体装置に関する。

ＬＳＩ(Large Scale Integrated circuit:大規模集積回路)などの半導体デバイスを他のデバイスと接続するために、半導体デバイスを配線基板に実装し、半導体デバイスから入出力される信号を配線基板内で引き回すことが行われている。

特許文献１では配線基板内の信号配線の一般的な構造が示されている。図１２は、特許文献１に示されている半導体デバイス９５を実装した配線基板内の断面図を示す。同図において、半導体デバイスを実装するために基板の上面に設けられた実装用端子９６ａ、９６ｂ、９６ｃは非常に高密度であるため、基板の下面に設けられた実装用端子９７は、上面に設けられた実装用端子９６ａ、９６ｂ、９６ｃほど高密度に配置することができない。そのため、配線基板において、半導体デバイスの端子から入出力される信号を広げることが行われる。

この際、この信号配線の引き回しを容易にするために、図１３（ａ）、（ｂ）に示すように、一つの端子につき１本の配線が必要な信号用の端子は半導体デバイスにおいて外側に集中して集められ、複数の端子を基板内で同電位にまとめることのできる電源やグランドの端子は内側に配置される。図１３（ａ）は信号端子が半導体デバイスの４辺に配置されている例、図１３（ｂ）は信号端子が半導体デバイスの２辺に配置されている例である。

また図１２において、半導体デバイスの最も外側の実装用端子９６ａに接続された信号配線９８ａは、基板の表面の第一配線層で引き回されている。同様に、半導体デバイスの外側から２番目の列の実装用端子９６ｂに接続された信号配線９８ｂは、基板の第二配線層で引き回され、３番目の列の実装用端子９６ｃに接続された信号配線９８ｃは、第三配線層で引き回されている。このように、特許文献１記載の多層配線基板では、半導体デバイスの外側の実装用端子の信号は基板の半導体に近い配線層で引き回され、半導体デバイスの内側の実装用端子の信号は基板の半導体から遠い配線層で引き回されている。

ところで、近年の半導体デバイスの特徴は、一つには入出力端子数の多ピン化、高密度化が著しいこと、もう一つには入出力される信号の速度が高速化していることである。入出力端子が多ピン化、高密度化する場合、半導体デバイスから引き回す配線数が増加するため、配線基板には配線層数を多層にすることが求められる。また信号の高速化に対応するため、配線基板には特性インピーダンスが一定に保たれ、かつ、低クロストークである信号配線を実現することが求められる。

なお、信号配線の高密度化、高速化に対しては、二本の信号配線で一つの信号を伝送する差動伝送方式が提案されている。例えば、特許文献２には、差動配線の２本の配線にそれぞれ貫通ビアが設けられ、少なくとも一対の電源層とグラウンド層とを有すると共に、ペア配線となる差動信号配線が隣接する２つの信号用貫通ビアを構成している多層配線基板が開示されている。この特許文献２記載の多層配線基板では、表層にＩＣ及びＬＳＩのうち少なくともいずれか一方を含む電子部品が実装され、その電子部品のグラウンドピンに接続する配線はグラウンド層に接続されるグランドビアを有する。

また、特許文献３には、電源面と接地面との間の層内に複数のペアの信号線が設けられている多層配線基板において、ペアの信号線の間に信号線の信号伝送方向に沿って交互に電源面と接地面へ接続するビアを所定間隔で形成された構成も開示されている。この特許文献３記載の多層配線基板では、各ペアの信号線は双方が同一層内の水平方向に設けられており、各ペアの信号線は各一対が上下に隣接する層内に設けられ、信号線で伝送される信号が差動信号である。

上記の差動伝送方式は、二本の信号配線を伝搬してきた信号の差を信号とするためコモンモードノイズがキャンセル可能であり、振幅を二倍にできる利点を持つ。代表的な差動伝送線路構造としては、図１４に示すような（ａ）コプレーナ構造、（ｂ）マイクロストリップ構造、（ｃ）ストリップ構造、（ｄ）タンデム構造、（ｅ）ダイアゴナル構造、等がある。

多ピン・高密度・高速の半導体デバイスに接続される配線としては、主に図１４（ｃ）に示すストリップ構造の配線が用いられている。また、図１４（ａ）のコプレーナ構造は、上下が解放されているため電磁ノイズの影響を受け易く、多ピン・高速の半導体デバイス向きではない。また、図１４（ｂ）に示すマイクロストリップ構造は、上方に配線を配置することができず、最上層にしか配置することができないため、多ピン向きではない。更に、図１４（ｄ）に示すタンデム構造や、同図（ｅ）に示すダイアゴナル構造は、一対の信号に対して配線層が４層必要であり、基板の製造コストや歩留まりが悪いことが懸念される。

このように、多ピン・高密度・高速の半導体デバイスを配線基板に実装する場合、半導体デバイスにおいて信号端子は外側に集中して集められ、電源やグランドなどの端子は内側に配置される。また配線基板において、半導体デバイスの外側の端子に接続された信号配線は、内側の端子に接続された信号配線よりも半導体デバイスに近い配線層に配置される。また、配線基板においては主に差動コプレーナ構造の信号配線が用いられてきた。

特開２０００−１７４１５３号公報 特開２００７−２３４７１５号公報 特開平１１−１２１９２８号公報

しかしながら、このような構成で半導体デバイスを配線基板に実装する場合、以下の課題がある。

第１の課題は、信号を引き回すための配線層数が多くなる、ということである。基板の配線層数を決定する要素は、ＬＳＩの信号端子の列数と基板の微細配線形成能力がある。基板の微細配線形成能力とは、主に図１５に示すようにビアランドの間に形成できる配線の本数のことを指す。図１５（ａ）はランド間に配線を２本形成でき、同図（ｂ）はランド間に配線を１本形成できる場合である。通常、パッドピッチｐは、配線基板の能力に無関係に半導体デバイスの端子間隔で決まり、近年はこのパッドピッチｐの微細化が著しい。これに対し、ビアランド径ｄや配線幅Ｌ、配線間幅Ｓは配線基板の製造プロセスが形成できる最小の微細配線によって決まる。通常は、ビアランド間に形成できる配線の数は多くても２本、場合によっては１本も形成できないこともある。

図１６は、図１３のＡの部分と接続される基板の一例の斜視図を示す。今、図１５（ｂ）のようにビアランド間に１本の配線を形成できるとする。図１６に示す基板において、コプレーナ構造で配線を引き回すため、第一配線層１００、第三配線層１０２、第五配線層１０４はグランド層とし、その間の第二配線層１０１と第四配線層１０３を信号配線層とする。半導体デバイスの最も外側の信号端子１０５と２列目の信号端子１０６とが差動ペアである場合、そのペア信号を第二配線層１０１で引き回し、半導体デバイスの３列目の信号端子１０７と４列目の信号端子１０８から入出力される信号を第四配線層１０３で引き回す。このように、半導体デバイスの４列の信号端子、すなわち２対の差動ペアの信号をコプレーナで引き回すためには、合計５層の信号配線層が必要になってしまう。この理由の一つは、隣接する差動ペアの信号配線の間にグランド層１０２を挿入することが必要になることである。

第二の課題は、信号間のクロストークが大きくなることである。信号を水平方向に引き回す部分では均一な伝送線路構造をとることができるのでクロストークの対策を講じることができるが、信号を配線層間に垂直に引き回す部分ではノイズ対策を施した伝送線路構造をとることができないため、クロストークの影響が生じやすくなる。上記の各特許文献記載の多層配線基板では信号端子が外側に集中して配置されるため、隣接した信号端子間でのクロストークが信号品質を劣化させてしまう。

例えば、図１６の場合、信号端子１０５と１０６、信号端子１０７と１０８はそれぞれ差動ペアとなっているため、ペア内での電磁結合は問題ない。しかし、信号端子１０６と１０７との電磁結合は異なる信号間の結合であるため、クロストークとなって信号品質を劣化させてしまう。

本発明は以上の点に鑑みなされたもので、少なくとも配線層数を最小限にでき、更には異なる信号間のクロストークを抑制し得る配線基板及び半導体装置を提供することを目的とする。

上記の目的を達成するため、本発明の配線基板は、基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部と、基板表面の配線層に積層された複数の配線層とを有し、
上記半導体デバイス実装部は、接続端子として、半導体デバイス実装部の中心から外周に向かう方向に縦列に並んだそれぞれ二個の信号端子からなる複数の信号端子対と、隣接する信号端子対の間に配置された、グランド端子又は電源端子とを備え、
縦列に並んだ複数の信号端子対のそれぞれの二個の信号端子のうちの一方の信号端子に接続された信号配線を、複数の配線層のうちの同一の第１の配線層に形成し、複数の信号端子対のそれぞれの二個の信号端子のうちの他方の信号端子に接続された信号配線を、複数の配線層のうちの第１の配線層に隣接した同一の第２の配線層に形成することによって、信号端子対を構成する二個の信号端子に接続された２本の信号配線が第１及び第２の配線層に形成された差動伝送線路を構成することを特徴とする。

また、上記の目的を達成するため、本発明の半導体装置は、基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部と、基板表面の配線層に積層された複数の配線層と、半導体デバイス実装部に実装された半導体デバイスとを有し、
上記半導体デバイス実装部は、接続端子として、半導体デバイス実装部の中心から外周に向かう方向に縦列に並んだそれぞれ二個の信号端子からなる複数の信号端子対と、隣接する信号端子対の間に配置された、グランド端子又は電源端子とを備え、
縦列に並んだ複数の信号端子対のそれぞれの二個の信号端子のうちの一方の信号端子に接続された信号配線を、複数の配線層のうちの同一の第１の配線層に形成し、複数の信号端子対のそれぞれの二個の信号端子のうちの他方の信号端子に接続された信号配線を、複数の配線層のうちの第１の配線層に隣接した同一の第２の配線層に形成することによって、信号端子対を構成する二個の信号端子に接続された２本の信号配線が第１及び第２の配線層に形成された差動伝送線路を構成することを特徴とする。

本発明によれば、差動ペアを構成する二つの信号端子からなる信号端子対を縦列に並べ、その二つの信号端子にそれぞれ接続された信号配線を隣接した異なる配線層に形成する構成をとることによって、基板の配線層数を最小限にすることができる。これにより、本発明によれば、基板の歩留まりを下げ、また製造コストを下げることができる。さらに基板の薄型化、軽量化を図ることができる。

本発明の半導体装置の第１の実施形態の斜視図である。 図１中の半導体素子２の基板実装面の端子を表す上面図である。 図１の点線で囲われた部分Ａの配線基板１の内部を表す斜視図である。 本発明の半導体装置の第２の実施形態における信号端子が２辺に配置された半導体素子の実装面の図である。 本発明の半導体装置の第３の実施形態における接続端子が千鳥状に配置された半導体素子の実装面の図である。 図３の配線基板の第二配線層８の実施例１の上面図である。 図３の配線基板の第三配線層９の実施例１の上面図である。 本発明の半導体装置の実施例２の断面図である。 図８中の第二配線層のパターン図である。 図８中の第三配線層のパターン図である。 実施例２の半導体素子を実装し、コプレーナ配線で配線した配線基板の一例の断面図である。 特許文献１に示されている半導体デバイスを実装した配線基板内の断面図である。 半導体素子の信号端子が半導体デバイスの４辺と２辺に配置されている各例を表す上面図である。 配線基板に用いられる一般的な差動配線構造の断面図である。 配線基板におけるビアランド間の配線パターンの一例を示す上面図である。 配線基板の配線パターンの一例の斜視図である。

次に、本発明の各実施形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明になる半導体装置の第１の実施形態の斜視図を示す。図１に示すように、第１の実施形態の半導体装置は、配線基板１の上面に半導体素子２が実装されている。

図２は、図１中の半導体素子２の基板実装面の端子を表す上面図である。図２に示すように、半導体素子２は、黒丸で示すグランド端子又は電源端子と、斜線を付した丸印で示す信号端子を有する。信号端子からは高速信号が入出力される。グランド端子又は電源端子は、それぞれ同一の電位を有するため、基板上ではグランド端子同士、電源端子同士を接続することができる。これに対し、信号端子は一つの端子について一本の信号配線を形成して、配線基板１の外側に配線を展開している。

この半導体素子２は、４辺に信号端子が配置され、４つの方向に信号を引き出して展開する。これらの信号端子は、二つで一対の差動ペアを構成し、互いに振幅が同じで符号が逆の信号が入出力される。これらの差動ペアの信号端子対は、それぞれの信号配線の引き出し方向に対して縦列に配置されている。そして、信号配線の引き出し方向に対して縦方向に隣接した差動ペア同士の間には、グランド端子が配置される。

例えば、差動ペアの信号端子対を成す２つの信号端子３ａと３ｂは、図２中、右方向に信号配線を引き出し、それらはそれぞれ信号配線の引き出し方向に対して縦に並んでいる。そして、差動ペアの信号端子対を成す２つの信号端子３ａと３ｂの間にはグランド端子５が配置されている。同様に、差動ペアの信号端子対を成す２つの信号端子４ａと４ｂは、図２中、下方向に信号配線を引き出すので、図２上では互いに上下に並ぶように配置される。そして、差動ペアの信号端子対を成す２つの信号端子４ａと４ｂの間には、グランド端子６が配置される。なお、展開した信号配線は配線基板の下部に形成したＢＧＡランドと接続する場合もあれば、配線基板の上面に実装された他の半導体素子（図示されていない）と接続する場合もある。

図３は、図１の点線で囲われた部分Ａの配線基板１の内部の斜視図であり、図２の点線で囲われた部分Ｂ内の端子と接続する配線を図示している。図３では、半導体素子２が実装される配線層を第一配線層７とし、そこから第四配線層１０までを図示している。また、半導体素子の端子群のうち最も外側の端子を一列目とすると、一列目の信号端子１１と２列目の信号端子１２、四列目の信号端子１４と五列目の信号端子１５とが差動ペアを構成している。三列目の信号端子１３はグランド電極で、第四配線層１０に形成されたグランド電極２１と層間接続ビア２０で接続されている。ここで、一列目の信号端子１１に接続された信号配線１６は第二配線層８に、二列目の信号端子１２に接続された信号配線１７は第三配線層９に形成され、差動伝送路を構成している。同様に、四列目の信号端子１４に接続された信号配線１８は第二配線層８に、五列目の信号端子１５に接続された信号配線１９は第三配線層９に形成され、差動伝送路を構成している。

このように、四列目の信号端子１４から引き出された信号配線１８が第二配線層８に形成され、それよりも外側である二列目信号端子１２から引き出された信号配線１７が形成された第三配線層９よりも上の信号配線層に形成されている。また、信号配線１８が、外側の信号端子１２、１３と接続された層間接続ビア２２，２０と交差して展開されている。

このように、本実施形態によれば、差動ペアを構成する二つの信号端子からなる信号端子対を信号の引き出し方向に対して縦列に並べることにより、引き出し方向に対して横方向に隣接した端子は異なる差動ペアが配置されることになる。従って、本実施形態では、それら横方向に隣接した端子同士は独立した電位を有しており結合させる必要がないため、隣接した端子の直下のビアランド間に内側の端子に接続された別の信号配線を通すことができる。これに対し、差動ペアの信号端子対を並列に並べるとその間の信号配線を通すことができなくなる。従って縦列に並べることにより、一つの配線層でより多くの信号配線を展開することができ、基板全体の配線層数を減らすことができる。

また、本実施形態によれば、差動ペアの信号端子対に接続される２本の信号配線を隣接した配線層に形成するタンデム構造またはダイアゴナル構造をとることにより、外側の端子直下のビアランド間に通す信号配線の数を一本ずつ任意に増やすことができる。これに対し、２本の信号配線を同じ配線層に形成するコプレーナ構造をとると、外側のビアランド間に通す信号配線の数は２の倍数で増やさなければならない。このように、本実施形態によれば、タンデム構造またはダイアゴナル構造をとることにより、一つの配線層で展開する信号配線の数を最大にすることができ、基板全体の配線層数を減らすことができる。

更に、本実施形態によれば、二列目の信号端子１２と四列目の信号端子１４に接続された層間接続ビアの間にグランドの層間接続ビア２０を配置することにより、この層間接続ビア２０がシールドの役割を果たし、差動ペアの異なる信号間のクロストークを抑制することができる。

なお、本実施形態は配線基板１上に半導体素子２が一つだけ実装されている例であるが、本発明の適用はこれに限るものではない。すなわち、配線基板１上に複数個の半導体素子が実装されていて、それらの半導体素子間を接続する配線に関しても本発明を適用することができる。

また、本実施形態では配線基板１上に実装されるデバイスを半導体素子２としているが、実装されるデバイスはこれに限るものではない。すなわち、半導体を微細基板上に実装した半導体パッケージを配線基板１上に実装する場合にも本発明を適用することができる。

（第２の実施形態）
図４は、本発明になる半導体装置の第２の実施の形態における半導体素子の基板実装面の端子を表す上面図を示す。上記の第１の実施形態では信号端子が４辺に配置された半導体素子を実装する例を示したが、本発明の配線基板はこれに限るものではない。すなわち、本発明で開示される技術は信号端子が３辺、２辺、１辺のみに配置された半導体素子を実装する配線基板にも用いることができる。その一例として、本実施の形態では、図４に示すように、半導体素子の実装面には信号端子が２辺に配置されている。

この図４に示す半導体素子において、黒丸で示すグランド端子又は電源端子と、斜線を付した丸印で示す信号端子を有する。信号端子からは高速信号が入出力される。グランド端子又は電源端子は、それぞれ同一の電位を有するため、基板上ではグランド端子同士、電源端子同士を接続することができる。これに対し、信号端子は一つの端子について一本の信号配線を形成して、配線基板の外側に配線を展開している。ここでは信号配線は左右の方向に引き出される。そして、最も外側から一列目と二列目の信号端子が差動ペアを構成し、同様に四列目と五列目の信号端子が差動ペアを構成する。このような端子を有する半導体素子においても、差動ペアを構成する端子を信号の引き出し方向に縦列に並べ、間にグランド端子または電源端子を配置する上記の信号配線の構造を用いることにより、低クロストークの配線構造を少ない配線総数で実現する配線基板を提供することができる。

（第３の実施形態）
図５は、本発明になる半導体装置の第３の実施の形態における半導体素子の基板実装面の端子を表す上面図を示す。本実施の形態は、信号端子が格子状に配置された半導体素子ではなく、その他の形状として信号端子が千鳥状に配置された例を示す。

図５に示す半導体素子は、それぞれ千鳥状に配置された黒丸で示すグランド端子又は電源端子と、斜線を付した丸印で示す信号端子を有する。信号端子は一つの端子について一本の信号配線を形成して、配線基板の外側に配線を展開している。ここでは信号配線は左右の方向に引き出される。そして、最も外側から一列目と二列目の信号端子が差動ペアを構成し、同様に四列目と五列目の信号端子が差動ペアを構成する。このような端子を有する半導体素子においても、差動ペアを構成する端子を信号の引き出し方向に縦列に並べ、間にグランド端子または電源端子を配置する上記の信号配線の構造を用いることにより、低クロストークの配線構造を少ない配線総数で実現する配線基板を提供することができる。

次に、具体的な実施例を用いて、第１の実施形態の配線基板のパターンを説明する。

図６は、図３の配線基板の第二配線層８の実施例１の上面図、図７は、図３の配線基板の第三配線層９の実施例１の上面図を示す。この配線基板はビルドアップ基板で構成される。

ビアランド間の間隔ｐは半導体素子の端子ピッチで決まり、ビアランドの直径ｄや配線幅Ｌ、配線間の間隔Ｓの最小値は配線基板の製造プロセスの能力で決まる。一般に、端子ピッチｐの半導体素子を実装する場合、ビアランド間にｎ本の配線を通すためには、次式の不等式が成立しなければならない。

ｎＬ＋（ｎ＋１）Ｓ≦ｐ−ｄ
この実施例の半導体素子の端子ピッチはｐ＝２００μｍであり、また配線基板のプロセス能力はｄ≧１３０μｍ、Ｓ≧２０μｍ、Ｌ≧２５μｍである。これらの値を上記の不等式に代入するとｎ≦１０／９となり、ビアランド間に１本の配線を形成できることになる。

第二配線層８の上面図である図６において、ビアランド２３と２５、ビアランド２４と２６、ビアランド２９と３１、ビアランド３０と３２に接続される配線が差動伝送路を構成する。この実施例の半導体素子と配線基板の場合にはビアランド間に１本の配線を形成できるので、ビアランド２９に接続された信号配線３４をビアランド２７と２８、２５と２６、２３と２４の間に形成する。

一方、第三配線層９の上面図である図７において、ビアランド３５は第二配線層に形成された図６のビアランド２５と層間接続ビアで接続されており、同様にビアランド３６は図６のビアランド２６と、ビアランド３７は図６のビアランド２７と、ビアランド３８は図６のビアランド２８と、ビアランド３９は図６のビアランド３１と、ビアランド４０は図６のビアランド３２とそれぞれ層間接続ビアで接続されている。第三配線層は、第二配線層と同様にビアランド間に１本の信号配線を形成できるので、図７に示すように、ビアランド３９に接続された信号配線４３を二列目のビアランド３５と３６の間に、また三列目のビアランド３７と３８の間に通している。

そして、第二配線層の信号配線３３と第三配線層の信号配線４１とが差動伝送路を構成している。同様に、第二配線層の信号配線３４と第三配線層の信号配線４３、信号配線１６と４２、信号配線１８と４４とがそれぞれ差動伝送路を構成している。

このように、実装する半導体素子の端子ピッチと配線基板の製造プロセスとに応じてビアランド間に通せる信号配線の最大本数が決定する。それに対し、差動配線を構成する２本の配線を隣接した異なる配線層に配置するタンデム構造またはダイアゴナル構造とすることにより、ビアランド間に形成可能な最大配線本数と同数の配線を実際に割り当てることができ、同じ配線層に異なる差動ペアの信号配線を形成することにより、少ない配線総数で信号を展開することができる。

次に、この配線基板の材料について説明する。

ビルドアップ基板は、半導体素子を実装するインターポーザー基板として、現在最も微細配線が可能な基板である。基板材料にはエポキシ系の樹脂が用いられる。しかし、材料はこれに限るものではなく、また基板はビルドアップ基板に限るものではなく、様々な多層基板を用いることができる。例えば、有機材料（エポキシ、ポリイミド、フッ素樹脂、ＰＰＥ樹脂、フェノール樹脂等）を使用した基板や、セラミック、ガラス、コンポジット材などの絶縁材料を用いた基板を用いることができる。各層のパターニングの形成はエッチングや印刷等の技術を用いる。また層間接続ビアは、絶縁材料にレーザー照射やドリル加工によって穴を形成し、金属ペースト充填やめっき等によって導通させることによって形成する。

次に、本発明の実施例２を説明する。実施例１では半導体素子の周囲に、差動信号ペアが２組縦列に並ぶ場合について述べた。本実施例は、差動信号ペアが３組縦列に並ぶ例である。

図８は、本発明になる半導体装置の実施例２の断面図を示す。この図８は対称軸Ｃ−Ｃ’を中心に半導体装置の半分だけを図示している。図８において、半導体素子４５は、配線基板４６の上に実装されている。配線基板４６はビルドアップ基板であり、コア基板６４の上面にビルドアップ層６５が、下面にビルドアップ層６６がそれぞれ積層されている。また、コア基板６４の両面に配線層５９と６０が形成され、その上下にビルドアップ層が３層ずつ積層されている。

ビルドアップ層６５は３層の配線層が積層されており、そのうち半導体素子４５が実装される最上位層を第一配線層５６と呼び、以下第二配線層５７、第三配線層５８と呼ぶものとする。また、コア基板６４の上面に形成された配線層５９を第四配線層と呼ぶことにする。

また、半導体素子４５に形成された端子のうち、外側から一列目の端子４７と二列目の端子４８が差動ペアを構成する信号端子、一列おいて、同様に四列目の端子５０と五列目の端子５１とが、また７列目の端子５３と８列目の端子５４とがそれぞれ差動ペアを構成している。これら３組の差動ペア同士の間には、グランド端子４９、５２がそれぞれ配置され、それらグランド端子は層間接続ビアで第四配線層５９に設けられたグランドプレーンに接続されて互いに短絡された後、基板の裏面に形成された配線基板の接続端子（ＢＧＡボール）６７に接続される。

この半導体素子４５の端子間ピッチｐは２５０μｍであり、ビルドアップ基板の製造プロセスの能力は、ビアランドの直径ｄがｄ≧１３０μｍ、配線幅ＬがＬ≧２０μｍ、配線間の間隔ＳがＳ≧２５μｍである。従って、ランド間に形成できる配線の本数ｎは、前述した不等式からｎ≦２＋（１／９）となる。これにより、同じ列の隣接する２つのビアランド間には、図１５（ａ）に示すように２本の配線を形成できる。

上記の３組の差動ペアの各組の差動ペアの一つの端子に接続された配線は第二配線層５７で展開され、差動ペアのもう一つの端子に接続された配線は第三配線層５８で展開される。すなわち、第一の差動ペアの端子４７、第二の差動ペアの端子５０、第三の差動ペアの端子５３に接続された配線６８、６９、７０がそれぞれ第二配線層５７で展開され、またそれぞれの差動ペアのもう一つの端子である第一の差動ペアの端子４８、第二の差動ペアの端子５１、第三の差動ペアの端子５４に接続された配線が第三配線層５８で展開される。

これらの配線パターンを図９、図１０を用いて更に詳細に説明する。図９は、第二配線層５７のパターン図、図１０は、第三配線層５８のパターン図である。図９に示すように、第二配線層５７の同じ列の隣接する２つのビアランド間には２本の配線を形成することができるので、半導体素子の一列目の端子に接続されたビアランド７４と８３の間、２列目の端子に接続されたビアランド７５と８４の間、三列目の端子に接続されたビアランド７６と８５の間に、四列目の端子５０とビアランド７７に接続された信号配線６９と、七列目の端子５３とビアランド８０に接続された信号配線７０の計２本の配線を形成する。一方、ビアランド７５、７６、７８、７９、８１、６９に接続された信号配線やグランドは、層間接続ビアで下の第三配線層５８に接続する。

また、図１０において、第三配線層５８のビアランド８６は層間ビアで図９に示した第二配線層５７のビアランド７５と接続されている。同様に、ビアランド８７は図９のビアランド７６と、ビアランド８８は図９のビアランド７８と、ビアランド８９は図９のビアランド７９と、ビアランド９０は図９のビアランド８１と、ビアランド９１は図９のビアランド８２とそれぞれ層間ビアで接続される。ビアランド８６はこの第三の配線層５８では最も外側に位置しているので、そのまま外側に配線７１を引き出す。また、ビアランド８８と９０はビアランド８６と９２、ビアランド８７と９３との間を通って外部に配線７２と配線７３を引き出す。

そして、図９に示した信号配線６８と図１０に示す信号配線７１とが差動伝送路を構成する。同様に、図９に示した信号配線６９と図１０に示す信号配線７２とが、また、図９に示した信号配線７０と図１０に示す信号配線７３とが、それぞれ差動伝送路を構成する。伝送路の構造はタンデム構造あるいはダイアゴナル構造とする。

また、三列目の信号端子４９に接続された第二配線層５７のビアランド７６は第三配線層５８のビアランド８７と接続され、さらに半導体素子のグランド端子や第四配線層５９に形成されたグランド電極と層間接続ビアで接続される。これにより、三列目の信号端子４９から第四配線層５９のグランド電極まで層間接続ビアで接続された構造は、半導体素子の二列目の信号端子４８と四列目の信号端子５０に接続されたビア間のシールドとして機能し、クロストークを抑制することができる。

同様に、六列目の信号端子５２に接続されたビアランド７９は第三配線層５８のビアランド８９と接続され、更に半導体素子のグランド端子や第四配線層５９に形成されたグランド電極まで一列に層間接続ビアで接続される。この構造は、五列目の信号端子５１と七列目の信号端子５３との間のシールドとして機能する。

この実施例２によれば、上記の構造をとることにより、３組の差動ペアが縦列に並ぶ半導体素子４５を実装する配線基板を、片側のビルドアップ層を３層で引き回すことができ、なおかつ差動ペア間のクロストークを抑制することができる。

図１１は、上記の半導体素子４５を実装し、コプレーナ配線で配線した配線基板の一例の断面図を示す。コプレーナ配線を用いる場合、差動ペアを構成する二つの配線を必ず同じ配線層に配置しなければならない。上記の実施例の場合は、半導体素子４５と配線基板の組み合わせではビアランド間に最大２本の配線しか形成できない。図１１に示すように、最外周のビアランド間にこのビアランドと差動ペアを構成するもう一方のビアランドから引き出された配線９４を通すと、残り一本しか配線を形成することができず、差動ペアを構成する２本の配線を通すことができないので、その差動ペアは別の配線層で引き回さざるを得なくなる。従って、コプレーナ構造を用いる場合には、一組目の差動ペアは第二配線層で、二組目の差動ペアは第四配線層で、三組目の差動ペアは第六配線層で展開することになり、コア層の上部に合計６層のビルドアップ層が必要となる。

このように、図１１に示したコプレーナ構造の配線基板に比べ、本実施例によれば、必要な配線総数を減らすことができる。ビルドアップ基板の場合には、コア層の上下に同じ層数のビルドアップ層を積層しなければ基板の対象性が崩れて応力が発生し、基板が反ってしまう。従って必ず同じ層数のビルドアップ層を積層する必要があるので、図１１のコプレーナ構造をとる場合には上下に合計１２層のビルドアップ層を積層することになるのに対し、本実施例の図８に示す構造では合計６層に抑えることができる。従って、本実施例によれば、基板の配線層数を減らすことができ、歩溜まりの向上やコストの低減を図ることができる。

本発明の活用例として、サーバー、ルーター、コンピュータ、通信装置等に使用される半導体装置が挙げられる。

１ 配線基板
２、４５、９５ 半導体素子
３ａ、３ｂ 差動対を成す信号端子
４ａ、４ｂ 差動対を成す信号端子
５、６ グランド端子
７ 第一配線層
８ 第二配線層
９ 第三配線層
１０ 第四配線層
１１ 一列目の信号端子
１２ 二列目の信号端子
１３ 三列目の信号端子
１４ 四列目の信号端子
１５ 五列目の信号端子
１６〜１９、３３、３４、４１〜４４、６８〜７３、９４、９８ 信号配線
２０ ３列目の層間接続ビア
２１ グランド電極
２２ ２列目の層間接続ビア
２３、２４ 一列目の端子に接続されたビアランド
２５、２６、３５、３６ 二列目の端子に接続されたビアランド
２７、２８、３７、３８ 三列目の端子に接続されたビアランド
２９、３０ 四列目の端子に接続されたビアランド
３１、３２、３９、４０ 五列目の端子に接続されたビアランド
４６ ビルドアップ基板
４７〜５５ 半導体素子の接続端子
５６〜６３ 第一配線層〜第八配線層
６４ コア基板
６５、６６ ビルドアップ層
６７ 配線基板の接続端子
７４〜８５、８６〜９３、９９ ビアランド
９６ 半導体素子の実装用端子
９７ 基板の実装用端子
９８ 信号配線

Claims (11)

1. 基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部と、
   前記基板表面の配線層に積層された複数の配線層とを有し、
   前記半導体デバイス実装部は、
   前記接続端子として、前記半導体デバイス実装部の中心から外周に向かう方向に縦列に並んだそれぞれ二個の信号端子からなる複数の信号端子対と、
   隣接する前記信号端子対の間に配置された、グランド端子又は電源端子とを備え、
   縦列に並んだ前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの一方の信号端子に接続された信号配線を、前記複数の配線層のうちの同一の第１の配線層に形成し、前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの他方の信号端子に接続された信号配線を、前記複数の配線層のうちの前記第１の配線層に隣接した同一の第２の配線層に形成することによって、前記信号端子対を構成する前記二個の信号端子に接続された２本の前記信号配線が前記第１及び第２の配線層に形成された差動伝送線路を構成することを特徴とする配線基板。
2. 基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部と、
   前記基板表面の配線層に積層された複数の配線層とを有し、
   前記半導体デバイス実装部は、
   前記接続端子として、前記半導体デバイス実装部の中心から外周に向かう方向に縦列に並んだそれぞれ二個の信号端子からなる複数の信号端子対と、
   隣接する前記信号端子対の間に配置された、グランド端子又は電源端子とを備え、
   縦列に並んだ前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの一方の信号端子に接続された信号配線を、前記複数の配線層のうちの同一の第１の配線層に形成し、前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの他方の信号端子に接続された信号配線を、前記複数の配線層のうちの前記第１の配線層に隣接した同一の第２の配線層に形成することによって、前記信号端子対を構成する前記二個の信号端子に接続された２本の前記信号配線が前記第１及び第２の配線層に形成された差動伝送線路を構成すると共に、
   前記信号端子対の間に挟まれて配置された前記グランド端子又は電源端子から、前記信号配線が形成された前記第１及び第２の配線層よりも前記基板表面の配線層から遠い第３の配線層まで層間接続ビアが形成されていることを特徴とする配線基板。
3. 前記半導体実装部の前記接続端子が格子状に並んでいることを特徴とする請求項１又は２記載の配線基板。
4. 前記半導体実装部の前記接続端子が千鳥状に並んでいることを特徴とする請求項１又は２記載の配線基板。
5. 縦列に並んだ前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの一方の信号端子に接続された第１の信号配線のうち一以上の第１の信号配線は、少なくとも前記第１及び第２の配線層間に形成された層間接続ビアのビアランドのうち、前記第１の配線層上の同じ列のビアランドの間に配置され、前記他方の信号端子に接続された第２の信号配線のうち一以上の第２の信号配線は、少なくとも前記第１及び第２の配線層間に形成された層間接続ビアのビアランドのうち、前記第２の配線層上の同じ列のビアランドの間に配置されることを特徴とする請求項１乃至４のうちいずれか一項記載の配線基板。
6. 基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部と、
   前記基板表面の配線層に積層された複数の配線層と、
   前記半導体デバイス実装部に実装された半導体デバイスとを有し、
   前記半導体デバイス実装部は、
   前記接続端子として、前記半導体デバイス実装部の中心から外周に向かう方向に縦列に並んだそれぞれ二個の信号端子からなる複数の信号端子対と、
   隣接する前記信号端子対の間に配置された、グランド端子又は電源端子とを備え、
   縦列に並んだ前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの一方の信号端子に接続された信号配線を、前記複数の配線層のうちの同一の第１の配線層に形成し、前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの他方の信号端子に接続された信号配線を、前記複数の配線層のうちの前記第１の配線層に隣接した同一の第２の配線層に形成することによって、前記信号端子対を構成する前記二個の信号端子に接続された２本の前記信号配線が前記第１及び第２の配線層に形成された差動伝送線路を構成することを特徴とする半導体装置。
7. 基板表面の配線層にエリア状に形成された接続端子からなる半導体デバイス実装部と、
   前記基板表面の配線層に積層された複数の配線層と、
   前記半導体デバイス実装部に実装された半導体デバイスとを有し、
   前記半導体デバイス実装部は、
   前記接続端子として、前記半導体デバイス実装部の中心から外周に向かう方向に縦列に並んだそれぞれ二個の信号端子からなる複数の信号端子対と、
   隣接する前記信号端子対の間に配置された、グランド端子又は電源端子とを備え、
   縦列に並んだ前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの一方の信号端子に接続された信号配線を、前記複数の配線層のうちの同一の第１の配線層に形成し、前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの他方の信号端子に接続された信号配線を、前記複数の配線層のうちの前記第１の配線層に隣接した同一の第２の配線層に形成することによって、前記信号端子対を構成する前記二個の信号端子に接続された２本の前記信号配線が前記第１及び第２の配線層に形成された差動伝送線路を構成すると共に、
   前記信号端子対の間に挟まれて配置された前記グランド端子又は電源端子から、前記信号配線が形成された前記第１及び第２の配線層よりも前記基板表面の配線層から遠い第３の配線層まで層間接続ビアが形成されていることを特徴とする半導体装置。
8. 縦列に並んだ前記複数の信号端子対のそれぞれの前記二個の信号端子のうちの一方の信号端子に接続された第１の信号配線のうち一以上の第１の信号配線は、少なくとも前記第１及び第２の配線層間に形成された層間接続ビアのビアランドのうち、前記第１の配線層上の同じ列のビアランドの間に配置され、前記他方の信号端子に接続された第２の信号配線のうち一以上の第２の信号配線は、少なくとも前記第１及び第２の配線層間に形成された層間接続ビアのビアランドのうち、前記第２の配線層上の同じ列のビアランドの間に配置されることを特徴とする請求項６又は７記載の半導体装置。
9. 前記半導体デバイスは、ペアチップの半導体素子であることを特徴とする請求項６乃至８のうちいずれか一項記載の半導体装置。
10. 前記半導体デバイスは、半導体素子を配線基板上に実装した半導体パッケージであることを特徴とする請求項６乃至８のうちいずれか一項記載の半導体装置。
11. 前記信号端子対は、同振幅で逆符号の信号が入出力されることを特徴とする請求項６乃至１０のうちいずれか一項記載の半導体装置。