CN117059606A - 一种半导体封装结构及其形成方法 - Google Patents
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Abstract
本申请提供一种半导体封装结构及其形成方法，所述半导体封装结构包括：基板，所述基板包括第一布线层、位于所述第一布线层表面的核心层、位于所述核心层表面的第二布线层，所述基板表面用于封装芯片；若干高速信号线，分别位于所述第二布线层和第一布线层中并通过若干高速信号过孔结构电连通所述芯片，其中，所述若干高速信号线中的任意一个通过至少两个高速信号过孔结构电连通一个所述芯片；若干地线，分别位于所述第二布线层和第一布线层中并通过若干地线过孔结构电连通所述芯片。本申请的技术方案可以在不增加封装结构层数和厚度的情况下避免高速信号间的串扰。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体封装结构及其形成方法。
背景技术
在半导体结构的封装设计过程中，信号间的串扰是影响封装和PCB基板设计质量的重要指标之一，所以降低信号间的串扰就成了封装或PCB设计过程无法避开的问题，特别是对于高速并行接口，尤其是信号速率超过10Gbps以上的设计方案，优化信号间的串扰质量尤为重要。
因此，有必要提供一种半导体封装结构，避免高速信号间的串扰。
发明内容
本申请提供一种半导体封装结构及其形成方法，可以在不增加封装结构层数和厚度的情况下避免高速信号间的串扰。
本申请的一个方面提供一种半导体封装结构，包括：基板，所述基板包括第一布线层、位于所述第一布线层表面的核心层、位于所述核心层表面的第二布线层，所述基板表面用于封装芯片；若干高速信号线，分别位于所述第二布线层和第一布线层中并通过若干高速信号过孔结构电连通所述芯片，其中，所述若干高速信号线中的任意一个通过至少两个高速信号过孔结构电连通一个所述芯片；若干地线，分别位于所述第二布线层和第一布线层中并通过若干地线过孔结构电连通所述芯片。
在本申请的一些实施例中，所述基板表面包括x方向和y方向，所述x方向和y方向垂直，所述若干高速信号过孔结构与所述若干地线过孔结构在x方向排列成行，所述若干高速信号过孔结构与所述若干地线过孔结构在y方向排列成列。
在本申请的一些实施例中，在每一行中，每所述至少两个高速信号过孔结构与每所述一个地线过孔结构呈交替式排布，任意相邻的两行所述若干高速信号过孔结构与所述若干地线过孔结构错位排布。
在本申请的一些实施例中，相邻的高速信号过孔结构在x方向的间距为270至290微米，相邻的高速信号过孔结构在y方向的间距为310至330微米,相邻的高速信号过孔结构和地线过孔结构在x方向的间距为240至250微米，相邻的高速信号过孔结构和地线过孔结构在y方向的间距为310至330微米。
在本申请的一些实施例中，所述基板还包括：若干电源线，位于所述第一布线层中通过电源过孔结构分别与每个芯片电连通。
在本申请的一些实施例中，所述电源过孔结构的位置被设置为所述电源过孔结构不与所述若干高速信号过孔结构与所述若干地线过孔结构发生信号交叉。
在本申请的一些实施例中，所述若干地线中的任意一个通过一个地线过孔结构电连通一个所述芯片。
在本申请的一些实施例中，所述基板还包括：接地结构，与所述地线电连通并将所述地线接地。
本申请的另一个方面还提供一种半导体封装结构的形成方法，包括：提供基板，所述基板包括：第一布线层、位于所述第一布线层表面的核心层、位于所述核心层表面的第二布线层，所述基板表面包括用于封装芯片的芯片区域；若干高速信号线，分别位于所述第二布线层和第一布线层中并通过若干高速信号过孔结构电连通所述芯片区域，其中，所述若干高速信号线中的任意一个通过至少两个高速信号过孔结构电连通一个所述芯片区域；若干地线，分别位于所述第二布线层和第一布线层中并通过若干地线过孔结构电连通所述芯片区域；在所述芯片区域中封装芯片。
在本申请的一些实施例中，所述基板表面包括x方向和y方向，所述x方向和y方向垂直，所述若干高速信号过孔结构与所述若干地线过孔结构在x方向排列成行，所述若干高速信号过孔结构与所述若干地线过孔结构在y方向排列成列。
在本申请的一些实施例中，在每一行中，每所述至少两个高速信号过孔结构与每所述一个地线过孔结构呈交替式排布，任意相邻的两行所述若干高速信号过孔结构与所述若干地线过孔结构错位排布。
在本申请的一些实施例中，相邻的高速信号过孔结构在x方向的间距为270至290微米，相邻的高速信号过孔结构在y方向的间距为310至330微米,相邻的高速信号过孔结构和地线过孔结构在x方向的间距为240至250微米，相邻的高速信号过孔结构和地线过孔结构在y方向的间距为310至330微米。
在本申请的一些实施例中，所述基板还包括：若干电源线，位于所述第一布线层中通过电源过孔结构分别与每个芯片区域电连通。
在本申请的一些实施例中，所述电源过孔结构的位置被设置为所述电源过孔结构不与所述若干高速信号过孔结构与所述若干地线过孔结构发生信号交叉。
在本申请的一些实施例中，所述若干地线中的任意一个通过一个地线过孔结构电连通一个所述芯片区域。
在本申请的一些实施例中，所述基板还包括：接地结构，与所述地线电连通并将所述地线接地。
本申请提供一种半导体封装结构及其形成方法，将高速信号线同时分布于核心层上方的第二布线层与核心层下方的第一布线层中，再将高速信号线与地线以交错式交替排布，可以在不增加封装结构层数和厚度的情况下避免高速信号间的串扰。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。 其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体封装结构的示意图；
图2至图4为本申请实施例所述的半导体封装结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体封装结构的示意图。
参考图1所示，本申请所述的一种半导体封装结构包括：基板100，所述基板100包括第一布线层110、位于所述第一布线层110表面的核心层120、位于所述核心层120表面的第二布线层130，所述基板100表面封装有第一芯片170和第二芯片180；若干高速信号线150，位于所述第二布线层130中并通过若干高速信号过孔结构151电连通所述第一芯片170和第二芯片180；若干地线140，分别位于所述第二布线层130、所述核心层120和所述第一布线层110中并通过若干地线过孔结构141电连通所述第一芯片170和第二芯片180，部分地线过孔结构141通过接地结构142接地；若干电源线160，位于所述第一布线层110中通过电源过孔结构161分别与第一芯片170和第二芯片180电连通。
需要说明的是，出于简洁的目的，图1仅示意性地展示了部分关键结构。例如，图1中仅展示了一个（或者说一层）高速信号线150，但实际上高速信号线150可以有多个（或者说多层）；所述地线140的数量也可以更多；图1中的过孔结构（包括高速信号过孔结构151、地线过孔结构141和电源过孔结构161）均简化为矩形柱形状，但实际上过孔结构包括竖直方向上的多个通孔（via）和金属层（metal），通孔和金属层构成的过孔结构本身为本领域技术人员所熟知的结构，因此本申请将其简化，并不影响本领域技术人员对技术方案的理解。总的来说，本申请的附图（包括图1以及后续的附图）均仅展示了部分核心关键结构，其他在半导体封装结构中本领域技术人员熟知的结构被省略，但并不代表它们不存在。
参考图1所示，在图1所示的高速并行接口封装设计所采用的布线方案中，将高速信号线150都布在核心层120以上，利用叠层多的优势，规避掉核心层120以下的信号线通过机钻孔引入较大串扰的问题。然而，这样虽然可以一定程度上解决高速信号间串扰的问题，但由于只能在核心层120以上的第二布线层130布线，对于位宽较宽的，芯片边缘（Dieedge）宽度受限的并行接口，就需要较多层的金属层来布线，这样封装（package）的层数很有可能设计到10层以上，甚至到20层，这样就大大增加了封装设计的成本，降低产品的竞争力。
基于此，仍然需要提供一种半导体封装结构，能够在不增加封装结构层数和厚度的情况下避免高速信号间的串扰。
图2至图4为本申请实施例所述的半导体封装结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体封装结构的形成方法进行详细说明。
参考图2所示，提供基板200，所述基板200包括：第一布线层210、位于所述第一布线层210表面的核心层220、位于所述核心层220表面的第二布线层230，所述基板200表面包括用于封装芯片的芯片区域。
在本申请的一些实施例中，所述基板200为封装（package）基板。
在本申请的一些实施例中，所述第一布线层210用于高速信号布线及电源布线和接地布线；所述核心层220一般位于基板200中部，为基板200的主体芯板，芯板一般比较厚，约0.8毫米左右，主要用于增加基板200的强度，防止出现翘曲，因此核心层220一般不用于走线，仅仅需要让不同的过孔结构穿过即可；所述第二布线层230用于高速信号布线层。
在本申请的一些实施例中，所述第一布线层210的厚度为230至250微米；所述核心层220的厚度为810微米至830微米；所述第二布线层230的厚度为230至250微米。
在本申请的一些实施例中，所述基板200表面包括的用于封装芯片的芯片区域为多个，本申请实施例以两个芯片区域作为示范。具体地，本申请实施例以所述基板200上包括分别用于封装第一芯片和第二芯片的第一芯片区域201和第二芯片区域202作为示范。但本领域技术人员应当理解，这并不是对本申请的限制，本申请中所述的芯片区域可以为多个，封装的芯片种类也不限制。
继续参考图2所示，所述基板200还包括：若干高速信号线250，分别位于所述第二布线层230和第一布线层210中并通过若干高速信号过孔结构251电连通所述第一芯片区域201和第二芯片区域202，其中，所述若干高速信号线250中的任意一个通过至少两个高速信号过孔结构251电连通一个所述芯片区域（本申请中为第一芯片区域201或第二芯片区域202）。
需要说明的是，出于简洁的目的，图2仅示意性地展示了部分关键结构。例如，图2的第二布线层230和第一布线层210中分别仅展示了一个（或者说一层）高速信号线250，但实际上高速信号线250可以有多个（或者说多层）。此外，图2中的高速信号过孔结构251简化为矩形柱形状，但实际上高速信号过孔结构251包括竖直方向上的多个通孔（via）和金属层（metal），通孔和金属层构成的过孔结构本身为本领域技术人员所熟知的结构，因此本申请将其简化，并不影响本领域技术人员对技术方案的理解。后续提到的地线和地线过孔结构以及电源线和电源过孔结构也是同样的情况，后续不再赘述。
在本申请的一些实施例中，所述高速信号线250用于芯片之间高速信号的传递，例如信号速率超过8Gbps以上的信号，尤其是信号速率超过10Gbps以上的信号。因此，高速信号线250最终会电连接至芯片中的高速接口（I/O Bump结构）。
在本申请的一些实施例中，参考图2中虚线框290所示的位置，所述若干高速信号线250中的任意一个通过至少两个高速信号过孔结构251电连通一个所述芯片区域（例如第一芯片区域201）。
在本申请的一些实施例中，所述高速信号线250部分位于第二布线层230中，部分位于第一布线层210中，将高速信号线250从核心层220以上扩展到核心层220以下，整体上可以缩减封装层数和厚度，降低封装生产成本。
继续参考图2所示，所述基板200还包括：若干地线240，分别位于所述第二布线层230、所述核心层220和所述第一布线层210中并通过若干地线过孔结构241电连通所述芯片区域（本申请例如为所述第一芯片区域201和第二芯片区域202）。
在本申请的一些实施例中，所述地线240用于将芯片接地。具体地，在本申请的一些实施例中，所述基板200还包括：接地结构242，通过部分地线过孔结构241与所述地线240电连通并将所述地线240接地。
在本申请的一些实施例中，所述若干地线240中的任意一个通过一个地线过孔结构241电连通一个所述芯片区域（例如第一芯片区域201或第二芯片区域202）。
继续参考图2所示，在本申请的一些实施例中，所述基板200还包括：若干电源线260，位于所述第一布线层210中通过电源过孔结构261分别与每个芯片区域（例如所述第一芯片区域201和第二芯片区域202）电连通。
在本申请的一些实施例中，所述电源线260用于将芯片接通电源。
在本申请的一些实施例中，为了避免所述电源过孔结构261影响所述高速信号过孔结构251和地线过孔结构241的信号，所述电源过孔结构261的位置被设置为所述电源过孔结构261不与所述若干高速信号过孔结构251与所述若干地线过孔结构241发生信号交叉。例如，所述若干高速信号过孔结构251与所述若干地线过孔结构241设置于芯片区域中央部分的位置，所述电源过孔结构261设置于芯片区域边缘部分的位置，不混杂在地线过孔结构241和高速信号过孔结构251之间。
图3为本申请实施例所述的基板200的第一芯片区域201的俯视图。
参考图3所示，在本申请的一些实施例中，所述基板200表面包括x方向和y方向，所述x方向和y方向垂直，所述若干高速信号过孔结构251与所述若干地线过孔结构241在x方向排列成行，所述若干高速信号过孔结构251与所述若干地线过孔结构241在y方向排列成列。其中，Signal Via表示高速信号过孔结构251，VSS Via表示地线过孔结构241，Powervia表示电源过孔结构261。W表示一个芯片下所有过孔结构的整体宽度，此宽度越小，代表信号过孔排布越密，空间利用率越高。需要说明的是，出于简洁的目的，图3并不是和图2对应的，图3是用于展示第一芯片区域201中所述若干高速信号过孔结构251与所述若干地线过孔结构241和所述若干电源过孔结构261的排布情况。
参考图3所示，在本申请的一些实施例中，在每一行中，每所述至少两个高速信号过孔结构251与每所述一个地线过孔结构241呈交替式排布（以高速信号过孔结构251标记为B，以地线过孔结构241标记为A，也就是A-B-B-A-B-B式的排列），任意相邻的两行所述若干高速信号过孔结构251与所述若干地线过孔结构241错位排布（也就是在y方向上，相邻两行中的高速信号过孔结构251和地线过孔结构241是错位的，不是对准的）。这种ABB式的排列既可以减小一个芯片下所有过孔结构的整体宽度W，从而提高基板空间的利用率，也可以很好地降低高速信号过孔结构之间的串扰。因为高速信号过孔结构之间的串扰得到有效的降低，进而高速信号线可以分布在核心层以下，提高封装叠层的利用率。
继续参考图3所示，在本申请的一些实施例中，相邻的高速信号过孔结构251在x方向的间距Dx(S2S)为270至290微米，相邻的高速信号过孔结构251在y方向的间距Dy(S2S)为310至330微米,相邻的高速信号过孔结构251和地线过孔结构241在x方向的间距Dx(S2G)为240至250微米，相邻的高速信号过孔结构251和地线过孔结构241在y方向的间距Dy(S2G)为310至330微米。调整相邻的高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)可以改变高速信号过孔结构251之间的电场耦合。具体地，减小相邻的高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)可以有效吸收信号的电场，间接降低高速信号过孔结构251的电场耦合。本申请的技术方案在改变了高速信号过孔结构251和地线过孔结构241的排布关系后，通过调整高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)及高速信号过孔结构251和地线过孔结构241之间的间距Dx(S2G)和Dy(S2G)，在有限的空间里使信号之间的耦合能量达到协议要求。
在本申请的一些实施例中，虽然图3仅展示了第一芯片区域201中的过孔结构分布情况，但是本领域技术人员可以由此简单地推断出第二芯片区域202中的过孔结构分布情况。因此在本申请中省略了第二芯片区域202的过孔结构分布情况示意图。
在本申请的一些实施例中，在封装设计过程中，对高速信号过孔结构251和地线过孔241的位置进行调整，通过调整高速信号过孔结构251和地线过孔241之间的间距Dx(S2G)和Dy(S2G)与高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)的大小，使用电磁场仿真软件，对信号间的串扰进行仿真分析对比，找到最佳的距离尺寸值，实现过孔图案和过孔间串扰特性最优化处理。
在本申请的技术方案中，采用高速信号过孔结构251和地线过孔241交错排布摆放的方式，通过调整高速信号过孔结构251和地线过孔241的间距Dx(S2G)和Dy(S2G)、以及高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)的大小，来调整高速信号过孔结构251到高速信号过孔结构251、高速信号过孔结构251到地线过孔241之间电场的分布，从而实现减小信号间的耦合，降低信号间的串扰量，提高封装（PKG）通道特性，进而，改善信号质量，提高眼图裕量，以及提高基板水平空间和垂直方向层叠的利用率。
本申请的技术方案可以有效抑制高速信号过孔251间的串扰，并实现核心层220以下的第一布线层210中的高速信号布线，从而使封装上可用于高速走线的金属层数增加一倍左右。
参考图4所示，在所述芯片区域中封装芯片，在本实施例中即是在所述第一芯片区域201和第二芯片区域202分别封装第一芯片270和第二芯片280。
在本申请的一些实施例中，所述高速信号线250与第一芯片270和第二芯片280的高速接口（I/O Bump结构)电连通。
在本申请的一些实施例中，所述地线240与第一芯片270和第二芯片280中的参考地线Bump结构电连通。
在本申请的一些实施例中，所述电源线260与第一芯片270和第二芯片280中的Power Bump结构电连通。
本申请提供一种半导体封装结构的形成方法，将高速信号线同时分布于核心层上方的第二布线层与核心层下方的第一布线层中，再将高速信号线与地线以交错式交替排布，可以在不增加封装结构层数和厚度的情况下避免高速信号间的串扰。
本申请的实施例还提供一种半导体封装结构，参考图4所示，包括：基板200，所述基板200包括第一布线层210、位于所述第一布线层210表面的核心层220、位于所述核心层220表面的第二布线层230，所述基板200表面用于封装芯片；若干高速信号线250，分别位于所述第二布线层230和第一布线层210中并通过若干高速信号过孔结构251电连通所述芯片，其中，所述若干高速信号线250中的任意一个通过至少两个高速信号过孔结构251电连通一个所述芯片；若干地线240，分别位于所述第二布线层230和第一布线层210中并通过若干地线过孔结构241电连通所述芯片。
参考图4所示，所述基板200包括：第一布线层210、位于所述第一布线层210表面的核心层220、位于所述核心层220表面的第二布线层230，所述基板200表面用于封装芯片。
在本申请的一些实施例中，所述基板200为PCB（印刷电路板）基板。
在本申请的一些实施例中，所述第一布线层210用于高速信号布线及电源布线和接地布线；所述核心层220一般位于基板200中部，为基板200的主体芯板，芯板一般比较厚，约0.8毫米左右，主要用于增加基板200的强度，防止出现翘曲，因此核心层220一般不用于走线，仅仅需要让不同的过孔结构穿过即可；所述第二布线层230用于高速信号布线层。
在本申请的一些实施例中，所述第一布线层210的厚度为230至250微米；所述核心层220的厚度为810微米至830微米；所述第二布线层230的厚度为230至250微米。
在本申请的一些实施例中，所述基板200表面封装有若干芯片，本申请实施例以两个芯片作为示范。具体地，本申请实施例以所述基板200上封装有第一芯片270和第二芯片280作为示范。但本领域技术人员应当理解，这并不是对本申请的限制，本申请中所述的芯片可以为多个，封装的芯片种类也不限制。
继续参考图4所示，所述基板200还包括：若干高速信号线250，分别位于所述第二布线层230和第一布线层210中并通过若干高速信号过孔结构251电连通所述第一芯片270和第二芯片280，其中，所述若干高速信号线250中的任意一个通过至少两个高速信号过孔结构251电连通一个所述芯片（本申请中为第一芯片270或第二芯片280）。
在本申请的一些实施例中，所述高速信号线250用于芯片之间高速信号的传递，例如信号速率超过8Gbps以上的信号，尤其是信号速率超过10Gbps以上的信号。
在本申请的一些实施例中，所述高速信号线250与第一芯片270和第二芯片280的高速接口（I/O Bump结构）电连通。
在本申请的一些实施例中，参考图4中虚线框290所示的位置，所述若干高速信号线250中的任意一个通过至少两个高速信号过孔结构251电连通所述第一芯片270。
在本申请的一些实施例中，所述高速信号线250部分位于第二布线层230中，部分位于第一布线层210中，将高速信号线250从核心层220以上扩展到核心层220以下，整体上可以缩减封装层数和厚度，降低封装生产成本。
继续参考图4所示，所述基板200还包括：若干地线240，分别位于所述第二布线层230、所述核心层220和所述第一布线层210中并通过若干地线过孔结构241电连通所述第一芯片270和第二芯片280。
在本申请的一些实施例中，所述地线240用于将芯片接地。具体地，在本申请的一些实施例中，所述基板200还包括：接地结构242，通过部分地线过孔结构241与所述地线240电连通并将所述地线240接地。
在本申请的一些实施例中，所述地线240与第一芯片270和第二芯片280中的参考地线Bump结构电连通。
在本申请的一些实施例中，所述若干地线240中的任意一个通过一个地线过孔结构241电连通一个所述芯片（例如第一芯片270和第二芯片280）。
继续参考图4所示，在本申请的一些实施例中，所述基板200还包括：若干电源线260，位于所述第一布线层210中通过电源过孔结构261分别与所述第一芯片270和第二芯片280电连通。
在本申请的一些实施例中，所述电源线260用于将芯片接通电源。
在本申请的一些实施例中，所述电源线260与第一芯片270和第二芯片280中的Power Bump结构电连通。
在本申请的一些实施例中，为了避免所述电源过孔结构261影响所述高速信号过孔结构251和地线过孔结构241的信号，所述电源过孔结构261的位置被设置为所述电源过孔结构261不与所述若干高速信号过孔结构251与所述若干地线过孔结构241发生信号交叉。例如，所述若干高速信号过孔结构251与所述若干地线过孔结构241设置于芯片区域中央部分的位置，所述电源过孔结构261设置于芯片区域边缘部分的位置，不混杂在地线过孔结构241和高速信号过孔结构251之间。
参考图3所示，在本申请的一些实施例中，所述基板200表面包括x方向和y方向，所述x方向和y方向垂直，所述若干高速信号过孔结构251与所述若干地线过孔结构241在x方向排列成行，所述若干高速信号过孔结构251与所述若干地线过孔结构241在y方向排列成列。其中，Signal Via表示高速信号过孔结构251，VSS Via表示地线过孔结构241，Powervia表示电源过孔结构261。
参考图3所示，在本申请的一些实施例中，在每一行中，每所述至少两个高速信号过孔结构251与每所述一个地线过孔结构241呈交替式排布（以高速信号过孔结构251标记为B，以地线过孔结构241标记为A，也就是A-B-B-A-B-B式的排列），任意相邻的两行所述若干高速信号过孔结构251与所述若干地线过孔结构241错位排布（也就是在y方向上，相邻两行中的高速信号过孔结构251和地线过孔结构241是错位的，不是对准的）。
继续参考图3所示，在本申请的一些实施例中，相邻的高速信号过孔结构251在x方向的间距Dx(S2S)为270至290微米，相邻的高速信号过孔结构251在y方向的间距Dy(S2S)为310至330微米,相邻的高速信号过孔结构251和地线过孔结构241在x方向的间距Dx(S2G)为240至250微米，相邻的高速信号过孔结构251和地线过孔结构241在y方向的间距Dy(S2G)为310至330微米。调整相邻的高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)可以改变高速信号过孔结构251之间的电场耦合。具体地，减小相邻的高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)可以有效吸收信号的电场，间接降低高速信号过孔结构251的电场耦合。本申请的技术方案在改变了高速信号过孔结构251和地线过孔结构241的排布关系后，通过调整高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)及高速信号过孔结构251和地线过孔结构241之间的间距Dx(S2G)和Dy(S2G)，在有限的空间里使信号之间的耦合能量达到协议要求。
在本申请的一些实施例中，在封装设计过程中，对高速信号过孔结构251和地线过孔241的位置进行调整，通过调整高速信号过孔结构251和地线过孔241之间的间距Dx(S2G)和Dy(S2G)与高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)的大小，使用电磁场仿真软件，对信号间的串扰进行仿真分析对比，找到最佳的距离尺寸值，实现过孔图案和过孔间串扰特性最优化处理。
在本申请的技术方案中，采用高速信号过孔结构251和地线过孔241交错排布摆放的方式，通过调整高速信号过孔结构251和地线过孔241的间距Dx(S2G)和Dy(S2G)、以及高速信号过孔结构251之间的间距Dx(S2S)和Dy(S2S)的大小，来调整高速信号过孔结构251到高速信号过孔结构251、高速信号过孔结构251到地线过孔241之间电场的分布，从而实现减小信号间的耦合，降低信号间的串扰量，提高封装（PKG）通道特性，进而，改善信号质量，提高眼图裕量，以及提高基板水平空间和垂直方向层叠的利用率。
本申请的技术方案可以有效抑制高速信号过孔251间的串扰，并实现核心层220以下的第一布线层210中的高速信号布线，从而使封装上可用于高速走线的金属层数增加一倍左右。
本申请提供一种半导体封装结构及其形成方法，将高速信号线同时分布于核心层上方的第二布线层与核心层下方的第一布线层中，再将高速信号线与地线以交错式交替排布，可以在不增加封装结构层数和厚度的情况下避免高速信号间的串扰。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。 尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。 这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (16)
1.一种半导体封装结构，其特征在于，包括：
基板，所述基板包括第一布线层、位于所述第一布线层表面的核心层、位于所述核心层表面的第二布线层，所述基板表面用于封装芯片；
若干高速信号线，分别位于所述第二布线层和第一布线层中并通过若干高速信号过孔结构电连通所述芯片，其中，所述若干高速信号线中的任意一个通过至少两个高速信号过孔结构电连通一个所述芯片；
若干地线，分别位于所述第二布线层和第一布线层中并通过若干地线过孔结构电连通所述芯片。
2.如权利要求1所述的半导体封装结构，其特征在于，所述基板表面包括x方向和y方向，所述x方向和y方向垂直，所述若干高速信号过孔结构与所述若干地线过孔结构在x方向排列成行，所述若干高速信号过孔结构与所述若干地线过孔结构在y方向排列成列。
3.如权利要求2所述的半导体封装结构，其特征在于，在每一行中，每所述至少两个高速信号过孔结构与每所述一个地线过孔结构呈交替式排布，任意相邻的两行所述若干高速信号过孔结构与所述若干地线过孔结构错位排布。
4.如权利要求3所述的半导体封装结构，其特征在于，相邻的高速信号过孔结构在x方向的间距为270至290微米，相邻的高速信号过孔结构在y方向的间距为310至330微米,相邻的高速信号过孔结构和地线过孔结构在x方向的间距为240至250微米，相邻的高速信号过孔结构和地线过孔结构在y方向的间距为310至330微米。
5.如权利要求1所述的半导体封装结构，其特征在于，所述基板还包括：若干电源线，位于所述第一布线层中通过电源过孔结构分别与每个芯片电连通。
6.如权利要求5所述的半导体封装结构，其特征在于，所述电源过孔结构的位置被设置为所述电源过孔结构不与所述若干高速信号过孔结构与所述若干地线过孔结构发生信号交叉。
7.如权利要求1所述的半导体封装结构，其特征在于，所述若干地线中的任意一个通过一个地线过孔结构电连通一个所述芯片。
8.如权利要求1所述的半导体封装结构，其特征在于，所述基板还包括：接地结构，与所述地线电连通并将所述地线接地。
9.一种半导体封装结构的形成方法，其特征在于，包括：
提供基板，所述基板包括：第一布线层、位于所述第一布线层表面的核心层、位于所述核心层表面的第二布线层，所述基板表面包括用于封装芯片的芯片区域；若干高速信号线，分别位于所述第二布线层和第一布线层中并通过若干高速信号过孔结构电连通所述芯片区域，其中，所述若干高速信号线中的任意一个通过至少两个高速信号过孔结构电连通一个所述芯片区域；若干地线，分别位于所述第二布线层和第一布线层中并通过若干地线过孔结构电连通所述芯片区域；
在所述芯片区域中封装芯片。
10.如权利要求9所述的半导体封装结构的形成方法，其特征在于，所述基板表面包括x方向和y方向，所述x方向和y方向垂直，所述若干高速信号过孔结构与所述若干地线过孔结构在x方向排列成行，所述若干高速信号过孔结构与所述若干地线过孔结构在y方向排列成列。
11.如权利要求10所述的半导体封装结构的形成方法，其特征在于，在每一行中，每所述至少两个高速信号过孔结构与每所述一个地线过孔结构呈交替式排布，任意相邻的两行所述若干高速信号过孔结构与所述若干地线过孔结构错位排布。
12.如权利要求11所述的半导体封装结构的形成方法，其特征在于，相邻的高速信号过孔结构在x方向的间距为270至290微米，相邻的高速信号过孔结构在y方向的间距为310至330微米,相邻的高速信号过孔结构和地线过孔结构在x方向的间距为240至250微米，相邻的高速信号过孔结构和地线过孔结构在y方向的间距为310至330微米。
13.如权利要求9所述的半导体封装结构的形成方法，其特征在于，所述基板还包括：若干电源线，位于所述第一布线层中通过电源过孔结构分别与每个芯片区域电连通。
14.如权利要求13所述的半导体封装结构的形成方法，其特征在于，所述电源过孔结构的位置被设置为所述电源过孔结构不与所述若干高速信号过孔结构与所述若干地线过孔结构发生信号交叉。
15.如权利要求9所述的半导体封装结构的形成方法，其特征在于，所述若干地线中的任意一个通过一个地线过孔结构电连通一个所述芯片区域。
16.如权利要求9所述的半导体封装结构的形成方法，其特征在于，所述基板还包括：接地结构，与所述地线电连通并将所述地线接地。
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