JP7228532B2 - 低クロストークの垂直接続インターフェース - Google Patents

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Description

本開示の実施形態は、一般に、チップパッケージおよびチップパッケージを有する電子デバイスに関する。具体的には、積層コンポーネント間のグラウンドおよびデータ信号の通信を提供する、チップパッケージおよび電子デバイスの積層コンポーネント間の垂直接続インターフェースに関する。
電子デバイス、とりわけ、タブレット、コンピュータ、サーバ、屋内電気通信、屋外電気通信、産業用コンピュータ、高性能コンピューティングデータセンタ、コピー機、デジタルカメラ、スマートフォン、制御システム、現金自動預払機などは、多くの場合、機能の向上およびコンポーネント密度の向上のためにチップパッケージを活用する電子コンポーネントを使用している。従来のチップパッケージは、チップパッケージ自体がプリント回路基板（ＰＣＢ）上に積層された状態で、集積回路（ＩＣ）ダイ、シリコン貫通電極（ＴＳＶ）インターポーザ、パッケージ基板などの１つまたは複数の積層コンポーネントを備える。ＩＣダイは、メモリ、ロジック、ＭＥＭＳ、ＲＦ、または他のＩＣデバイスを含み得る。
これらの積層コンポーネントのいずれかの間の垂直インターフェースを通る、はんだ接続などの信号伝送ルーティングの数および密度が大きくなると、隣接するルーティング間のクロストークがますます問題になる。クロストークが増加するリスクは、積層ＰＣＢにも存在する。
チップパッケージコンポーネントおよび積層ＰＣＢの間のインターフェースで使用される従来のエスケープルーティング技法は、一般に、水平ルーティングを垂直方向に間隔を空けるために複数の層を使用する。クロストークの可能性を減らすように層の厚さが選択され得る。しかしながら、厚い層は、製造業者にとっては追加のコストを意味し、またエスケープルーティングの垂直部分（すなわち、ビア）間のクロストーク保護を改善しない。
したがって、当技術分野で従来使用されているものと比較してクロストークの可能性を低減する、チップパッケージおよびＰＣＢの積層コンポーネント間の垂直接続インターフェースの改善が求められている。
積層コンポーネント間の通信を改善する、チップパッケージのコンポーネントを積層するための垂直接続インターフェースを有する電子デバイスが提供される。
１つの例では、第１の集積回路コンポーネントを備える集積回路デバイスが提供される。第１のコンポーネントは、第１のコンポーネントの第１の表面に露出した複数の第１の露出導体で終端するエスケープルーティングを備える。第１の露出導体は、少なくとも第１の行、第２の行、および第３の行を備える複数の行に配置され、すべてが複数の第１の露出導体の一部の間に画定された第１のバンクを通って延びる。第１の行は、第１の表面の第１の縁部に平行かつ隣接して配置される。第３の行は、第１の縁部から間隔を空けている。第２の行は、第１の行と第３の行との間に配置される。第１のバンク内でデータ信号を搬送するように構成された第１の露出導体に対する、グラウンド信号を搬送するように構成された第１の露出導体のグラウンド対信号比は、第１の行と比べて第３の行においてより大きい。
いくつかの実施形態では、第１のバンク内でデータ信号を搬送するように構成された第１の露出導体に対する、グラウンド信号を搬送するように構成された第１の露出導体のグラウンド対信号比が、第１の行と比べて第２の行においてより大きくてもよい。
いくつかの実施形態では、第２の行のグラウンド対信号比が、第３の行のグラウンド対信号比より小さくてもよい。
いくつかの実施形態では、第１のバンクを通って延びる複数の行にわたるグラウンド対信号比が、概して、第１の縁部から遠い行よりも第１の縁部に近い行ほど小さくてもよい。
いくつかの実施形態では、第１のバンクを通って延びる複数の行にわたるグラウンド対信号比が、概して、ビアが深い行よりもビアが浅い行ほど小さくてもよい。
いくつかの実施形態では、集積回路が、第２のコンポーネントの第２の表面に露出した複数の第２の露出導体で終端する回路を有する第２のコンポーネントと、第１のコンポーネントに露出した個別の導体のうちの固有の導体をそれぞれが結合する複数のはんだ接続と、をさらに備えてもよい。
いくつかの実施形態では、第１の集積回路コンポーネントが集積回路（ＩＣ）ダイであってもよい。
いくつかの実施形態では、第１の集積回路コンポーネントがインターポーザまたはパッケージ基板であってもよい。集積回路デバイスが、第１の集積回路コンポーネントの第１の表面に取り付けられた集積回路（ＩＣ）ダイをさらに備えてもよい。
いくつかの実施形態では、第１の集積回路コンポーネントがプリント回路基板であってもよい。集積回路デバイスが、第１の集積回路コンポーネントの第１の表面に取り付けられた集積回路（ＩＣ）パッケージをさらに備えてもよい。ＩＣパッケージは、１つまたは複数のＩＣダイを有してもよい。
いくつかの実施形態では、第１の集積回路コンポーネントがインターポーザであってもよい。集積回路デバイスが、第１の集積回路コンポーネントの第１の表面に取り付けられた集積回路（ＩＣ）ダイをさらに備えてもよい。
いくつかの実施形態では、第１の集積回路コンポーネントが第１のプリント回路基板であってもよい。
いくつかの実施形態では、集積回路デバイスが、第１のプリント回路基板上に積層された第２のプリント回路基板をさらに備えてもよい。
別の例では、第１の集積回路コンポーネントを備える集積回路デバイスが提供される。第１の集積回路コンポーネントは、第１のコンポーネントの第１の表面に露出した複数の第１の露出導体で終端するエスケープルーティングを備える。第１の露出導体は、第１の表面上に露出し、複数の第１の露出導体の一部の間に画定された第１のバンクを通って延びる複数の行に配置される。第１のバンク内でデータ信号を搬送するように構成された第１の露出導体に対する、グラウンド信号を搬送するように構成された第１の露出導体のグラウンド対信号比は、縁部から中央にかけての勾配を有する。
いくつかの実施形態では、グラウンド対信号比が、第１の露出導体が深いビアに結合されている第１のバンクの内部領域において、第１の露出導体が浅いビアに結合されている第１のバンクの縁部領域よりも大きくてもよい。縁部領域は第１の集積回路コンポーネントの縁部に近接していてもよく、内部領域は縁部から間隔を空けていてもよい。
いくつかの実施形態では、第１のバンク内の２つの行のグラウンド対信号比が同じであってもよい。
いくつかの実施形態では、第１のバンク内の同じ深さのビアを有する行のグラウンド対信号比が同じであってもよい。
いくつかの実施形態では、第１のバンクの中間領域のグラウンド対信号比が、内部領域より大きく、縁部領域より小さくてもよい。中間領域は、内部領域のビアよりも浅く、縁部領域のビアよりも深いビアに結合された第１の露出導体を有してもよい。
いくつかの実施形態では、第１の集積回路コンポーネントが、第１のバンクに横方向に隣接して配置された第２のバンクをさらに備えてもよい。第２のバンクの縁部から中央にかけてのグラウンド対信号比は、第１のバンクの縁部から中央にかけてのグラウンド対信号比にほぼ等しくてもよい。
別の例では、第１のコンポーネントの下方に積層され、複数のはんだ接続により第１のコンポーネントに結合された第２のコンポーネントを備える集積回路デバイスが提供される。第１のコンポーネントは、第１のコンポーネントの第１の表面に露出した複数の第１の露出導体で終端する回路を備える。第２のコンポーネントは、第２のコンポーネントの第２の表面に露出した複数の第２の露出導体で終端するエスケープルーティングを備える。第２の露出導体は、第２の表面上に露出し、複数の第２の露出導体の一部の間に画定された第１のバンクを通って延びる複数の行に配置される。第１のバンク内でデータ信号を搬送するように構成された第２の露出導体に対する、グラウンド信号を搬送するように構成された第２の露出導体のグラウンド対信号比は、縁部から中央にかけての勾配を有する。
別の例では、エスケープルーティングを決定するための方法が提供される。本方法は、（Ａ）クロストーク許容閾値を入力することと、（Ｂ）クロストーク許容閾値に応じて、第１の深さを有する第１のビアを介して結合される接続のための第１のグラウンド対データ信号（ＧＤＳ）比を決定することと、（Ｃ）クロストーク許容閾値に応じて、第２の深さを有する第２のビアを介して結合される接続のための第２のＧＤＳ比を決定することであって、第１の深さが第２の深さより大きく、第１のＧＤＳが第２のＧＤＳより大きい、ことと、（Ｄ）クロストーク許容閾値に応じて、第３の深さを有する第３のビアを介して結合される接続のための第３のＧＤＳ比を決定することであって、第２の深さが第３の深さより大きく、第２のＧＤＳが第３のＧＤＳより大きい、ことと、を含む。
いくつかの実施形態では、本方法は、第１のＧＤＳ、第２のＧＤＳ、および第３のＧＤＳで構成された接続を含むエスケープルーティング命令をコンパイルすることをさらに含んでもよい。
本発明の上記の特徴を詳細に理解できるように、上で簡単に要約した本発明のより具体的な説明が、実施形態を参照することにより得られ、そのいくつかは添付の図面に示されている。ただし、添付の図面は、本発明の典型的な実施形態のみを示しているに過ぎず、したがって、本発明には他の同等に効果的な実施形態を含むことができることから、本発明の範囲を限定するものと見なされるべきではないことに留意されたい。
コンポーネント間のいくつかの垂直インターフェースを示している、プリント回路基板に取り付けられた集積チップパッケージの概略断面図である。 図１に示すようなコンポーネント間の垂直インターフェースのための１つの例のインターフェースレイアウトの概略図である。 図２のインターフェースレイアウトのエスケープルーティングの一部の一例の概略上面図である。 図２のインターフェースレイアウトのエスケープルーティングの一部の一例の概略断面図である。 １：６のグラウンド対信号比を有するコンポーネント間の垂直インターフェースのためのインターフェースレイアウトの１つの例の概略図である。 １：４のグラウンド対信号比を有するコンポーネント間の垂直インターフェースのためのインターフェースレイアウトの１つの例の概略図である。 １：３のグラウンド対信号比を有するコンポーネント間の垂直インターフェースのためのインターフェースレイアウトの１つの例の概略図である。 １：１のグラウンド対信号比を有するコンポーネント間の垂直インターフェースのためのインターフェースレイアウトの１つの例の概略図である。 異なるグラウンド対信号比でのクロストークとビア深さとの関係を示すグラフである。 コンポーネントのうちの１つの縁部からの距離に対して変化するグラウンド対信号比を有するコンポーネント間の垂直インターフェースのためのインターフェースレイアウトの１つの例の概略図である。 コンポーネントのうちの１つの縁部からの距離に対して変化するグラウンド対信号比を有するコンポーネント間の垂直インターフェースのためのインターフェースレイアウトの別の例の概略図である。
理解を容易にするために、可能な場合、各図に共通する同一の要素を示すために同一の参照番号が使用されている。１つの実施形態の要素は、他の実施形態に都合よく組み込むことができることが企図されている。
本開示の実施形態は、概して、積層コンポーネント間の通信を改善する、チップパッケージおよび電子デバイスの積層コンポーネント間の垂直接続インターフェースを提供する。本明細書で説明される技法により、クロストークの可能性を減らしながら、信号接続密度を高めることができる。具体的には、垂直接続インターフェースは、浅いビアの領域よりも深いビアの領域においてより多くのグラウンド接続を使用する。深いビアの領域は通常、エスケープルーティングの縁部から離れて配置されているため、接続のバンク内でデータ信号を搬送するように構成された接続に対する、グラウンド信号を搬送するように構成された垂直インターフェースのコンポーネント間の接続のグラウンド対信号比が縁部から中央にかけての勾配を有する。換言すれば、エスケープルーティングのコンポーネント縁部から遠い接続の行は、概して、コンポーネント縁部に近い接続の行に比べて、垂直インターフェースの導体間の接続のグラウンド対信号比が高くなる。有利なことに、グラウンド対信号比の勾配は、接続の縁部には、クロストーク閾値を満たすために必要なグラウンド接続の量を減らす一方で、垂直インターフェースにわたるコンポーネント間の通信のために利用可能な信号接続の量を増やす。
ここで図１を参照すると、プリント回路基板（ＰＣＢ）１１２上に取り付けられた例示的な集積チップ（ＩＣ）パッケージ１００を有する集積回路電子デバイス１１０が概略的に示されており、コンポーネント間のいくつかの垂直インターフェース１２０が示されている。垂直インターフェース１２０を間に画定し得るコンポーネントには、ＩＣパッケージ１００およびＰＣＢ １１２自体と、ＩＣダイ１０２、オプションの基板貫通ビア（ＴＳＶ）インターポーザ１０４、およびパッケージ基板１０６のうちの少なくとも２つと、２つの積層されたＰＣＢ １１２とが含まれる。ＩＣダイ１０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、メモリデバイス、光学デバイス、プロセッサ、または他のＩＣロジック構造などのプログラマブルロジックデバイスであり得る。光学デバイスは、光検出器、レーザ、光源などを含む。
１つの例では、チップパッケージ１００は、例えばフリップチップボールグリッドアレイ（ＦＣＢＧＡ）、ボールグリッドアレイ（ＢＧＡ）、ワイヤボンドなどとしてパッケージ基板１０６に直接接続され得る１つまたは複数のＩＣダイ１０２を備える。別の代替的な例では、チップパッケージ１００は、３Ｄまたは積層ダイパッケージとしても知られる垂直積層構成の２つ以上のＩＣダイ１０２を有するように構成されてもよい。１つの例では、チップパッケージ１００は、インターポーザ１０４を介してパッケージ基板１０６に接続され得る１つまたは複数のＩＣダイ１０２を備える。チップパッケージ１００は他の構成を有し得ることが企図されている。図１には１つのＩＣダイ１０２が示されているが、ＩＣダイの数は、１個から、設計基準を満たすためにチップパッケージ１００内に収まり得る、できる限り多くまでの範囲であり得る。
インターポーザ１０４は、ＩＣダイ１０２の回路をパッケージ基板１０６の回路１１４に電気的に接続するための回路１１４を備える。インターポーザ１０４の回路１１４は、場合によりトランジスタを含むことができる。マイクロバンプなどのはんだ接続１０８を使用して、ＩＣダイ１０２の回路をインターポーザ１０４の回路１１４に機械的および電気的に接続することができる。パッケージバンプ（すなわち、「Ｃ４バンプ」）などのはんだ接続１０８を使用して、インターポーザ１０４の回路１１４とパッケージ基板１０６の回路１１４との間に電気接続を提供することができる。パッケージ基板１０６は、はんだボール、ワイヤボンディング、または他の適切な技法などのはんだ接続１２２を使用して、ＰＣＢ １１２に取り付けられ、電気的に接続されてもよい。場合により２つのＰＣＢ １１２が積層されるとき、ＰＣＢ １１２のうちの１つのＰＣＢの回路１１４は、はんだ接続１２２を使用して他のＰＣＢ １１２の回路１１４に結合され得る。はんだ接続１０８、１２２は、垂直インターフェース１２０を含む隣接するコンポーネントの対向する表面を接続する。
図２は、垂直インターフェース２２０のための１つの例のインターフェースレイアウト２００の概略図である。垂直インターフェース２２０は、図１に示したようなコンポーネント間、または集積回路デバイスの他の垂直積層コンポーネント間の垂直インターフェース１２０のいずれかであり得る。図２に示す例では、インターフェースレイアウト２００は例示的なＢＧＡのインターフェースレイアウトである。
インターフェースレイアウト２００は、一般に、インターフェースを画定するコンポーネントの対向する表面間のはんだ接続（図１の接続１０８または１１６など）を通して取られて示されている。インターフェースレイアウト２００は、一般に、エスケープルーティングを含まないインターフェース２２０を構成するコンポーネントの縁部に対応する縁部２０２、２０４、２０６、２０８によって囲まれている。インターフェースレイアウト２００はまた、縁部２０２、２０４、２０６、２０８に近接して配置された縁部領域２１２と、縁部領域２１２により囲まれた中央内部領域２１４とを含む。
図２では、はんだ接続は信号ピン１１６およびグラウンドピン１１８として概略的に示されている。ピン１１６およびグラウンドピン１１８はまた、露出導体を表す、すなわち、インターフェース２２０を含むコンポーネントの対向する表面に形成された、露出したメタライゼーションまたはボンドパッドを表す。信号ピン１１６およびグラウンドピン１１８は、接続のバンク２１０に集まって示されている。各バンク２１０またはバンク２１０のグループは、一般に、ＩＣパッケージ１００のダイ１０２の特定の１つのダイへの電気接続を担当する。電力接続は示されておらず、通常、レイアウト２００の内部領域２１４に配置される。バンク２１０は一般に、レイアウト２００の縁部領域２１２に配置される。図２において菱形で示されている他の接続は、他の接続を規定している。バンク２１０は、対向する縁部２０２、２０４に沿って集中していてもよい。
信号ピン１１６およびグラウンドピン１１８はまた、インターフェース２２０を横切る行２６０Ｘおよび列２７０Ｙに配置され、ＸおよびＹは整数である。例えば、インターフェース２２０のはんだ接続の行２６０を備えるピン１１６、１１８は、一般に、縁部２０２、２０４にほぼ平行な向きに配置される。同様に、インターフェース２２０のはんだ接続の列２７０を備えるピン１１６、１１８は、一般に、縁部２０６、２０８にほぼ平行な向きに配置される。図２に示す実施形態では、４２の行２６０および４２の列２７０が示されている。
図３および図４はそれぞれ、図２の垂直接続インターフェース２２０のエスケープルーティングのための一部の一例の概略上面図および概略断面図である。図３および図４の両方を参照すると、インターフェース２２０は、第２のコンポーネント３００上に積層された第１のコンポーネント４００を含む。コンポーネント３００、４００は、図１を参照して上述したコンポーネントの任意の組み合わせであってもよい。
第１のコンポーネント４００は、複数の第１の露出導体（すなわち、ボンドパッド）４３０で終端する回路（図１に示す回路１１４など）を備える。第１の露出導体４３０は、第１のコンポーネント４００の第１の側部４３２に配置される。
第２のコンポーネント３００は、第１のコンポーネント４００の下に積層される。第２のコンポーネント３００は、複数の第２の露出導体（すなわち、ボンドパッド）３０２で終端するエスケープルーティング（第２のコンポーネント３００の回路１１４に含まれる）を備える。第２の露出導体３０２は、第２のコンポーネント３００の第２の表面４３４上に配置される。第１のコンポーネント４００の第１の表面４３２は、第２のコンポーネント３００の第２の表面４３４に面している。第２の表面４３４に露出した第２の露出導体３０２は、第１のコンポーネント４００によって覆われる。図２に示すように、第１および第２の露出導体３０２、４３０は、複数の行および列に構成される。
図１に示すはんだ接続１０８、１２２などの複数のはんだ接続４０８が、第１のコンポーネント４００の第１の表面４３２を、第２のコンポーネント３００の対向する第２の表面４３４に機械的に結合している。各はんだ接続４０８はまた、第１のコンポーネント４００上に露出した個別の導体３０２のうちの固有の導体を、インターフェース２２０を含む第２のコンポーネント３００に露出した個別の導体４３０のうちの固有の導体に電気的に結合する。第１のコンポーネント４００が第２のコンポーネント３００の上に重なると、第２のコンポーネント３００の露出導体３０２の位置決めは、第１のコンポーネント４００の縁部２０４と同一直線上にある、第２のコンポーネント３００を通って延びる図４の破線で示すように、第１のコンポーネント４００の縁部のうちの１つを基準にしてなされてもよい。よって、図３および図４に示すように、第１のコンポーネント４００の縁部２０４に最も近い縁部領域２１２の露出導体３０２、４３０が第１の行２６０１に並べられると同時に、その次に縁部２０４に近い露出導体３０２、４３０が第２の行２６０２に並べられ、その際、露出導体３０２、４３０のさらなる行２６０は、縁部２０４から離れて第１のコンポーネント４００の内部領域２１４に向かって配置される。
第２のコンポーネント３００に形成された回路１１４は、一般に、１つまたは複数の誘電体層４０４によって分離された、略水平ルーティング３０４および略垂直ルーティング（例えば、ビア）４０６を備える。グラウンドピン１１８として使用されるはんだ接続４０８に結合された回路１１４は、一般に、第１のコンポーネント４００に形成された１つまたは複数のグラウンド層４０２に、ビア４０６によって露出導体４３４を介して結合されたはんだ接続４０８を有する。異なる深さ「ｈ」を有するビア４０６に結合された水平ルーティング３０４は、少なくとも１つのグラウンド層４０２によって分離されている。第１の行２６０１に配置された露出導体３０２に結合された水平ルーティング３０４は、第１のコンポーネント４００の面積範囲下から容易にルーティングされ得るため、第１の行２６０１は、一般に、例えば内部領域２１４により近い行２６０に配置された露出導体３０２に結合された水平ルーティング３０４と比べても、必要なビア４０６があったとしても少ない。
さらに、内部領域２１４により近い行２６０は、一般に、縁部領域２１２により近い列２６０と比較して、より深い「ｈ」を有するビア４０６を有する。例えば、行２６０４の露出導体３０２に結合されたビア４０６は、行２６０８の露出導体３０２に結合されたビア４０６よりも深さ「ｈ」が短い。よって、平均すると、縁部領域２１２の行２６０は、縁部領域２１４の行２０６と比較して、より短いビア深さ「ｈ」を有する。
回路１１４におけるクロストークの主な原因の１つは、ルーティング３０４、４０６間の近さである。水平ルーティング３０４は、グラウンド層４０２によって少なくとも垂直方向のクロストークからほぼ遮蔽される。しかしながら、ビア４０６のうちのわずか（すなわち、グラウンドピン１１８に接続されたビア４０６）しかグラウンド層４０２に結合されていないため、信号ピン１１６を通じて通信またはデータ信号を送信するために使用されるビア４０６は、はるかにクロストークの影響を受けやすい。クロストークの影響の受けやすさは、影響を受けたビア４０６が呈する合計の相互インダクタンスによって説明できる。
描写するならば、合計の相互インダクタンスは、隣接する信号搬送ビアによって一方を囲まれ、最も近いグラウンド搬送ビアによって他方を囲まれる、対象の信号搬送ビアを囲む領域として視覚化できる。例えば、図４に示すように、領域４１０は行２６０７のビア４０６の合計の相互インダクタンスを表し、領域４１２は行２６０６のビア４０６の合計の相互インダクタンスを表し、領域４１４は行２６０２のビアの合計の相互インダクタンスを表す。領域４１０、４１２、４１４の範囲の相対的な差から推定できるように、領域のサイズ、したがって合計の相互インダクタンスは、最も近いグラウンド搬送ビア４０６からの距離およびビア４０６の深さ「ｈ」とともに増加する。特定のエスケープ構成の水平ルーティング３０４をルーティングするのに必要な層の数に起因して、ビア４０６の深さ「ｈ」を最小化することは難しいため、以下に説明する方法を用いて、信号搬送ビア４０６の過剰数を不必要に犠牲にすることなく、最も近いグラウンド搬送ビア４０６からのビアの距離を短くすることができる。結果として、クロストークの制限を超えることなく、高密度の信号ピン１１６を好都合に実現することができる。
合計の相互インダクタンスはまた、数学的に表現することもできる。例えば、行２６０３の信号ピン１１６に関連して、合計の相互インダクタンスＭｉｊは次のように表すことができる。
Ｍｉｊ＝ΣＬｎ［ＳｉＳｊ／Ｓｉｊ］
ここで：
Ｓｉは、行２６０３の対象信号ピン１１６と最も近いグラウンドピン１１６との間の距離であり、
Ｓｉｊは、行２６０３の対象信号ピン１１６と、対象信号ピン１１６に最も近いグラウンドピン１１６とは反対側で隣接する信号ピン１１６との間の距離であり、
Ｓｊは、ＳｉとＳｉｊとの和である。
インターフェース２２０内のグラウンドピン１１８の配置を決定するために合計の相互インダクタンスがどのように利用され得るかを示すために、バンク２１０などのインターフェースの一部を含む行２６０内の信号ピン１１６に対する、グラウンドピン１１８の異なる比を例示する、例示的なグラウンドピンおよび信号ピンのレイアウトを図５～図８に示す。図５～図８のレイアウトは、上記の合計の相互インダクタンスＭｉｊの式に従って図９に示す異なるグラウンド対信号比についてクロストークとビア深さとの関係を示すグラフのコンテキストを与えるために提供される。
図５は、１：６のグラウンド対信号比を有する図１に示すような電子デバイス１１０のコンポーネント間の垂直インターフェース５２０のためのインターフェースレイアウトの１つの例の概略図である。例えば、各行２６０は、各グラウンドピン１１８に対して少なくとも６つの信号ピン１１６を含む。信号ピン１１６に対するグラウンドピン１１８のグラウンド対信号比は、バンク２１０全体で略均一である。
図６は、１：４のグラウンド対信号比を有する図１に示すような電子デバイス１１０のコンポーネント間の垂直インターフェース６２０のためのインターフェースレイアウトの１つの例の概略図である。例えば、各行２６０は、各グラウンドピン１１８に対して少なくとも４つの信号ピン１１６を含む。信号ピン１１６に対するグラウンドピン１１８のグラウンド対信号比は、バンク２１０全体で略均一である。図５のレイアウトと比較して、図６のレイアウトにおける信号ピン１１６に対するグラウンドピン１１８の比が高いため、垂直インターフェース６２０は、所与のビア深さに対してより低い合計の相互インダクタンスＭｉｊを有し、したがって、図５の垂直インターフェース５２０と比較して、クロストークの影響を受けにくくなる。
図７は、１：３のグラウンド対信号比を有する図１に示すような電子デバイス１１０のコンポーネント間の垂直インターフェース７２０のためのインターフェースレイアウトの１つの例の概略図である。例えば、各行２６０は、各グラウンドピン１１８に対して少なくとも３つの信号ピン１１６を含む。信号ピン１１６に対するグラウンドピン１１８のグラウンド対信号比は、バンク２１０全体で略均一である。図６のレイアウトと比較して、図７のレイアウトにおける信号ピン１１６に対するグラウンドピン１１８の比が高いため、垂直インターフェース７２０は、所与のビア深さに対してより低い合計の相互インダクタンスＭｉｊを有し、したがって、図６の垂直インターフェース６２０と比較して、クロストークの影響を受けにくくなる。
図８は、１：１のグラウンド対信号比を有する図１に示すような電子デバイス１１０のコンポーネント間の垂直インターフェース８２０のためのインターフェースレイアウトの１つの例の概略図である。例えば、各行２６０は、各グラウンドピン１１８に対して１つの信号ピン１１６を含む。信号ピン１１６に対するグラウンドピン１１８のグラウンド対信号比は、バンク２１０全体で略均一である。またここでも、図７のレイアウトと比較して、図８のレイアウトにおける信号ピン１１６に対するグラウンドピン１１８の比が高いため、垂直インターフェース８２０は、所与のビア深さに対してより低い合計の相互インダクタンスＭｉｊを有し、したがって、図７の垂直インターフェース７２０と比較して、クロストークの影響を受けにくくなる。
図９は、異なるグラウンド対信号比についてクロストークとビア深さとの関係を示すグラフ９００である。グラフ９００では、Ｙ軸はクロストークを表し、Ｘ軸は図４で「ｈ」として示したビア深さを表している。クロストークは、上述のように合計の相互インダクタンスＭｉｊとして計算できる。各プロット線９１０、９１２、９１４、９１６は、信号ピン１１６に対するグラウンドピン１１８の異なる密度に対する、すなわちグラウンド対信号比に対する合計の相互インダクタンスＭｉｊである。例えば、プロット線９１０は、図８に示すような１：１のグラウンド対信号比の合計の相互インダクタンスＭｉｊであり、プロット線９１２は、図７に示すような１：３のグラウンド対信号比の合計の相互インダクタンスＭｉｊであり、プロット線９１６は、図６に示すような１：６のグラウンド対信号比の合計の相互インダクタンスＭｉｊである。
グラフ９００から明らかなように、ビア深さが大きいほどクロストークが大きくなる。プロット線９１０、９１２、９１４、９１６のすべてが示すように、ビアが深いほどクロストークが大きくなる。例えば、破線９３２で示すビア深さでのクロストークは、破線９３０で示すビア深さでのクロストークよりも大きい。破線９３２および９３０はそれぞれ第６の行および第５の行（すなわち、図９においてＶ６およびＶ５として識別される行２６０６、２６０５）におけるビア深さに対応すると同時に、行２６０４、２６０３、２６０２、２６０１のビア深さもそれぞれ、図９のＶ４、Ｖ３、Ｖ２、Ｖ１としてＸ軸に沿って示されている。
また、グラフ９００から明らかなように、グラウンド対信号比が小さいほどクロストークが大きくなる。プロット線９１０、９１２、９１４、９１６の間の比較によって示されるように、グラウンド対信号比が大きいほど、クロストークが大きくなる。例えば、プロット線９１６で示すグラウンド対信号比（１：１）でのクロストークは、プロット線９１４で示すグラウンド対信号比（１：３）でのクロストークよりも大きく、プロット線９１４で示すグラウンド対信号比（１：３）でのクロストークは、プロット線９１２で示すグラウンド対信号比（１：４）でのクロストークよりも大きく、プロット線９１２で示すグラウンド対信号比（１：４）でのクロストークは、プロット線９１０で示すグラウンド対信号比（１：６）でのクロストークよりも大きい。
グラフ９００により与えられる情報は、目標クロストーク閾値に応じて、垂直インターフェースのピン１１８、１１６の所望のグラウンド対信号比を選択するために使用されてもよい。所与のビア深さで目標クロストーク閾値を満たす最も小さいグラウンド対信号比を選択することにより、信号ピン１１６の数を最大化することができ、これにより好都合にも、垂直インターフェース全体で信号ピンの密度を高めることができる。例えば、クロストーク閾値（すなわち、最大許容クロストーク）がグラフ９００に破線９２０で表されている場合、最大許容グラウンド対信号比は、目標クロストーク閾値９２０を満たす各ビア深さで決定され得る。行Ｖ１、Ｖ２、Ｖ３の深さを有するビアが、プロット線９１０、９１２、９１４、９１６によって表されるグラウンド対信号比のすべてで目標クロストーク閾値９２０より下にあることは明らかである。しかしながら、最も小さいグラウンド対信号比を有するプロット線９１６を選択することにより、対応する行でより多くの数の信号ピン１１６を使用することが可能になる。同様に、行Ｖ４、Ｖ５、Ｖ６では、プロット線９１６、９１４は目標クロストーク閾値９２０を超えていることを示し、プロット線９１２、９１０は目標クロストーク閾値９２０よりも小さいクロストークを示している。しかしながら、より小さいグラウンド対信号比を有するプロット線９１２を選択することにより、対応する行でより多くの数の信号ピン１１６を使用することが可能になる。
別の例では、クロストーク閾値９２２が望まれる場合、行Ｖ１、Ｖ２、Ｖ３、Ｖ４に深さを有するビアは、プロット線９１０、９１２、９１４、９１６によって表されるグラウンド対信号比のすべてで目標クロストーク閾値９２２より下にある。しかしながら、最も小さいグラウンド対信号比を有するプロット線９１６を選択することにより、対応する行でより多くの数の信号ピン１１６を使用することが可能になる。同様に、行Ｖ５、Ｖ６では、プロット線９１６は目標クロストーク閾値９２０を超えていることを示し、プロット線９１４、９１２、９１０は目標クロストーク閾値９２０よりも小さいクロストークを示している。しかしながら、より小さいグラウンド対信号比を有するプロット線９１６を選択することにより、対応する行でより多くの数の信号ピン１１６を使用することが可能になる。
このように、グラフ９００を利用して、所与のビア深さに対してクロストーク閾値を満たすことができるピン１１８、１１６のグラウンド対信号比を選択することができる。ビア深さは、コンポーネントの縁部から離れた位置にある接続の行で変化する可能性があるため、信号ピンの数を最大にするグラウンド対信号比を特定してもよく、これにより、クロストークに起因して性能を損なうことなく、信号伝送ピン密度を高めることができる。したがって、より深いビアを持つ場所で信号ピン密度に対するグラウンドピン密度の比を大きくすると、縁部領域から中央領域に向かって増加する、信号ピン密度に対するグラウンドピン密度の比の勾配が生じる。ただし、１つまたは複数の行が縁部に近い行内での比に対して常に大きな比を持つとは限らず、領域全体の平均の比（例えば、内部領域および縁部領域などのいくつかの行）が勾配を呈することが企図されている。
図１０は、コンポーネントのうちの１つの縁部（縁部２０４など）からの距離に対して変化するグラウンド対信号比を有する、図１に示すような電子デバイス１１０のコンポーネント間の垂直インターフェース１０００のためのインターフェースレイアウトの１つの例の概略図である。１つの例では、垂直インターフェース１０００のレイアウトは、上記の技法を使用して導出され得る。図１０に示す例では、変化するグラウンド対信号比は、例えば、縁部領域２１２と内部領域２１４との間に勾配を有する。例えば、縁部領域２１２は、内部領域２１４のグラウンド対信号比よりも小さいグラウンド対信号比を有してもよい。縁部領域２１２と内部領域２１４との間のグラウンド対信号比勾配は、滑らかに変化するのであってもステップ状に変化するのであってもよい。例えば、内部領域２１４と縁部領域２１２との間の中間領域のグラウンド対信号比は、縁部領域２１２と内部領域２１４とのグラウンド対信号比の間にあるグラウンド対信号比を有することができる。図１０の例では、行２６０１から行２６０１０のグラウンド対信号比は１：４であり、行２６０１１から行２６０１６のグラウンド対信号比は１：３である。このようにして、縁部２０４に最も近く、縁部領域２１２に配置された行２６０はより少ないグラウンドピン１１８を有し、好都合にも、クロストーク要件を満たしながら高密度の信号ピン１１６を可能にする一方で、縁部２０６から遠く、内部領域２１４に近い列２６０は、比較的多くのグラウンドピン１１８を有して、クロストーク要件を依然として満たしながらより深いビアを用いることを可能にする。
図１１は、コンポーネントのうちの１つの縁部からの距離に対して変化するグラウンド対信号比を有する、図１に示すような電子デバイス１１０のコンポーネント間の垂直インターフェース１１００のためのインターフェースレイアウトの別の例の概略図である。１つの例では、垂直インターフェース１１００のレイアウトは、上記の技法を使用して導出され得る。図１１に示す例では、図１０を参照して上述したのと同様に、変化するグラウンド対信号比は、例えば、縁部領域２１２と内部領域２１４との間に勾配を有する。例えば、縁部領域２１２は、中間領域のグラウンド対信号比よりも小さいグラウンド対信号比を有してもよく、中間領域は、内部領域２１４のグラウンド対信号比よりも小さいグラウンド対信号比を有してもよい。図１１の例では、行２６０１から行２６０５のグラウンド対信号比は１：４であり、行２６０６から行２６０１０のグラウンド対信号比は１：３であり、行２６０１１から行２６０１７のグラウンド対信号比は１：２である。このようにして、縁部２０４に近い行２６０は、縁部２０４から遠い行２６０に比べてグラウンドピン１１８が少なく、それにより、クロストーク要件を満たしながら、信号ピン１１６の高密度化とより深いビアとを可能にする。
図１０および図１１では、バンク２１０間の共通の列２６０でグラウンド対信号比が変化する可能性があることが企図されている。また、グラウンド対信号比は、異なるバンク２１０を通って延びる共通の行２６０間で同じであってもよいことが企図されている。また、すべての行２６０が、縁部に近い行以上のグラウンド対信号比を有するわけではないことも企図されている。また、はんだ接続４０８およびピン１１６、１１８の間の幾何学的関係を記述する構成は、コンポーネント３００、４００の対向する面に露出した露出導体３０２、４３０間の幾何学的関係と同一であることも理解されたい。
以上のように、積層コンポーネント間の通信を改善する、チップパッケージおよび電子デバイスの積層コンポーネント間の垂直接続インターフェースを説明してきた。好都合にも、より深いビアを有する領域においてより高密度のグラウンド接続の分布を戦略的に用いることにより、クロストークを低減した状態で信号接続密度の増加を実現できる。有利なことに、グラウンド接続を戦略的に分布させることによって提供されるグラウンド対信号比の勾配は、接続の縁部には、クロストーク閾値を満たすために必要なグラウンド接続の量を減らす一方で、垂直インターフェースにわたるコンポーネント間の通信のために利用可能な信号接続の量を増やす。
以上は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく、他のさらなる実施形態を考案することができ、本開示の範囲は添付の特許請求の範囲によって決定される。

Claims (13)

  1. 第２の集積回路コンポーネントの下方に積層されるように構成された、表面を有する第１の集積回路コンポーネントであって、前記第１の集積回路コンポーネントが、前記第１の集積回路コンポーネントの前記表面に露出した複数の第１の露出導体で終端するエスケープルーティングを備え、前記第１の露出導体が、少なくとも第１の行、第２の行、および第３の行を備える複数の行に配置され、すべてが前記複数の第１の露出導体の一部の間に画定された第１のバンクを通って延び、前記複数の行の各行は、グラウンド信号を搬送するように構成された露出導体、およびデータ信号を搬送するように構成された露出導体を含み、前記第１の行が、前記第１の集積回路コンポーネントの第１の縁部に平行かつ隣接して配置され、前記第３の行が前記第１の縁部から間隔を空けており、前記第２の行が前記第１の行と前記第３の行との間に配置され、前記第１のバンク内でデータ信号を搬送するように構成された前記第１の露出導体に対するグラウンド信号を搬送するように構成された前記第１の露出導体のグラウンド対信号比が、前記第２の行と比べて前記第３の行においてより大きくかつ前記第１の行と比べて前記第２の行においてより大きく、前記複数の行にわたる前記グラウンド対信号比が、縁部から中央にかけて増加する勾配を有し、グラウンド信号を搬送するように構成された前記第１の露出導体が、データ信号を搬送するように構成された前記第１の露出導体に結合されたルーティングを垂直方向に遮蔽するルーティングに結合される、第１の集積回路コンポーネント
    を備える、集積回路デバイス。
  2. 前記第１のバンクを通って延びる前記複数の行にわたる前記グラウンド対信号比が、概して、前記第１の縁部から遠い行よりも前記第１の縁部に近い行ほど小さい、または前記第１のバンクを通って延びる前記複数の行にわたる前記グラウンド対信号比が、概して、ビアが深い行よりもビアが浅い行ほど小さい、請求項１に記載の集積回路デバイス。
  3. 第２の集積回路コンポーネントであって、前記第２の集積回路コンポーネントの第２の表面に露出した複数の第２の露出導体で終端する回路を備える、第２の集積回路コンポーネントと、
    前記第１の集積回路コンポーネントに露出した個別の導体のうちの固有の導体をそれぞれが結合する複数のはんだ接続と、
    をさらに備える、請求項１に記載の集積回路デバイス。
  4. 前記第１の集積回路コンポーネントが集積回路（ＩＣ）ダイである、請求項１に記載の集積回路デバイス。
  5. 前記第１の集積回路コンポーネントがインターポーザまたはパッケージ基板であり、
    前記集積回路デバイスが、
    前記第１の集積回路コンポーネントの前記表面に取り付けられた集積回路（ＩＣ）ダイ
    をさらに備える、請求項１に記載の集積回路デバイス。
  6. 前記第１の集積回路コンポーネントがプリント回路基板であり、
    前記集積回路デバイスが、
    前記第１の集積回路コンポーネントの前記表面に取り付けられた集積回路（ＩＣ）パッケージであって、前記ＩＣパッケージが１つまたは複数のＩＣダイを有する、集積回路（ＩＣ）パッケージ
    をさらに備える、請求項１に記載の集積回路デバイス。
  7. 前記第１の集積回路コンポーネントが第１のプリント回路基板である、請求項１に記載の集積回路デバイス。
  8. 前記第１のプリント回路基板上に積層された第２のプリント回路基板
    をさらに備える、請求項７に記載の集積回路デバイス。
  9. 前記グラウンド対信号比が、第１の露出導体が深いビアに結合されている前記第１のバンクの内部領域において、第１の露出導体が浅いビアに結合されている前記第１のバンクの縁部領域よりも大きく、前記縁部領域が前記第１の集積回路コンポーネントの縁部に近接しており、前記内部領域が前記縁部から間隔を空けている、請求項１に記載の集積回路デバイス。
  10. 前記第１のバンク内の２つの行の前記グラウンド対信号比が同じである、または前記第１のバンク内の同じ深さのビアを有する行の前記グラウンド対信号比が同じである、請求項９に記載の集積回路デバイス。
  11. 前記第１のバンクの中間領域の前記グラウンド対信号比が、前記縁部領域より大きくかつ前記内部領域より小さく、前記中間領域が、前記内部領域のビアよりも浅くかつ前記縁部領域のビアよりも深いビアに結合された第１の露出導体を有する、請求項９に記載の集積回路デバイス。
  12. 前記第１の集積回路コンポーネントが、
    前記第１のバンクに横方向に隣接して配置された第２のバンクであって、前記第２のバンクの縁部から中央にかけてのグラウンド対信号比が、前記第１のバンクの前記縁部から中央にかけてのグラウンド対信号比にほぼ等しい、第２のバンク
    をさらに備える、請求項１に記載の集積回路デバイス。
  13. 前記複数の行の各行が合計の相互インダクタンスを有し、前記複数の行の前記合計の相互インダクタンスが、縁部から中央に向かう方向に増加する、請求項１に記載の集積回路デバイス。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607951B2 (en) * 2015-12-26 2020-03-31 Intel Corporation Ground plane vertical isolation of, ground line coaxial isolation of, and impedance tuning of horizontal data signal transmission lines routed through package devices
US10356903B1 (en) 2018-03-28 2019-07-16 Apple Inc. System-in-package including opposing circuit boards
CN111883506B (zh) * 2019-05-03 2022-09-06 矽品精密工业股份有限公司 电子封装件及其承载基板与制法
US10602612B1 (en) 2019-07-15 2020-03-24 Apple Inc. Vertical module and perpendicular pin array interconnect for stacked circuit board structure
CN117059606B (zh) * 2023-10-11 2024-01-23 芯耀辉科技有限公司 一种半导体封装结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118929A1 (en) 2004-12-07 2006-06-08 Lsi Logic Corporation Ball assignment schemes for integrated circuit packages
JP2006147676A (ja) 2004-11-17 2006-06-08 Nec Corp 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置
JP2014192416A (ja) 2013-03-28 2014-10-06 Fujitsu Ltd 配線基板及び電子装置
US20150124419A1 (en) 2013-11-04 2015-05-07 Lattice Semiconductor Corporation Partially Depopulated Interconnection Arrays for Packaged Semiconductor Devices and Printed Circuit Boards
JP2018082070A (ja) 2016-11-17 2018-05-24 京セラ株式会社 配線基板およびこれを用いた電子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3718940B2 (ja) * 1997-01-27 2005-11-24 株式会社村田製作所 フリップチップセラミック基板
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
JP2003185710A (ja) * 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
US6521846B1 (en) * 2002-01-07 2003-02-18 Sun Microsystems, Inc. Method for assigning power and ground pins in array packages to enhance next level routing
US7268419B2 (en) * 2004-06-17 2007-09-11 Apple Inc. Interposer containing bypass capacitors for reducing voltage noise in an IC device
JP4906047B2 (ja) * 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US7791192B1 (en) * 2006-01-27 2010-09-07 Xilinx, Inc. Circuit for and method of implementing a capacitor in an integrated circuit
US20090065935A1 (en) 2007-09-06 2009-03-12 Echostar Technologies Corporation Systems and methods for ball grid array (bga) escape routing
US10103054B2 (en) * 2013-03-13 2018-10-16 Intel Corporation Coupled vias for channel cross-talk reduction
US20180184524A1 (en) * 2016-12-27 2018-06-28 Innovium, Inc. Mixed ball grid array pitch for integrated circuit package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147676A (ja) 2004-11-17 2006-06-08 Nec Corp 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置
US20060118929A1 (en) 2004-12-07 2006-06-08 Lsi Logic Corporation Ball assignment schemes for integrated circuit packages
JP2014192416A (ja) 2013-03-28 2014-10-06 Fujitsu Ltd 配線基板及び電子装置
US20150124419A1 (en) 2013-11-04 2015-05-07 Lattice Semiconductor Corporation Partially Depopulated Interconnection Arrays for Packaged Semiconductor Devices and Printed Circuit Boards
JP2018082070A (ja) 2016-11-17 2018-05-24 京セラ株式会社 配線基板およびこれを用いた電子装置

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