CN110622306A - 低串扰垂直连接接口 - Google Patents

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Abstract

提供了在芯片封装的堆叠部件和电子器件之间的垂直连接接口(120、520、620、720、820、1000、1100)，其改善了在堆叠部件之间的通信。这里描述的技术允许增加信号连接密度，同时降低串扰的可能性。例如，相对于被配置为承载在连接的组(210)内的数据信号的连接，被配置成承载接地信号的垂直接口(120、520、620、720、820、1000、1100)中的部件之间的连接的地信比具有边缘到中心的梯度，这减少了满足串扰阈值所需的接地连接量，同时增加了可用于穿过垂直接口(120、520、620、720、820、1000、1100)的部件之间的通信的信号连接量。

Description

低串扰垂直连接接口
技术领域
本公开的实施例通常涉及芯片封装和具有所述芯片封装的电子设备。具体地，涉及在芯片封装的堆叠部件和电子设备之间的垂直连接接口，其提供堆叠部件之间的接地和数据信号通信。
背景技术
诸如平板电脑、计算机、服务器、室内电信、户外电信、工业计算机、高性能计算数据中心、复印机、数码相机、智能手机、控制系统和自动柜员机等那样的电子设备经常使用利用芯片封装达到增加的功能和更高元件密度的电子元件。传统的芯片封装包括一个或多个堆叠的部件，例如集成电路(IC)晶片、穿硅通孔(TSV)转接板和封装衬底，所述芯片封装本身堆叠在印刷电路板(PCB)上。IC晶片可以包括存储器、逻辑、MEMS、RF或其他IC器件。
随着通过这些任何的堆叠部件之间的垂直接口的、诸如焊接连接那样的信号传输布线的数量和密度变得更大，相邻布线之间的串扰变得越来越成问题。堆叠PCB也存在串扰增加的风险。
在芯片封装元件和堆叠PCB之间的接口处使用的传统逃逸布线技术通常采用多层用来垂直间隔水平布线。可以选择能降低串扰电位的所述层的厚度。然而，厚层意味着制造商的额外成本，并且不能改善逃逸布线的垂直部分(即，通孔)之间的串扰保护。
因此，需要一种在芯片封装的堆叠部件和PCB之间的改进的垂直连接接口，它与现有技术中常规使用的相比，降低了串扰潜力。
发明内容
提供了具有用于芯片封装的堆叠部件的垂直连接接口的电子器件，其改善了在堆叠部件之间的通信。
在一个示例中，提供了包括第一集成电路部件的集成电路器件。该第一部件包括在第一部件的第一表面上露出的多个第一露出导体处终止的逃逸布线。第一露出导体布置成包括至少第一行、第二行和第三行的多个行，所有行都延伸通过在多个第一露出导体的一部分中限定的第一组。第一行平行且邻近于第一表面的第一边缘设置。第三行与第一边缘间隔开。第二行设置在第一行和第三行之间。第一组内被配置为承载接地信号的第一露出导体相对于被配置为承载数据信号的第一露出导体的地信比在第三行中相对于在第一行中更大。
在一些实施例中，第一组中被配置为承载接地信号的第一露出导体相对于被配置为承载数据信号的第一露出导体的地信比在第二行中相对于在第一行中更大。
在一些实施例中，第二行的地信比可以小于第三行的地信比。
在一些实施例中，对于跨过延伸通过第一组的多个行的地信比，更靠近第一边缘的行相对于更远离第一边缘的行通常可以更小。
在一些实施例中，对于跨过延伸通过第一组的多个行的地信比，具有更浅的通孔的行相对于具有更深的通孔的行通常可以更小。
在一些实施例中，集成电路还可以包括第二部件，其具有在第二部件的第二表面上露出的多个导体处终止的电路，以及多个焊接连接，每个焊接连接耦接在第一部件上露出的多个分立导体中的唯一一个。
在一些实施例中，第一集成电路部件可以是集成电路(IC)晶片。
在一些实施例中，第一集成电路部件可以是转接板或封装基板。集成电路器件还可以包括被安装在第一集成电路部件的第一表面上的集成电路(IC)晶片。
在一些实施例中，第一集成电路部件可以是印刷电路板。集成电路器件还可以包括被安装到第一集成电路部件的第一表面上的集成电路(IC)封装。IC封装可以具有一个或多个IC晶片。
在一些实施例中，第一集成电路部件可以是转接器。集成电路器件还可以包括集成电路器件还可以包括被安装到第一集成电路部件的第一表面上的集成电路(IC)晶片。
在一些实施例中，第一集成电路部件可以是第一印刷电路板。
在一些实施例中，第一集成电路器件还可以包括被堆叠在第一印刷电路板上的第二印刷电路板。
在另一个示例中，提供了包括第一集成电路部件的集成电路器件。第一集成电路部件包括在第一集成电路部件的第一表面上露出的多个第一露出导体处终止的逃逸布线。第一露出导体在第一表面上露出并且被布置在延伸通过在多个第一流出导体的一部分中限定的第一组的多个行中。在第一组内被配置为承载接地信号的露出导体相对于被配置为承载数据信号的第一露出导体的地信比具有边缘到中心的梯度。
在一些实施例中，相对于具有被耦接到较浅的通孔的第一露出导体的第一组的边缘区域，在具有被耦接到较深通孔的第一露出导体的第一组的内部区域中的地信比可以是更大的。边缘区域可以靠近第一集成电路部件的边缘，并且内部区域可以是与边缘隔开的。
在一些实施例中，在第一组内的两行的地信比可以是相同的。
在一些实施例中，具有共同深度通孔的第一组内的多个行的地信比可以是相同的。
在一些实施例中，第一组的中间区域的地信比可以大于内部区域，且小于边缘区域。中间区域可以具有被耦接到比起内部区域的通孔更浅而比起边缘区域的通孔更深的通孔的第一露出导体。
一些实施例中，第一集成电路部件还可以包括横向地邻近第一组设置的第二组。第二组的边缘到中心的地信比可以基本上等于第一组的边缘到中心的地信比。
在另一个示例中，提供了一种集成电路器件，其包括堆叠在下方并通过多个焊接连接被耦接到第一部件的第二部件。第一部件包括在第一部件的第一表面上露出的多个第一露出导体处终止的电路。第二部件包括在第二部件的第二表面上露出的多个第二露出导体处终止的逃逸布线。第二露出导体露出在第二表面上并且布置成多个行，延伸通过在多个第二露出导体的一部分之间限定的第一组。第一组中被配置为承载接地信号的第二露出导体相对于被配置为承载数据信号的第二露出导体的地信比具有边缘到中心梯度。
在另一个示例中，提供了用于确定逃逸布线的方法。方法包括(A)输入阈值串扰容限；(B)响应于阈值串扰容限，确定对于通过具有第一深度的第一通孔耦接的连接的第一地信(GDS)比；(C)响应于阈值串扰容限，确定对于通过具有第二深度的第二通孔耦接的连接的第二GDS比，第一深度大于第二深度，并且第一GDS大于第二GDS；以及(D)响应于阈值串扰容限，确定对于通过具有第三深度的第三通孔耦接的连接的第三GDS比值，第二深度大于第三深度，并且第二GDS大于第三GDS。
在一些实施例中，方法还可以包括编译包括配置有第一GDS，第二GDS和第三GDS的连接的逃逸布线指令。
附图说明
因此可以详细地理解本发明的上述特征的方式，上面发明内容的本发明的更具体的说明可以参考实施例获得，其中的一些实施例在附图中示出。然而，应当指出，附图仅示出了本发明的典型实施例，因此不应视为限制本发明的范围，因为本发明可允许其他同等有效的实施例。
图1是安装在印刷电路板上的集成芯片封装的横截面示意图，示出了部件之间的多个垂直接口。
图2是用于诸如图1中所示的部件之间的垂直接口的一个示例的接口布局的示意图。
图3是用于图2的接口布局的逃逸布线的一部分的示例的顶部示意图。
图4是用于图2的接口布局的逃逸布线的一部分的示例的示意性剖视图。
图5是具有1:6的地信比的部件之间的垂直接口的接口布局的一个示例的示意图。
图6是用于具有1:4的地信比的部件之间的垂直接口的接口布局的一个示例的示意图。
图7是用于具有1:3的地信比的部件之间的垂直接口的接口布局的一个示例的示意图。
图8是用于具有1:1的地信比的部件之间的垂直接口的接口布局的一个示例的示意图。
图9是示出不同的地信比的串扰和通孔深度之间的关系的曲线图。
图10是用于具有随离其中一个部件的边缘的距离而变化的地信比的部件之间的垂直接口的接口布局的一个示例的示意图。
图11是用于具有随离其中一个部件的边缘的距离而变化的地信比的部件之间的垂直接口的接口布局的另一示例的示意图。
为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共有的相同元件。可以预期的是，一个实施例的元件可以有利地并入其他实施例中。
具体实施方式
本公开的实施例通常提供芯片封装和电子设备的堆叠部件之间的垂直连接接口，其改善堆叠部件之间的通信。这里描述的技术允许增加信号连接密度，同时降低串扰的可能性。具体地，与具有较浅通孔的区域相比，垂直连接接口在具有更深通孔的区域中利用更多的接地连接。由于较深通孔的区域通常远离逃逸布线的边缘，因此，相对于被配置为在一组连接内承载数据信号的连接，被配置为承载接地信号的垂直接口中的部件之间的连接的地信比具有边缘到中心梯度。换句话说，远离逃逸布线的部件边缘的各行连接，相对于更靠近部件边缘的各行连接，通常具有在垂直接口中的导体之间的更高的地信比。有利地，地信比梯度减小了为满足串扰阈值所需的接地连接量，同时增加了可用于跨垂直接口的部件之间的通信的信号连接量。
现在转到图1，其示意性地示出了集成电路电子设备110，其具有安装在印刷电路板(PCB)112上的示例性集成芯片(IC)封装100，示出了部件之间的多个垂直接口120。可以在部件之间限定垂直接口120的部件包括IC封装100和PCB 112本身；IC晶片102、可选的基底通孔(TSV)转接板104和封装衬底106中的至少两个；以及两个堆叠的PCB 112。IC晶片102可以是可编程逻辑器件，例如现场可编程门阵列(FPGA)、存储器件、光学器件、处理器或其他IC逻辑结构。光学器件包括光电检测器、激光器、光源等。
在一个示例中，芯片封装100包括可以直接连接到封装衬底106的一个或多个IC晶片102，例如倒装芯片球栅格阵列(FCBGA)、球栅格阵列(BGA)、焊线等。在另一替代示例中，芯片封装100可以被配置为具有垂直堆叠配置的两个或更多个IC晶片102，也称为3D或堆叠晶片封装。在一个示例中，芯片封装100包括可以经由转接板104连接到封装衬底106的一个或多个IC晶片102。可以预期芯片封装100可以具有其他配置。尽管图1中示出了一个IC晶片102，但是IC晶片的数量可以从一直到在芯片封装100内为满足设计标准可以容纳的数量。
转接板104包括用于将IC晶片102的电路电连接到封装衬底106的电路114。转接板104的电路114可以选择性地包括晶体管。诸如微焊盘的焊接连接108可用于将IC晶片102的电路机械地和电气地连接到转接板104的电路114。焊接连接108，例如封装焊盘(即，“C4焊盘”)，用于在转接板104的电路114和封装衬底106的电路114之间提供电连接。封装衬底106可以利用焊接连接122(例如焊球)，焊线或其他合适的技术，被安装和电连接到PCB 112。当两个PCB 112可选地堆叠时，PCB 112之一的电路114可以利用焊接连接122被耦接到另一PCB 112的电路114。焊接连接108,122连接包括垂直接口120的相邻部件的相对表面。
图2是用于垂直接口220的一个示例的接口布局200的示意图。垂直接口220可以是诸如图1中所示的部件之间，或者是在集成电路器件的其他垂直堆叠部件之间的任何垂直接口120中的任何一个。在图2所示的示例中，接口布局200是示例性BGA的接口布局。
接口布局200通常被示出为通过限定接口的部件的相对表面之间的焊接连接(例如图1中的连接108或116)。接口布局200通常由边缘202、204、206、208界定，边缘202、204、206、208对应于构成接口220的部件的边缘，其不包括逃逸布线。接口布局200还包括靠近边缘202、204、206、208设置的边缘区域212，以及由边缘区域212围绕的中央内部区域214。
在图2中，焊接连接示意性地显示为信号引脚116和接地引脚118。引脚116和接地引脚118还代表被形成在包括接口220的部件的相对表面上的露出的导体，即露出的金属化或接合焊盘。信号和接地引脚116、118被显示为分组在连接的组210中。每个组210或成群组的组210通常处理到IC封装100的特定的一个晶片102的电连接。电源连接未示出，它通常被布置在布局200的内部区域214中。组210通常位于布局200的边缘区域212。图2中以菱形示出的其他连接提供了其他的连接。组210可以沿着相对的边缘202、204集中。
信号和接地引脚116、118也布置在跨过接口220上的行260X和列270Y中，其中X和Y是整数。例如，包括接口220的焊接连接的行260的引脚116、118通常以基本平行于边缘202、204的取向布置。类似地，包括接口220的焊接连接的列270的引脚116、118通常以基本平行于边缘206、208的取向布置。在图2所示的实施例中，示出了四十二行260和四十二列270。
图3和图4是图2的垂直连接接口220的逃逸布线的一部分的示例的顶部和截面示意图。参考图3和图4，接口220包括堆叠在第二部件300上的第一部件400。部件300、400可以是上面参考图1讨论的部件的任何组合。
第一部件400包括终止于多个第一露出导体(即，焊盘)430的电路(诸如图1中所示的电路114)。第一露出导体430设置在第一部件400的第一侧432上。
第二部件300堆叠在第一部件400下方。第二部件300包括终止于多个第二露出导体(即，焊盘)302的逃逸布线(被包括在第二部件300的电路114中)。第二露出导体302设置在第二部件300的第二表面434上。第一部件400的第一表面432面对第二部件300的第二表面434。露出在第二表面434上的第二露出导体302被第一部件400覆盖。如图2所示，第一和第二露出导体302、430以多个行和列排列。
多个焊接连接408(例如图1中所示的焊接连接108、122)将第一部件400的第一表面432机械地连接到第二部件300的面对的第二表面434。每个焊接连接408也将被露出在第一部件400上的独特的一个分立导体302电连接到被露出在包括接口220的第二部件300上独特的一个的分立导体430。当第一部件400覆盖第二部件300时，第二部件300的露出导体302的布置位置可以参照第一部件400的一个边缘作出，如图4中延伸通过与第一部件400的边缘204共线的第二部件300的虚线所示。因此，如图3和4所示，最靠近第一部件400的边缘204的边缘区域212中的露出导体302、430沿第一行2601取向，而从边缘204迅速远离的露出导体302、430被布置在第二行2602中，而露出导体302、430的另外一些行260朝向远离边缘204的第一部件400的内部区域214布置。
被形成在第二部件300中的电路114通常包括由一个或多个介电层404分开的基本水平的布线304和基本垂直的布线(例如，通孔)406。耦接到用作接地引脚118的焊接连接408的电路114通常具有焊接连接408，其通过露出的导体434经由通孔406被耦接到形成在第一部件400中的一个或多个接地层402。被耦接到具有不同深度“h”的通孔406的水平布线304由至少一个接地层分隔开。由于耦接到设置在第一行2601中的露出导体302的水平布线304可以容易地从第一部件400的下面区域布线，因此第一行2601通常需要更少(如果有的话)通孔406，例如，若与耦接到被设置在更靠近内部区域214的行260中的露出导体302的水平布线304比较的话。
此外，更靠近内部区域214的行260，与靠近边缘区域212的行260相比，通常具有更大的深度“h”的通孔406。例如，耦合到行2604中的露出导体302的通孔406具有比耦合到行2608中的露出导体302的通孔406更浅的深度“h”。因此，平均而言，与边缘区域214中的行206相比，边缘区域212中的行260具有更浅的通孔深度“h”。
电路114中的串扰的主要贡献者之一是布线304、406之间的接近。水平布线304至少在垂直方向上被接地层402基本上屏蔽了串扰。但是，由于只有少数几个通孔406(即，连接到接地引脚118的那些通孔406)耦接到接地层402，用于通过信号引脚116传输通信或数据信号的通孔406更容易受串扰影响。串扰的敏感性可以通过由受影响的通孔406呈现的总互感来描述。
在图上，总互感可以被可视化为围绕主体信号承载通孔的区域，该主体信号承载通孔一边有相邻信号承载通孔，并且在另一侧有最接近的接地承载通孔。例如，如图4所示，区域410代表在行2607中的通孔406的总互感，区域412代表在行2606中的通孔406的总互感，以及区域414代表在行2602中的通孔的总互感。从区域410、412、414的范围的相对差异可以推断出，区域的大小以及因此总互感随着离最接近的接地承载通孔406的距离和通孔406的深度“h”而增加。因为通孔406的深度“h”由于规划特定逃逸配置的水平布线304所需的层数而难以被最小化，因此下面描述的方法可以用于减小通孔离最接近的接地承载通孔406的距离，而不会不必要地牺牲过多数量的信号承载通孔406。结果，可以有利地实现高密度的信号引脚116，而不超过串扰限制。
总互感也可以用数学表达。例如，对于行2603中的信号引脚116，总互感Mij可以表示为：
Mij＝∑Ln[SiSj/Sij]
其中：
Si是行2603中所提到的信号引脚116与最近的接地引脚116之间的距离；
Si是行2603中所提到的信号引脚116与同离主体信号引脚116的最近的接地引脚116相对的相邻信号引脚116之间的距离；以及
Sj是Si和Sij的总和。
为了说明如何利用总互感来确定接口220内接地引脚118的放置，图5-8中描绘了示例性接地和信号引脚布局，示出了包括接口的一部分(例如组210)的行260内的接地引脚118与信号引脚116的不同比值。图5-8的布局被提供来根据上述的总互感Mij的表达式给出图形的内容，该图形显示了对于图9中描绘的不同的地信比在串扰和通孔深度之间的关系。
图5是用于具有1:6的地信比的、诸如如图1所示的电子设备110的部件之间的垂直接口520的接口布局的一个示例的示意图。例如，每行260包括用于每个接地引脚118的至少6个信号引脚116。接地引脚118对信号引脚116的地信比在整个组210中基本均匀。
图6是用于具有1:4的地信比的、诸如如图1所示的电子设备110的部件之间的垂直接口620的接口布局的一个示例的示意图。例如，每行260包括用于每个接地引脚118的至少4个信号引脚116。接地引脚118对信号引脚116的地信比在整个组210中基本均匀。由于与图5的布局相比，图6的布局中接地引脚118与信号引脚116具有更高的比值，对于给定的通孔深度，垂直接口620将具有较低的总互感Mij，因此，与图5的垂直接口520相比，它不易受串扰影响。
图7是用于具有1:3的地信比的、诸如如图1所示的电子设备110的部件之间的垂直接口720的接口布局的一个示例的示意图。例如，每行260包括用于每个接地引脚118的至少3个信号引脚116。接地引脚118与信号引脚116的地信比在整个组210中基本均匀。由于与图6的布局相比，图7的布局中接地引脚118与信号引脚116具有更高的比值，对于给定的通孔深度，垂直接口720将具有较低的总互感Mij，因此，与图6的垂直接口620相比，它不易受串扰影响。
图8是用于具有1:1的地信比的、诸如如图1所示的电子设备110的部件之间的垂直接口820的接口布局的一个示例的示意图。例如，每行260包括用于每个接地引脚118的1个信号引脚116。接地引脚118与信号引脚116的地信比在整个组210中是基本均匀的。再次地，由于与图7的布局相比，图8的布局中接地引脚118与信号引脚116具有更高的比值，对于给定的通孔深度，垂直接口820将具有更低的总互感Mij，因此，与图7的垂直接口720相比，它不易受串扰影响。
图9是示出不同地信比的串扰和通孔深度之间的关系的曲线图900。在曲线图900中，Y轴表示串扰，而X轴表示通孔深度，其在图4中示为“h”。如上所述，串扰可以被计算为总互感Mij。每条曲线910、912、914、916是用于不同密度的接地引脚118到信号引脚116的总互感Mij(即，地信比)。例如，曲线910是用于地信比为1:1的总互感Mij，如图8所示；曲线912是用于地信比为1:3的总互感Mij，如图7所示；曲线916是用于地信比为1:6的总互感Mij，如图6所示。
从曲线图900中可以明显看出，更深的通孔深度导致更高的串扰。如所有曲线910、912、914、916所示，通孔越深，串扰越高。例如，由虚线932指示的通孔深度处的串扰高于由虚线930指示的通孔深度处的串扰。线932和930分别对应于第六和第五行处的通孔深度(即，在图9中标识为V6和V5的行2605，2606)，行2604、2603、2602、2601的通孔深度也在图9上分别沿X轴被表示为V4、V3、V2和V1。
从曲线图900中可以明显看出，较低的地信比导致较高的串扰。如曲线910、912、914、916之间的比较所示，地信比越高，串扰越高。例如，由曲线916指示的地信比(1:1)处的串扰高于由曲线914指示的地信比(1:3)处的串扰；由曲线914指示的地信比(1:3)处的串扰高于由曲线912指示的地信比(1:4)处的串扰；并且由曲线912指示的地信比(1:4)处的串扰高于由曲线910指示的地信比(1:6)处的串扰。
曲线图900提供的信息可用于响应于目标串扰阈值为垂直接口选择引脚118、116的所需地信比。通过选择在给定通孔深度处满足目标串扰阈值的最低地信比，可以最大化信号引脚116的数量，这有利地在垂直接口上提供更大密度的信号引脚。例如，如果在图900上串扰阈值(即，最大可容忍串扰)由虚线920表示，则可以针对满足目标串扰阈值920的每个通孔深度确定最大可允许地信比。显然，在行V1、V2、V3处具有深度的通孔低于在由曲线910、912、914、916表示的所有地信比时的目标串扰阈值920。然而，选择具有最低地信比的曲线916信号比将能够在相应的行中使用更多数量的信号引脚116。类似地，在行V4、V5、V6处，曲线916、914示出超过目标串扰阈值920，而曲线912,910示出低于目标串扰阈值920的串扰。然而，选择具有较低地信比的曲线912，将能够在相应的行中使用更多数量的信号引脚116。
在另一示例中，如果期望得到串扰阈值922，则在行V1、V2、V3、V4处具有深度的通孔低于在由曲线910、912、914、916表示的所有地信比时的目标串扰阈值922。然而，选择具有最低地信比的曲线916将能够在相应的行中使用更多数量的信号引脚116。类似地，在行V5、V6处，曲线916显示超过目标串扰阈值920，而曲线914、912、910显示串扰低于目标串扰阈值920。然而，选择具有较低地信比的曲线916将能够在相应的行中使用更多数量的信号引脚116。
因此，曲线图900可用于选择在给定的通孔深度能满足串扰阈值的引脚118、116的地信比。由于通孔深度可以针对远离部件边缘的连接的行而改变，因此可以识别提供最大数量的信号引脚的地信比，从而增大信号传输引脚密度而不包括由于串扰引起的性能变化。因此，在具有更深通孔的位置中利用更大的接地引脚与信号引脚密度的比值，导致从边缘区域朝向中心区域增加的接地引脚与信号引脚密度的比值的梯度。然而，可以设想，一行或多行可能并不总是具有相对于靠近边缘的行内的比值的更大比值，在一个区域(多个行，例如，内部和边缘区域)中的平均比值将表现出一种梯度。
图10是用于在电子设备110的部件之间的垂直接口1000的接口布局的一个示例的示意图，如图1所示，其具有相对于距多个部件中的一个部件的边缘的距离而变化的地信比(例如，边缘204)。在一个示例中，垂直接口1000的布局可以使用上述技术导出。在图10所示的示例中，在边缘区域212和内部区域214之间变化(例如具有梯度)的地信比。例如，边缘区域212可具有比内部区域214的地信比更低的地信比。边缘区域212和内部区域214之间的地信比梯度可以以平滑或阶梯式的方式变化。例如，边缘区域212和内部区域214之间的中间区域的地信比可以具有在边缘区域212和内部区域214的地信比之间的地信比。在图10所提供的示例中，行2601到行26010的地信比为1:4，而行26010到行26016的地信比为1:3。这样，最靠近边缘204并设置在边缘区域212中的行260具有较少的接地引脚118，有利地允许更高密度的信号引脚116，同时满足串扰要求，而更远离边缘206并且更靠近内部区域214的行260具有相对更多的接地引脚118，以使得能够仍满足串扰要求的同时。
图11是用于在电子设备110的部件之间的垂直接口1100的接口布局的另一示例的示意图，如图1所示，其具有相对于距离多个部件汇中的一个部件的边缘的距离而变化的地信比。在一个示例中，可以使用上述技术导出垂直接口1100的布局。在图11所示的示例中，地信比在边缘区域212和内部区域214之间变化，例如具有梯度，类似于上面参考图10所描述的。例如，边缘区域212可以具有比起中间区域的地信比更低的地信比，而中间区域具有比内部区域214的地信比更低的地信比。在图11中提供的示例中，行2601到行2605具有1:4的地信比，而行2606到行26010具有1:3的地信比，行26011到行26017具有1:2的地信比。这样，更靠近边缘204的行260相对于远离边缘204的行260具有更少的接地引脚118，从而允许更高密度的信号引脚116和更深的通孔，同时满足串扰要求。
可以预期在图10和11中，在组210之间的公共行260中地信比可以变化。还可以预期，在延伸通过不同组210的公共行260之间地信比可以是相同的。还预期不是每一行260的地信比等于或大于更靠近边缘的行的地信比。还应理解，描述焊接连接408和引脚116、118之间的几何关系的布置与露出在部件300、400的相对表面上的露出导体302、430之间的几何关系相同。
因此，已经描述了芯片封装和电子设备的堆叠部件之间的垂直连接接口，其改善了堆叠部件之间的通信。有利地，通过在具有更深通孔的区域中利用策略上更密集的接地连接分布，可以实现增加的信号连接密度和降低的串扰。有利地，由接地连接的策略分布提供的地信比梯度减少了满足串扰阈值所需的接地连接的数量，同时增加了可用于跨过垂直接口的部件之间的通信的信号连接量。
虽然前述内容针对本公开的实施例，但是可以在不脱离其基本范围的情况下设计其他的和进一步的实施例，并且本发明的范围由所附权利要求确定。

Claims (15)

1.一种集成电路器件，其特征在于，所述集成电路器件包括：
第一集成电路部件，其具有被配置成堆叠在第二集成电路部件下方的表面，所述第一集成电路部件包括在所述第一集成电路部件的所述表面上露出的多个第一露出导体处终止的逃逸布线，所述第一露出导体布置成包括至少第一行、第二行和第三行的多个行，所有行都延伸通过在所述多个第一露出导体的一部分中限定的第一组，所述第一行平行且邻近于所述第一集成电路部件的第一边缘设置，所述第三行与所述第一边缘间隔开，所述第二行设置在所述第一行和所述第三行之间，其中所述第一组中被配置为承载接地信号的所述第一露出导体相对于被配置为承载数据信号的所述第一露出导体的地信比在所述第三行中相对于在所述第一行中更大。
2.根据权利要求1所述的集成电路器件，其特征在于，所述第一组中被配置为承载接地信号的所述第一露出导体相对于被配置为承载数据信号的所述第一露出导体的地信比在所述第二行中相对于在所述第一行中更大。
3.根据权利要求2所述的集成电路器件，其特征在于，所述第二行的地信比小于所述第三行的地信比。
4.根据权利要求1所述的集成电路器件，其特征在于，对于跨过延伸通过所述第一组的所述多个行的所述地信比，更靠近所述第一边缘的行相对于更远离所述第一边缘的行大体更小，或者对于跨过延伸通过所述第一组的所述多个行的所述地信比，具有较浅的通孔的行相对于具有较深的通孔的行大体更小。
5.根据权利要求1所述的集成电路器件，其特征在于，所述集成电路器件还包括：
第二部件，其包括在所述第二部件的第二表面上露出的多个第二露出导体处终止的电路；以及
多个焊接连接，每个焊接连接耦接在所述第一部件上露出的多个分立导体中的唯一一个。
6.根据权利要求1所述的集成电路器件，其特征在于，所述第一集成电路部件是集成电路IC晶片。
7.根据权利要求1所述的集成电路器件，其特征在于，所述第一集成电路部件是转接板或封装基板；和
其中集成电路器件还包括：
集成电路IC晶片，其被安装在所述第一集成电路部件的所述第一表面上。
8.根据权利要求1所述的集成电路器件，其特征在于，所述第一集成电路部件是印刷电路板；以及
其中集成电路器件还包括：
集成电路IC封装，其被安装到所述第一集成电路部件的所述第一表面，所述IC封装具有一个或多个IC晶片。
9.根据权利要求1所述的集成电路器件，其特征在于，所述第一集成电路部件是第一印刷电路板。
10.根据权利要求9所述的集成电路器件，其特征在于，所述集成电路器件还包括：
第二印刷电路板，其被堆叠在所述第一印刷电路板上。
11.一种集成电路器件，其特征在于，所述集成电路器件包括：
第一集成电路部件，其包括在所述第一集成电路部件的第一表面上露出的多个第一露出导体处终止的逃逸布线，在所述第一表面上露出的所述第一露出导体被布置在延伸通过在多个第一露出导体的一部分中限定的第一组的多个行中，其中在第一组内被配置为承载接地信号的所述第一露出导体相对于被配置为承载数据信号的所述第一露出导体的地信比具有边缘到中心的梯度。
12.根据权利要求11所述的集成电路器件，其特征在于，相对于具有被耦接到较浅的通孔的第一露出导体的所述第一组的边缘区域，在具有被耦接到较深通孔的第一露出导体的所述第一组的内部区域中的所述地信比是更大的，其中所述边缘区域靠近所述第一集成电路部件的边缘，并且所述内部区域与所述边缘隔开。
13.根据权利要求12所述的集成电路器件，其特征在于，在所述第一组内的两行的地信比是相同的，或其中具有同样深度通孔的第一组内的多个行的地信比是相同的。
14.根据权利要求12所述的集成电路器件，其特征在于，所述第一组的中间区域的所述地信比大于所述内部区域，且小于所述边缘区域，其中所述中间区域具有被耦接到比所述内部区域的通孔更浅而比边缘区域的通孔更深的通孔的第一露出导体。
15.根据权利要求11所述的集成电路器件，其特征在于，所述第一集成电路部件还包括：
第二组，其横向地邻近所述第一组设置，其中第二组的边缘到中心的地信比基本上等于所述第一组的边缘到中心的地信比。
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