JP2006147676A - 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置 - Google Patents

半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置 Download PDF

Info

Publication number
JP2006147676A
JP2006147676A JP2004332687A JP2004332687A JP2006147676A JP 2006147676 A JP2006147676 A JP 2006147676A JP 2004332687 A JP2004332687 A JP 2004332687A JP 2004332687 A JP2004332687 A JP 2004332687A JP 2006147676 A JP2006147676 A JP 2006147676A
Authority
JP
Japan
Prior art keywords
pad
plane
layer
ground
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004332687A
Other languages
English (en)
Inventor
Atsushi Sakai
淳 堺
Hirobumi Inoue
博文 井上
Kazuhiro Motonaga
和広 本永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
NEC Corp
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Priority to JP2004332687A priority Critical patent/JP2006147676A/ja
Priority to US11/274,182 priority patent/US7321166B2/en
Publication of JP2006147676A publication Critical patent/JP2006147676A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 エリアアレイ構造のＬＳＩを実装する際にも信号特性が良好でスイッチングノイズを低減させる効果の高い半導体集積回路パッケージ用配線基板を提供する。
【解決手段】 LSIチップ実装面の配線層に、エリアアレイ状に配置されたLSIチップ実装用の、グランド用パッド１０６、電源用パッド１０７、信号用パッド１０８と、これらのパッド群の周囲に延在するグランドプレーン１０３とを有するパッケージ用多層配線基板において、前記パッドのうち、内側に配置されたグランド用パッド１０６を、パッド群周囲のグランドプレーン１０３と接続配線１１０にて接続する。
【選択図】 図３

Description

本発明は、半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置に関し、特にＬＳＩチップをフリップチップ接続により搭載するための半導体集積回路パッケージ用配線基板およびその配線基板上にＬＳＩチップを搭載した半導体集積回路装置に関するものである。
近年、ＬＳＩの多ピン化・高周波化が進んでいる。ＬＳＩパッケージもそれに対応するため、ＬＳＩをパッケージ基板にフリップチップ接続する技術が広く用いられてきている。図１４は、エリアアレイ配置されたバンプを有するＬＳＩの、パッケージとの接続面の一例を示す平面図である。接続面の周辺部だけにバンプを配置するペリフェラル配置では多ピンのＬＳＩに対応できないため、ピン数が多い場合には図１４に示すように、ＬＳＩチップ２２１の接続面全体にバンプ２２２を配置する構造が採用される。この面配置されたバンプを有するＬＳＩチップが搭載されるパッケージ基板では、フリップチップパッド（以下、ＦＣパッド）がエリアアレイ状に配置される。
多ピンＬＳＩのバンプをエリアアレイ配置する場合に、信号のネットを外周部のバンプに、グランドと電源のネットを内側のバンプに割り当てる配置構造が提案されている（例えば、特許文献１、２参照）。このようなバンプ配置構造を採る理由の一つは、内側のバンプに信号を割り当ててしまうと、パッケージ基板において信号用パッドの列数が増え、ＦＣパッドとＢＧＡ(ball grid array)ランドとを接続する信号配線を収容する配線層の層数が多くなり、コスト高になってしまうことである。
図１４に示されるＬＳＩチップをフリップチップ実装するパッケージ基板としては、ＬＳＩチップの実装される表面層にグランドプレーン（または電源プレーン）を、信号配線層を内層に配置する構造が、信号安定化、信号漏洩・干渉の抑制のために好ましいと考えられる。そのような配慮のもとに設計されたパッケージ基板の一例を図１５、図１６に示す。図１５は、パッケージ基板上にＬＳＩチップが搭載されてなる半導体集積回路装置の断面図、図１６は、パッケージ基板の各配線層の上面図である(図１５は、パッケージが対称構造を有するものであるので右側半分のみが示されている)。図１５において、パッケージ用基板２００の上にバンプ２２２によりＬＳＩチップ２２１が実装されている。パッケージ用基板２００は、配線層が５層積層されているが、ここでＬＳＩチップの搭載された配線層を第一層とし、下方に向かって昇順し、半田ボール２２３が形成された配線層を第五層とする。第一層にはＬＳＩチップ２２１を実装するためのＦＣパッド２０６〜２０８とグランドプレーン２０３が、第二層には信号線２０１が、第三層には電源プレーン２０２が、第四層にはグランドプレーン２０４が、第五層には半田ボール２２３を搭載するためのランド２１１〜２１３が設けられている。各層の配線は、ビアホール内を導電体で埋め込んだ層間接続用導体２０９ａ〜２０９ｇによって接続されている。ＬＳＩチップ２２１は図を簡略化するため３６ピンとしているが、実際に用いられるＬＳＩのピン数は数百〜数千ピンに及ぶ。
図１６(ａ)に示すように、３６個あるＦＣパッドの最外周にあるパッドを信号用ＦＣパッド２０８に割り当て、内側のパッドをグランド用ＦＣパッド２０６、電源用ＦＣパッド２０７としている。信号の経路は、第一層の信号用ＦＣパッド２０８から層間接続用導体２０９ｄで第二層に接続し、図１６(ｂ)に示すように第二層で信号配線２０１によってパッケージの周辺部へ引き出し、その後層間接続用導体２０９ｇで第五層のランド２１３に至る。信号線２０１は、その上下をグランドプレーン２０３と電源プレーン２０２とで覆われており、ストリップラインを形成している。
電源プレーン２０２が形成される第三層では、図１６(ｃ)に示されるように、グランド用の層間接続用導体２０９ａ、２０９ｅを通すための開口と信号用の層間接続用導体２０９ｇを通すための開口とが開けられている。また、グランドプレーン２０４が形成される第四層では、図１６(ｄ)に示されるように、電源用の層間接続用導体２０９ｆを通すための開口と信号用の層間接続用導体２０９ｇを通すための開口とが開けられている。第五層には、図１６(ｅ)に示されるように、グランド用のランド２１１、電源用のランド２１２および信号用のランド２１３がエリアアレイ状に配置される。
この例のように、パッケージ用基板の各配線層への割り当て方については、第一層にはグランドプレーンまたは電源プレーンを割り当て、信号配線は第二層以下に割り当てる方が電気特性の面で有利である。その理由は、この配置にすれば信号配線の上下を電源またはグランドプレーン（以下、「電源またはグランド」を「電源／グランド」と称する）で覆うストリップライン構造になり、高速信号伝送に適した伝送線路を形成し、かつ信号配線をシールドすることができるが、信号配線を第一層に配置すると信号配線がむき出しになり、外来ノイズの影響を受けたり、パッケージ用基板表面に実装されるリングなどの影響によって特性インピーダンスが変動して電気特性が劣化したりしてしまうからである。そこで、配線層数を十分多く取れる場合には、信号配線は第一層ではなく第二層以下に割り当てる方が電気特性を向上させることができる。
また、第三層と第四層層に電源プレーンとグランドプレーンとを隣接させた構造では、電源−グランド間に大きな容量を確保することができる。
特開２０００−３０７００５号公報 特開２００４−６５１３号公報
しかしながら、上記のように外周部のＦＣパッドに信号、内側のＦＣパッドに電源とグランドを割り当て、ＬＳＩ実装面のＬＳＩの外周部に電源／グランドプレーンを配置して第二層に信号配線層を割り当てる構造には、以下のような問題点がある。
第一の問題点は、第一層の電源／グランドプレーンとＬＳＩの電源／グランド用ＦＣパッドが信号用のＦＣパッドで分断されているため、信号特性が劣化する、ということである。図１７は図１５のＦＣパッド近辺の拡大図である。第二層の信号配線２０１に信号電流Ｉsigを流すとその上下の第一層のグランドプレーン２０３、第三層の電源プレーン２０２にリターン電流Ｉret1、Ｉret3が発生する。信号がＦＣパッドを介してＬＳＩとパッケージ基板との間を流れる時、リターン電流はその信号のパッドに最も近い電源／グランドパッドを通ってＬＳＩとパッケージ基板の間を流れる。しかし、第一層の電源／グランドプレーン（２０３）はプレーンの端２０３Ｅ付近で電源／グランドのＦＣパッドと分断されているため、第一層の電源／グランドプレーンを流れるリターン電流は電源／グランドのＦＣパッドに直接流れることができない。このため、特性インピーダンスの不整合が生じて信号の反射が発生したり、不要輻射が発生したりする、という問題点があった。
第二の問題点は、第一層の電源／グランドプレーンとＬＳＩの電源／グランド用ＦＣパッドが信号用のＦＣパッドで分断されているため、スイッチングノイズを低減させる効果が小さくなる、ということである。ＬＳＩの高速化に伴うスイッチングノイズに対応するため、先行技術のパッケージ用基板では多層基板を採用し、電源プレーンとグランドプレーンを交互に隣接させて配置することにより、スイッチングノイズを低減させていた。さらにスイッチングノイズを低減させるため、高い容量を有するチップコンデンサをパッケージ用基板上に実装することも行われていた。
図１８は、チップコンデンサを実装した場合の、コンデンサ搭載部付近のパッケージの電源・グランドプレーンの状態を示す断面図であり、図１９はその電気的な働きを示す回路図である（但し、図１９には三−四層間の層間容量は図示されていない）。チップコンデンサ２２４は、第一層に設けられた電源側パッド２１４とグランド側パッド２１５に接続される。そして、電源側パッド２１４は層間接続用導体２０９ｈを介してに第三層の電源プレーン２０２に接続され、グランド側パッド２１５が設けられたグランドプレーン２０３は層間接続用導体２０９ｅを介して第四層のグランドプレーン２０４に接続される。したがって、チップコンデンサ２２４は、第三−四層間の層間容量に並列接続されることになる。電源プレーン２０２は、層間接続用導体２０９ｂを介して電源用ＦＣパッド２０７に接続され、グランドプレーン２０４は、層間接続用導体２０９ａを介してグランド用ＦＣパッド２０６に接続されている。このように電源プレーンとグランドプレーンとを隣接配置し、さらにチップコンデンサを設けることによって、スイッチングノイズを低減することが図られてきた。
しかし、第一層のグランドプレーン２０３がグランド用ＦＣパッド２０６と分断されている場合、両者は別の配線層にあるグランドプレーン２０４と層間接続用導体２０９ａ、２０９ｅを介して接続されることになる。このため、第一〜三層間の層間接続容量Ｃ１−３のグランド側とグランド用ＦＣパッド２０６との間、またチップコンデンサ２２４のグランド側端子とＦＣパッド２０６との間には層間接続用導体のインダクタンス成分Ｌａ、Ｌｅが寄生してしまう。このように、グランドプレーンをつなぐ層間接続用導体のインダクタンスＬａ、Ｌｅがチップコンデンサ２２４の容量Ｃcap、第一−三層間の層間容量Ｃ１−３よりもＬＳＩチップ２２１に近い位置に存在することになり、層間容量Ｃ１−３とチップコンデンサ２２４がスイッチングノイズを吸収する効果が減殺されてしまう。
本発明の課題は、上述した先行技術の問題点を解決することであって、その目的は、エリアアレイ構造のＬＳＩを実装する際にも信号特性が良好でスイッチングノイズを低減させる効果の高い半導体集積回路パッケージを提供できるようにすることである。
上記の目的を達成するため、本発明によれば、グランドプレーンと、電源プレーンと、信号配線層とを有し、電子デバイス実装面である配線層には、デバイス接続用パッドがエリアアレイ状に配置された電子デバイス実装部が、その周囲に表層グランドプレーンまたは表層電源プレーンが備えられ、前記電子デバイス実装部の内側にグランド用パッドと電源用パッドが配置されている半導体集積回路パッケージ用半導体配線基板において、グランド用パッドまたは電源用パッドが同一配線層の配線を介して前記表層グランドプレーンまたは前記表層電源プレーン接続されていることを特徴とする半導体集積回路パッケージ用配線基板、が提供される。
また、上記の目的を達成するため、本発明によれば、グランドプレーンと、電源プレーンと、信号配線層とを有し、電子デバイス実装面である配線層には、デバイス接続用パッドがエリアアレイ状に配置された電子デバイス実装部が、その周囲に表層グランドプレーンまたは表層電源プレーンが備えられ、前記電子デバイス実装部の内側にグランド用パッドと電源用パッドが配置されている半導体集積回路パッケージ用半導体配線基板において、表層グランドプレーンまたは表層電源プレーンはグランド用パッドまたは電源用パッド以外のデバイス接続用パッドのある部分の開口を除いて全面的に形成され、グランド用パッドまたは電源用パッドは前記表層グランドプレーン上または前記表層電源プレーン上に形成されていることを特徴とする半導体集積回路パッケージ用配線基板、が提供される。
本発明の配線基板によれば、エリアアレイ構造のＬＳＩを実装する際にも表面層に形成した電源またはグランドプレーン上に発生するリターン電流を途切れさせることなくＬＳＩチップに流れさせることができ、信号特性を良好に保つことができる。また、本発明の配線基板によれば、ＬＳＩチップと電源またはグランドプレーンとの間のインダクタンスを低減させることができ、表面層に形成した電源またはグランドプレーンのスイッチングノイズを吸収する効果を十分に引き出すことができる。さらに、表面層上にノイズ吸収用のチップコンデンサを実装した場合には、このチップコンデンサの能力を十分に引き出すことができる。
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体集積回路パッケージの断面図である。基本的な構成は図１５で示した先行例のパッケージ基板と同じである。半導体パッケージ用基板１００は五つの配線層を備える基板であり、ＬＳＩチップが搭載される第一層には、ＬＳＩを搭載するためのＦＣパッド１０６〜１０８とグランドプレーン１０３が、第二層には信号線１０１が、第三層には電源プレーン１０２が、第四層にはグランドプレーン１０４が、第五層にははんだボール１２３を搭載するためのランド１１１〜１１３が設けられている。第一層の電源用ＦＣパッド１０７は第三層の電源プレーン１０２と層間接続用導体１０９ｂを介して接続され、また、信号用ＦＣパッド１０８は第二層の信号線１０１と層間接続用導体１０９ｄを介して接続される。第一層のグランド用ＦＣパッド１０６は、第四層のグランドプレーン１０４と層間接続用導体１０９ａを介して接続され、第四層のグランドプレーン１０４と第一層のグランドプレーン１０３間は層間接続用導体１０９ｅを介して接続され、さらにグランド用ＦＣパッド１０６とグランドプレーン１０３との間が接続配線１１０で接続されており、各グランドネットが同電位になるようにしている。先行例のパッケージ基板と顕著に異なる点は、第一層において、グランドプレーン１０３とグランド用ＦＣパッド１０６との間に接続配線１１０が存在することである。
このパッケージ基板の第二層〜第五層の形状は図１６(ｂ)〜（ｅ）に示した先行例のパッケージ基板の場合と同じである。第一層の上面図を図２に示す。中央部にＬＳＩチップを実装するためのＦＣパッドが並び、その周囲にグランドプレーン１０３が延在している。
この第一層のＦＣパッドが形成された中央部Ａの拡大図を図３に示す。６行×６列に並んでいるＦＣパッドの最外周にあるパッドを信号用ＦＣパッド１０８に割り当て、内側にあるパッドをグランド用ＦＣパッド１０６、電源用ＦＣパッド１０７として用いる。ＦＣパッドの周囲にはグランドプレーン１０３が延在し、グランドプレーン１０３は層間接続用導体１０９ｅにより第四層のグランドプレーンに接続されている。そして、周囲のグランドプレーン１０３とグランド用ＦＣパッド１０６とは接続配線１１０により接続されている。
次に、この接続配線１１０の電気的な働きを図４、図５を用いて説明する。接続配線の電気的な効果には、リターン電流の連続性に関するものと、スイッチングノイズ吸収効果に関するものとがある。
まず、リターン電流の連続性について説明する。図４は電流経路のモデル図である。第二層の信号配線１０１に信号電流Ｉsigを流すとその上下の第一層のグランドプレーン１０３、第三層の電源プレーン１０２にリターン電流Ｉret1、Ｉret3が発生する。第一層のＦＣパッドの近辺ではグランド用ＦＣパッド１０６とグランドプレーン１０３は接続配線１１０で接続されているので、第一層を流れるリターン電流Ｉret1はこの接続配線とグランド用ＦＣパッド１０６とバンプを通ってＬＳＩチップに入っていく。このように、ＦＣパッド近辺でも第一層のグランドプレーンとグランド用ＦＣパッドとが導通しているので、第一層を流れるリターン電流が途切れることがない。これによってプレーンの端での特性インピーダンスの不整合を小さく抑えることができ、信号の反射や不要輻射の発生を抑えることができる。
次に、スイッチングノイズ吸収効果について説明する。図５はプレーン間の接続を示す回路図である。第一層のグランドプレーン１０３と第三層の電源プレーン１０２との間に層間容量Ｃ１−３が発生し、この容量がスイッチングノイズを吸収する効果を持つ。しかし、この容量とＬＳＩとの間にインダクタンス成分が存在すると、ノイズ吸収効果は低減してしまう。本実施の形態のグランド側の経路について考えると、容量Ｃ１−３のグランド側とグランド用ＦＣパッド１０６とは、接続配線１１０を通る経路と第四層のグランドプレーンとを通る経路の２経路によって接続されている。接続配線１１０を通る経路には接続配線のインダクタンスＬcirが存在し、第四層のグランドプレーンを通る経路には層間接続用導体１０９ａのインダクタンスＬａと層間接続用導体１０９ｅのインダクタンスＬｅの二つのインダクタンスが存在する。これら３つのインダクタンスは、インダクタンスＬａとＬｅの直列インダクタがインダクタンスＬcirのインダクタと並列になるように接続されることになる。一般にインダクタが並列に接続している場合は、それぞれ単独で接続した場合よりもインダクタンスが小さくなり、さらにそれらのインダクタンスの値が大きく異なる場合には小さいほうのインダクタンスが支配的になる。本実施の形態では接続配線を設けたことにより値の小さいインダクタンスＬcirが付加されることになり、インダクタンスＬａとＬｅだけが存在していた場合よりもインダクタンスが大幅に小さくなる。このように、第一層に接続配線を設けたことにより、層間接続用導体の寄生インダクタンスによる容量のスイッチングノイズ吸収効果の低減を抑制することができる。
本実施の形態のパッケージ基板１００は、一般的に用いられている基板材料を用い、通常用いられている製造方法を用いて製造できるものである。例えば、有機材料〔エポキシ、ポリイミド、フッ素樹脂、ポリフェニレンエーテル(PPE)樹脂、フェノール樹脂等〕や、セラミック、ガラス、コンポジット材などの絶縁材料を基板材料として用いることができる。そして、各層の配線パターンはエッチングや印刷等の技術を用いて形成する。また、層間接続用導体は、絶縁材料にレーザー照射やドリル加工によって穴を形成し、金属ペースト充填やめっき等によって導通させることによって形成する。
(変形例)
本実施の形態の変形例について説明する。第1の実施の形態では、ＦＣパッドが水平方向−垂直方向に直交して並んでいたが、本発明はこれ以外のＦＣパッドの配置形態の場合にも適用できる。一例として、図６のようにＦＣパッドが水平方向に対して４５度回転して並んでいるパッド配列に対する適用例を示す。図６は、６１ピンのＬＳＩチップ実装用のＦＣパッドの例であって、外側の３列のパッドが信号用ＦＣパッド１０８、その内側で最外周から数えて４列目のパッドがグランド用ＦＣパッド１０６、そのさらに内側のパッドが電源用ＦＣパッド１０７である。図７にＦＣパッドの周囲にグランドプレーン１０３を設け、このＦＣパッド群の内側に形成したグランド用ＦＣパッド１０６とグランドプレーン１０３を接続配線１１０で接続した配線パターンを示す。このように接続配線１１０によってグランドプレーンとグランド用ＦＣパッドを導通させることにより、グランドプレーン上を流れるリターン電流が途切れることなくＦＣパッドまで同一配線層を流すことができ、信号特性を良好に保つことができる。さらに、グランドプレーン１０３が有するノイズ吸収効果を十分に引き出すことができる。
図７に示す例では、グランド用ＦＣパッド１０６より内側には接続配線１１０が敷設されていないが、この接続配線を電源用ＦＣパッド１０７間にも延在するようにし、かつ接続配線により隣接するグランド用ＦＣパッド１０６同士を接続するようにしてもよい。
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。本実施の形態は、チップコンデンサをＬＳＩチップの横に実装した半導体パッケージに関するものである。本実施の形態のパッケージ基板は５つの配線層からなり、第一層の上面図を図８に示す。また、本実施の形態の第二層〜第五層は第１の実施の形態のパッケージ基板のそれと同じである。
図８において、ＦＣパッド形成部Ｂのパターン形状は、グランド用ＦＣパッド１０６が連続した導電性パターン内に形成されている点を除いて第１の実施の形態と同じであり、ほぼ同等の機能を有しているので説明を省略する。図８において、１１４は、グランドプレーン１０３に開けられた開口内にグランドプレーン１０３から絶縁されて設けられた、チップコンデンサを実装するための電源側パッド、１１５は、グランドプレーン１０３上に設けられたチップコンデンサ実装用のグランド側パッドである。チップコンデンサ実装用のパッド１１４、１１５は、ＬＳＩチップを囲むようにＦＣパッドの周囲に複数対設けられている。電源側パッド１１４は、層間接続用導体１０９ｈを介して第二層の電源プレーンに接続されている。
図９は、本実施の形態のパッケージ構造を示す要部断面図である。基板表面に搭載されたＬＳＩチップ１２１の横にチップコンデンサ１２４が実装される。グランド用ＦＣパッド１０６と第四層に設けられたグランドプレーン１０４とが層間接続用導体１０９ａで接続され、第四層のグランドプレーン１０４と第一層のグランドプレーン１０３とは層間接続用導体１０９ｅで接続されている。同様に、電源用ＦＣパッド１０７と第三層に設けられた電源プレーン１０２とは層間接続用導体１０９ｂで接続される。チップコンデンサ１２４の一方の端子（グランド側端子１２４ａ）は、グランドプレーン１０３内に設けたグランド側パッド１１５に、他方の端子は電源側パッド１１４に接続されている。電源側パッド１１４は層間接続用導体１０９ｈを介して第三層の電源プレーンに接続されている。このようにチップコンデンサ１２４は、電気的には電源とグランドの間に挿入されている。そして、グランドプレーン１０３とグランド用ＦＣパッド１０６とは接続配線１１０で接続されている。
本実施の形態のスイッチングノイズ吸収に関する電気的な働きを図１０を用いて説明する。図１０において、Ｃ１−３は第一層のグランドプレーン１０３と第三層の電源プレーン１０２との間の層間容量、Ｃcapはチップコンデンサ１２４の容量である。Ｌａは層間接続用導体１０９ａのインダクタンス、Ｌｅは層間接続用導体１０９ｅのインダクタンスである。そして、Ｌcirは接続配線１１０のインダクタンスである。接続配線１１０を設けることにより、グランド用ＦＣパッド１０６とチップコンデンサ１２４のグランド側端子１２４ａとを接続する経路が増加し、この間のインダクタンスは小さくなる。さらに、層間接続用導体を経由して第四層のグランドプレーンを通る経路よりも第一層を直接通る経路の方が距離的にも電気的にも短いので、第四層を通る経路のインダクタンス（Ｌａ＋Ｌｅ）よりも第一層を通る接続配線のインダクタンスＬcirの方が小さく、従って、層間接続用導体のインダクタンスＬａとＬｅの影響は小さくなる。すなわち、インダクタンスＬcirが挿入されることによって、図１０に示される、ＦＣパッド１０６−端子１２４ａ間のインダクタンスは顕著に減少する。
このように、接続配線１１０を設けることにより、ＬＳＩのグランド端子とチップコンデンサのグランド端子との間の寄生インダクタンスを著しく減少させることができ、層間容量Ｃ１−３とチップコンデンサ１２４のスイッチングノイズ吸収効果を十分に引き出すことが可能になる。
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。第１の実施の形態では、接続配線として信号配線と同じ配線幅の、配線幅が均一な配線を用いた。しかし接続配線の種類はこれに限るものではなく、周囲のグランドプレーンとグランド用ＦＣパッド、または周囲の電源プレーンと電源用ＦＣパッドを導通させる機能を有する配線パターンであればどのような形状でもよい。本実施の形態では、第１の実施の形態のような信号配線形状ではなく、プレーン形状の配線を接続配線として用いる例を示す。
本実施の形態のパッケージ基板は、第１の実施の形態のパッケージ基板の第一層を変化させたものであり、第二層〜第五層のパターン形状およびビアホールの配置・形状は、第１の実施の形態の場合と同じである。本実施の形態のパッケージ基板の第一層の上面図を図１１に示す。グランドプレーン１０３は、ほぼ全面を被覆する形状に形成されており、その中央部にＬＳＩチップを実装するためのＦＣパッドが設けられている。点線で囲んだ中央部Ｃの拡大図を図１２に示す。６×６に並んだＦＣパッドのうち、外周部にある信号用ＦＣパッド１０８と内側の電源用ＦＣパッド１０７は、グランドプレーン１０３に設けた開口内に設置されているが、グランド用ＦＣパッド１０６はグランドプレーン１０３上に設置されている。
以上のように、グランドプレーン１０３をＦＣパッドをエリアアレイ状に形成した領域内にまで敷き詰め、グランドプレーンとグランド用ＦＣパッドを導通させる。このようなプレーン形状の接続配線を設けることより、第１の実施の形態と同様な動作によって、リターン電流の分断を抑制することができ、第一層に設けたグランドプレーン１０３によるノイズ吸収効果を効果的に引き出すことができる。接続配線は太く短い方が接続配線が有するインダクタンス成分が小さくなり、ノイズ吸収効果が大きくなる。従って、第１の実施の形態の配線形状の接続配線よりも本実施の形態のプレーン形状の接続配線の方が好ましい。
(変形例)
次に、第３の実施の形態の変形例について説明する。本変形例は第３の実施の形態のパッケージ基板の第一層のみを変化させたものである。本変形例の配線基板の第一層の上面図を図１３に示す。第一層のグランドプレーンにおいて、ＦＣパッドを形成した領域の外側の領域にあるグランドプレーン１０３に、ガス抜き穴１１６を設ける。このガス抜き穴は、基板製造時に基板に吸収された湿気を基板外部に逃がすための開口部であり、このガス抜き穴を設けることにより、基板をリフロー等で加熱した際に基板外部に出ようとする気体によって導体パターンが剥離するのを防ぐことができる。
このガス抜き穴の開口径・隣の穴との間隔等の設計ルールは、ＦＣパッド部に設けたクリアランスの開口径・間隔とは異なる独自のルールで設計するのが望ましい。この理由は、ＦＣパッド部分のクリアランスと同じルールでガス抜き穴を形成すると、グランドプレーンの開口部が多くなりすぎてグランドプレーンの特性が低下してしまうからである。ＦＣパッド部に設けるクリアランスの設計ルールは、間隔はＦＣパッドと同じ、開口径はグランドプレーンがＦＣパッドに接触しない最小の寸法にするのが電気特性上望ましいが、ガス抜き穴の設計ルールはＦＣパッドのクリアランス部分よりも導体パターンの面積が大きくなるような適当なルールを定めるのが望ましい。本変形例の電気的な動作は、第３の実施の形態のそれと同様である。また本変形例では第一層のグランドプレーンにガス抜き穴を設けたが、ガス抜き穴は第三層、第四層の電源／グランドプレーンに設けることもでき、そのときの電気的な動作は、ガス抜き穴の有無に関わらず本変形例の場合と同様である。
以上、本発明の好ましい実施の形態について説明したが、本発明はこれら実施の形態に限定されるものではなく本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、グランドプレーンと電源プレーンとを実施の形態の場合と逆にすることができる。また、配線層の層数は適宜の数に選定することができる。また、実施の形態では容量素子としてチップコンデンサを用いた例を示したが、容量素子はこれに限るものではなく、薄膜コンデンサやリードタイプのコンデンサを用いることも出来る。また、コンデンサをＬＳＩチップと基板の同じ側に搭載していたが別々の面に配置するようにしてもよい。更に、容量素子を基板内部に内蔵させることもできる。また、層間接続構造としては、ビアホール内を導電性材料で埋め込んだ構造ばかりでなく、プレーテッドスルーホールのように開口の内壁面を導電膜で被覆したものであってもよい。また、上記実施の形態では、実装されるデバイスはＬＳＩチップであったが、これに代えＣＳＰなどのように基板上にＬＳＩチップを搭載してなるデバイスや、フィルム状やテープ状の樹脂基材の上にLSIチップを搭載して成るデバイス、複数のＬＳＩチップを有するデバイスであってもよい。更に、上記実施の形態では、グランドプレーンと電源プレーンとで信号線を挟むものであったが、これに代えグランドプレーンとグランドプレーンの間、または、電源プレーンと電源プレーンの間に信号線を挟むものであってもよい。
本発明の第１の実施の形態の半導体集積回路装置の断面図。 本発明の第１の実施の形態の半導体集積回路パッケージ用配線基板の上面図。 図２の中央部分の拡大図。 本発明の第１の実施の形態の半導体集積回路装置の電気的な動作を示す図。 本発明の第１の実施の形態の半導体集積回路パッケージ用配線基板の電気的な動作を示す回路図。 本発明の第１の実施の形態の変形例の半導体集積回路パッケージ用配線基板のＬＳＩチップの実装部を示す上面図。 本発明の第１の実施の形態の変形例の半導体集積回路パッケージ用配線基板の上面図。 本発明の第２の実施の形態の半導体集積回路パッケージ用配線基板の上面図。 本発明の第２の実施の形態の半導体集積回路装置の要部断面図。 本発明の第２の実施の形態の半導体集積回路装置の電気的な動作を示す回路図。 本発明の第３の実施の形態の半導体集積回路パッケージ用配線基板の上面図。 図１１の中央部分の拡大図。 本発明の第１の実施の形態の変形例の半導体集積回路パッケージ用配線基板の上面図。 エリアアレイ状に配置されたバンプを有するフリップチップ実装用ＬＳＩチップの実装面の平面図。 本発明に先だって考案された半導体集積回路装置の断面図。 本発明に先だって考案された半導体集積回路パッケージ用配線基板の上面図。 本発明に先だって考案された半導体集積回路パッケージ用配線基板の第二層の上面図。 本発明に先だって考案された半導体集積回路パッケージ用配線基板の第三層の上面図。 本発明に先だって考案された半導体集積回路パッケージ用配線基板の第四層の上面図。 本発明に先だって考案された半導体集積回路パッケージ用配線基板の第五層の上面図。 本発明に先だって考案された半導体集積回路装置のリターン電流に係る動作を説明する図。 チップコンデンサを実装した先行例の半導体集積回路装置の断面図。 チップコンデンサを実装した先行例の半導体集積回路装置の電気的な動作を示す回路図。
符号の説明
１００、２００ パッケージ用基板
１０１ 信号線
１０２、２０２ 電源プレーン
１０３、２０３ 第一層のグランドプレーン
１０４、２０４ 第四層のグランドプレーン
１０６、２０６ グランド用ＦＣパッド
１０７、２０７ 電源用ＦＣパッド
１０８、２０８ 信号用ＦＣパッド
１０９ａ〜１０９ｈ、２０９ａ〜２０９ｈ 層間接続用導体
１１０ 接続配線
１１１〜１１３、２１１〜２１３ ランド
１１４、２１４ 電源側パッド
１１５、２１５ グランド側パッド
１１６ ガス抜き穴
１２１、２２１ ＬＳＩチップ
１２２、２２２ バンプ
１２３、２２３ 半田ボール
１２４、２２４ チップコンデンサ
２０３Ｅ：グランドプレーンの端

Claims (14)

  1. グランドプレーンと、電源プレーンと、信号配線層とを有し、電子デバイス実装面である配線層には、デバイス接続用パッドがエリアアレイ状に配置された電子デバイス実装部と、その周囲を囲む表層グランドプレーンとが備えられ、前記電子デバイス実装部の内側にグランド用パッドと電源用パッドが配置されている半導体集積回路パッケージ用配線基板において、グランド用パッドが同一配線層の配線を介して前記表層グランドプレーンに接続されていることを特徴とする半導体集積回路パッケージ用配線基板。
  2. グランドプレーンと、電源プレーンと、信号配線層とを有し、電子デバイス実装面である配線層には、デバイス接続用パッドがエリアアレイ状に配置された電子デバイス実装部と、その周囲を囲む表層電源プレーンとが備えられ、前記電子デバイス実装部の内側にグランド用パッドと電源用パッドが配置されている半導体集積回路パッケージ用配線基板において、電源用パッドが同一配線層の配線を介して前記表層電源プレーン接続されていることを特徴とする半導体集積回路パッケージ用配線基板。
  3. 前記グランド用パッドと前記表層グランドプレーンとを接続する配線、または、前記電源用パッドと前記表層電源プレーンとを接続する配線は、グランド用パッド間または電源用パッド間を接続し網状に形成されていることを特徴とする請求項１または２に記載の半導体集積回路パッケージ用配線基板。
  4. グランドプレーンと、電源プレーンと、信号配線層とを有し、電子デバイス実装面である配線層には、デバイス接続用パッドがエリアアレイ状に配置された電子デバイス実装部と、その周囲を囲む表層グランドプレーンとが備えられ、前記電子デバイス実装部の内側にグランド用パッドと電源用パッドが配置されている半導体集積回路パッケージ用配線基板において、表層グランドプレーンはグランド用パッド以外のデバイス接続用パッドのある部分の開口を除いて全面的に形成され、グランド用パッドは前記表層グランドプレーン上に形成されていることを特徴とする半導体集積回路パッケージ用配線基板。
  5. グランドプレーンと、電源プレーンと、信号配線層とを有し、電子デバイス実装面である配線層には、デバイス接続用パッドがエリアアレイ状に配置された電子デバイス実装部と、その周囲を囲む表層電源プレーンとが備えられ、前記電子デバイス実装部の内側にグランド用パッドと電源用パッドが配置されている半導体集積回路パッケージ用配線基板において、表層電源プレーンは電源用パッド以外のデバイス接続用パッドのある部分の開口を除いて全面的に形成され、電源用パッドは前記表層電源プレーン上に形成されていることを特徴とする半導体集積回路パッケージ用配線基板。
  6. 前記表層グランドプレーンの他に内層グランドプレーンが設けられているか、または、前記表層電源プレーンの他に内層電源プレーンが設けられており、前記内層グランドプレーンは内層に設けられた電源プレーンに隣接しているか、または、前記内層電源プレーンは内層に設けられたグランドプレーンに隣接していることを特徴とする請求項１から３のいずれかに記載の半導体集積回路パッケージ用配線基板。
  7. 信号配線層は、前記表層グランドプレーンまたは前記表層電源プレーンに隣接して形成されていることを特徴とする請求項１から６のいずれかに記載の半導体集積回路パッケージ用配線基板。
  8. 前記表層グランドプレーンと内層に設けられたグランドプレーンまたは電源プレーンとで信号配線層を挟んでいるか、または、前記表層電源プレーンと内層に設けられたグランドプレーンまたは電源プレーンとで信号配線層を挟んでいることを特徴とする請求項１から６のいずれかに記載の半導体集積回路パッケージ用配線基板。
  9. コンデンサ実装用グランドパッドとコンデンサ実装用電源パッドを有する容量素子搭載部が更に設けられていることを特徴とする請求項１から８のいずれかに記載の半導体集積回路パッケージ用配線基板。
  10. 電子デバイス実装面である配線層には、電子デバイス実装部外にコンデンサ実装用グランドパッドとコンデンサ実装用電源パッドを有する容量素子搭載部が設けられ、前記表層グランドプレーン上にはコンデンサ実装用グランドパッドが設けられ、かつ、前記表層グランドプレーンにはコンデンサ実装用電源パッドのための開口が設けられているか、または、前記表層電源プレーン上にはコンデンサ実装用グランドパッドが設けられ、かつ、前記表層電源プレーンにはコンデンサ実装用グランドパッドのための開口が設けられていることを特徴とする請求項１から８のいずれかに記載の半導体集積回路パッケージ用配線基板。
  11. グランドプレーンおよび電源プレーンの内の少なくとも１層のプレーンにはガス抜き穴が開けられていることを特徴とする請求項１から１０のいずれかに記載の半導体集積回路パッケージ用配線基板。
  12. 請求項１から１１のいずれかに記載された半導体集積回路パッケージ用配線基板の電子デバイス実装部に、電子デバイスとしての半導体チップまたは半導体チップが回路基板上に搭載された半導体装置または半導体チップを樹脂で封止した半導体装置が搭載されていることを特徴とする半導体集積回路装置。
  13. 前記電子デバイスは、バンプないし金属ボールを介して半導体集積回路パッケージ用配線基板に搭載されていることを特徴とする請求項１２に記載の半導体集積回路装置。
  14. 容量素子が更に搭載されていることを特徴とする請求項１２または１３に記載の半導体集積回路装置。
JP2004332687A 2004-11-17 2004-11-17 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置 Pending JP2006147676A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004332687A JP2006147676A (ja) 2004-11-17 2004-11-17 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置
US11/274,182 US7321166B2 (en) 2004-11-17 2005-11-16 Wiring board having connecting wiring between electrode plane and connecting pad

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004332687A JP2006147676A (ja) 2004-11-17 2004-11-17 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置

Publications (1)

Publication Number Publication Date
JP2006147676A true JP2006147676A (ja) 2006-06-08

Family

ID=36385390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004332687A Pending JP2006147676A (ja) 2004-11-17 2004-11-17 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置

Country Status (2)

Country Link
US (1) US7321166B2 (ja)
JP (1) JP2006147676A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169345A (ja) * 2011-02-10 2012-09-06 Shinko Electric Ind Co Ltd 多層配線基板
JP2012174781A (ja) * 2011-02-18 2012-09-10 Mitsubishi Electric Corp 高周波信号接続構造
US8698574B2 (en) 2010-08-11 2014-04-15 Kabushiki Kaisha Toshiba High-frequency switch
JP2015126153A (ja) * 2013-12-27 2015-07-06 京セラサーキットソリューションズ株式会社 配線基板
JP2017050560A (ja) * 2016-11-16 2017-03-09 株式会社村田製作所 高周波モジュール
WO2018042518A1 (ja) * 2016-08-30 2018-03-08 株式会社日立製作所 半導体装置及びプリント基板
US9980369B2 (en) 2016-06-28 2018-05-22 Joled Inc. Mounting board having electronic components mounted on substrate using different solder ball configurations
JPWO2017068831A1 (ja) * 2015-10-19 2018-08-02 株式会社村田製作所 インダクタ及びｄｃ−ｄｃコンバータ
US10134665B2 (en) 2015-07-03 2018-11-20 Renesas Electronics Corporation Semiconductor device
CN110622306A (zh) * 2017-05-17 2019-12-27 赛灵思公司 低串扰垂直连接接口
JP7449743B2 (ja) 2020-03-25 2024-03-14 京セラ株式会社 配線基板

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지
JP4647243B2 (ja) * 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US7292450B2 (en) * 2006-01-31 2007-11-06 Microsoft Corporation High density surface mount part array layout and assembly technique
JP2007266329A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 回路基板及びそれを有する電子装置
JP4653005B2 (ja) * 2006-04-17 2011-03-16 富士通株式会社 電子部品パッケージ
US7709934B2 (en) * 2006-12-28 2010-05-04 Intel Corporation Package level noise isolation
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
US8154114B2 (en) * 2007-08-06 2012-04-10 Infineon Technologies Ag Power semiconductor module
US8120162B2 (en) * 2007-09-28 2012-02-21 Integrated Device Technology, Inc. Package with improved connection of a decoupling capacitor
US7994871B2 (en) * 2008-06-30 2011-08-09 Himax Technologies Limited Chip on film trace routing method for electrical magnetic interference reduction
US8830690B2 (en) * 2008-09-25 2014-09-09 International Business Machines Corporation Minimizing plating stub reflections in a chip package using capacitance
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US10433421B2 (en) * 2012-12-26 2019-10-01 Intel Corporation Reduced capacitance land pad
JP6374338B2 (ja) * 2015-03-24 2018-08-15 京セラ株式会社 配線基板
JP6691762B2 (ja) * 2015-11-03 2020-05-13 日本特殊陶業株式会社 検査用配線基板
WO2019017206A1 (ja) * 2017-07-20 2019-01-24 株式会社村田製作所 回路モジュール
FR3070573A1 (fr) * 2017-08-25 2019-03-01 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique incluant au moins une puce electronique et ensemble electronique
WO2020059041A1 (ja) * 2018-09-19 2020-03-26 富士通株式会社 電子装置、電子機器、及び電子装置の設計支援方法
TWI835035B (zh) * 2021-12-09 2024-03-11 高技企業股份有限公司 線路板與使用此線路板的電子構裝
CN117059606B (zh) * 2023-10-11 2024-01-23 芯耀辉科技有限公司 一种半导体封装结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
US6483714B1 (en) * 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
US6329228B1 (en) * 1999-04-28 2001-12-11 Citizen Watch Co., Ltd. Semiconductor device and method of fabricating the same
EP1183695B1 (en) * 1999-05-26 2007-03-07 GE Healthcare Limited Method of sterilizing radioactive seeds
JP2001015636A (ja) * 1999-06-29 2001-01-19 Matsushita Electric Ind Co Ltd 表面実装基板
JP3425898B2 (ja) 1999-07-09 2003-07-14 Ｎｅｃエレクトロニクス株式会社 エリアアレイ型半導体装置
JP2001308222A (ja) 2000-04-21 2001-11-02 Hitachi Ltd 実装基板

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8698574B2 (en) 2010-08-11 2014-04-15 Kabushiki Kaisha Toshiba High-frequency switch
JP2012169345A (ja) * 2011-02-10 2012-09-06 Shinko Electric Ind Co Ltd 多層配線基板
JP2012174781A (ja) * 2011-02-18 2012-09-10 Mitsubishi Electric Corp 高周波信号接続構造
JP2015126153A (ja) * 2013-12-27 2015-07-06 京セラサーキットソリューションズ株式会社 配線基板
US10134665B2 (en) 2015-07-03 2018-11-20 Renesas Electronics Corporation Semiconductor device
JPWO2017068831A1 (ja) * 2015-10-19 2018-08-02 株式会社村田製作所 インダクタ及びｄｃ−ｄｃコンバータ
US9980369B2 (en) 2016-06-28 2018-05-22 Joled Inc. Mounting board having electronic components mounted on substrate using different solder ball configurations
WO2018042518A1 (ja) * 2016-08-30 2018-03-08 株式会社日立製作所 半導体装置及びプリント基板
JP2017050560A (ja) * 2016-11-16 2017-03-09 株式会社村田製作所 高周波モジュール
CN110622306A (zh) * 2017-05-17 2019-12-27 赛灵思公司 低串扰垂直连接接口
KR20200008117A (ko) * 2017-05-17 2020-01-23 자일링크스 인코포레이티드 낮은 누화 수직 연결 인터페이스
JP2020520559A (ja) * 2017-05-17 2020-07-09 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 低クロストークの垂直接続インターフェース
KR102468734B1 (ko) 2017-05-17 2022-11-18 자일링크스 인코포레이티드 낮은 누화 수직 연결 인터페이스
JP7228532B2 (ja) 2017-05-17 2023-02-24 ザイリンクス インコーポレイテッド 低クロストークの垂直接続インターフェース
CN110622306B (zh) * 2017-05-17 2024-04-02 赛灵思公司 低串扰垂直连接接口
JP7449743B2 (ja) 2020-03-25 2024-03-14 京セラ株式会社 配線基板

Also Published As

Publication number Publication date
US7321166B2 (en) 2008-01-22
US20060103004A1 (en) 2006-05-18

Similar Documents

Publication Publication Date Title
JP2006147676A (ja) 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置
US9818679B2 (en) Semiconductor device
US6861740B2 (en) Flip-chip die and flip-chip package substrate
US6479758B1 (en) Wiring board, semiconductor package and semiconductor device
US7405477B1 (en) Ball grid array package-to-board interconnect co-design apparatus
KR101218011B1 (ko) 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
JP4071914B2 (ja) 半導体素子及びこれを用いた半導体装置
US8450843B2 (en) Semiconductor device and method for designing the same
US8018035B2 (en) Semiconductor device and semiconductor integrated circuit
JP5096683B2 (ja) 半導体装置
US6768206B2 (en) Organic substrate for flip chip bonding
KR101099925B1 (ko) 전자 장치 및 캐리어 기판
EP3526815B1 (en) Signal routing in integrated circuit packaging
US20080251286A1 (en) Method For Increasing a Routing Density For a Circuit Board and Such a Circuit Board
US7732904B2 (en) Multi-surface contact IC packaging structures and assemblies
CN111446229A (zh) 一种双线圈涡流传感器
US7612449B2 (en) Optimized power delivery to high speed, high pin-count devices
KR100725517B1 (ko) 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조
JP2011228486A (ja) 電子機器
JP2005005409A (ja) 半導体装置
US20060091558A1 (en) Circuitized substrate with trace embedded inside ground layer
JP2020013917A (ja) 配線基板
JP4503611B2 (ja) 半導体装置及びその製造方法
JP4395989B2 (ja) プリント配線板
KR100762908B1 (ko) Ｂｇａ 타입 패키지용 기판

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090917

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100210