WO2018042518A1 - 半導体装置及びプリント基板 - Google Patents

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printed circuit
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differential signal
integrated circuit
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Inventor
文夫 結城
健治 古後
Original Assignee
株式会社日立製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details

Definitions

  • the present invention relates to a semiconductor device for reducing crosstalk due to differential signals.
  • FIG. 7A shows the configuration of a conventional signal pad GND shield. Terminals are arranged in a grid on the package. The package terminals and the printed circuit board pads are arranged in a one-to-one relationship. The pair of differential signal pads is arranged such that a straight line connecting the differential signal pads is perpendicular to the closest side of the package. This increases the number of signals acquired from the sides of the package.
  • the integrated circuit and the package are connected via solder balls, and the package and the printed circuit board are connected via BGA.
  • the printed board is a multilayer board including a GND plane, and at least one layer includes a signal wiring.
  • GND pads are arranged at the same pitch as the pitch between the differential signal pads.
  • a shield is formed by surrounding the differential signal pad with a GND pad.
  • the signal via for connecting the signal from the pad to the signal wiring included in an arbitrary layer of the printed board is also configured to be surrounded by the GND via.
  • Patent Document 1 discloses a technique for reducing crosstalk between differential signals.
  • Patent Document 2 discloses a technique for reducing crosstalk of package inner layer wiring.
  • a contact device in which contacts are arranged in a grid shape and a plurality of differential wiring pairs are electrically connected to each other, and each differential in the plurality of differential wiring pairs is disclosed.
  • the wiring pair is connected to any one of the contact pairs composed of two adjacent contacts in the contact array.
  • Each contact pair has a direction of a straight line connecting the two contacts included in the contact pair.
  • Patent Document 2 states that “the signal via 5 is formed by the IC chip 2, the first dielectric layer 111 on which the IC chip 2 is mounted, and the second dielectric layer 11 n on which the BGA ball 7 is formed. and a multilayer substrate 1 which is bonded via the ground conductor layer 12 1 formed so as to surround a region that is, a pair of signal line terminals of the IC chip 2 is formed on the first upper dielectric layer 11 1 a pair of signal vias 5 and is connected to a pair of BGA balls 7 by a ground conductor layer 12 1 so as to sandwich the signal via 5 second dielectric layer through the pair of lines 4 and the multilayer substrate 1 which is vertically 11 is a semiconductor device in which a ground via 6 penetrating 11 n is formed, and the pair of lines 4 is constituted by a coupled differential line having a distance approximately equal to the distance between the pair of signal vias 5 ”. ing.
  • 8A and 8B are diagrams illustrating a configuration of a semiconductor device with a reduced package size.
  • the miniaturized semiconductor device has a pad configuration in which the GND pad corresponding to the outer peripheral side of the terminals arranged on the grid is deleted. As shown in FIGS. 8A and 8B, the signal via for connecting to the signal wiring is not surrounded by the GND via. Therefore, there arises a problem that the crosstalk characteristic is deteriorated.
  • An object of the present invention is to realize a semiconductor device that prevents deterioration in crosstalk characteristics associated with high signal density and downsizing of a semiconductor device.
  • a typical example of the invention disclosed in the present application is as follows.
  • An integrated circuit device and a semiconductor device having a printed circuit board on which the integrated circuit device is mounted wherein the integrated circuit device includes a plurality of terminals arranged in a grid, and the plurality of terminals includes a plurality of differential signals.
  • a plurality of connection terminals for reducing the influence of the terminal and the differential signal, and one differential signal terminal is disposed adjacent to another differential signal terminal so as to form a pair, and the plurality of connections
  • the terminals are disposed adjacent to the plurality of differential signal terminals, at least one differential signal terminal is disposed on an outer peripheral side of the plurality of terminals disposed in the grid shape, and the printed circuit board includes a plurality of the printed circuit boards.
  • the plurality of vias include a plurality of signal vias connected to wirings included in the printed circuit board and a plurality of connection vias for reducing the influence of differential signals on the surface of the printed circuit board.
  • a plurality of pads on which the plurality of terminals are mounted are formed, each of the plurality of pads being provided above each of the plurality of vias, and a first region on which the integrated circuit device of the printed board is mounted.
  • the plurality of pads are arranged in one-to-one correspondence with the plurality of terminals, and at least one connection via is arranged in the second region of the printed circuit board where the integrated circuit device is not mounted. It is characterized by.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device of Example 1.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device of Example 1.
  • FIG. 3 is a graph showing the effect of Example 1.
  • 3 is a graph showing the effect of Example 1.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor device according to a second embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor device according to a second embodiment.
  • 6 is a diagram illustrating a configuration example of a semiconductor device according to Example 3.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor device according to Example 3.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor device according to a fourth embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor device according to a fourth embodiment. It is a figure which shows the structural example of the conventional semiconductor device. It is a figure which shows the structural example of the conventional semiconductor device. It is a figure which shows the structural example of the conventional semiconductor device reduced in size. It is a figure which shows the structural example of the conventional semiconductor device reduced in size.
  • notations such as “first”, “second”, and “third” are attached to identify the components, and do not necessarily limit the number or order.
  • the component identification numbers are used for each context, and the numbers used in one context do not necessarily indicate the same configuration in another context. Further, it does not preclude that a component identified by a certain number also functions as a component identified by another number.
  • FIG. 1A and 1B are diagrams illustrating a configuration example of the semiconductor device 100 according to the first embodiment.
  • FIG. 1A is a perspective view showing a configuration of the semiconductor device 100.
  • FIG. 1B is a top view illustrating a configuration of the semiconductor device 100 and a cross-sectional view taken along the line AB.
  • the semiconductor device 100 includes a printed circuit board (PCB: Printed Circuit Board) 101, a package 102, and an integrated circuit 110.
  • PCB printed circuit Board
  • the printed circuit board 101 and the package 102 are connected via a BGA (Ball Grid Array) 109, and the package 102 and the integrated circuit 110 are connected via a solder ball 112.
  • BGA All Grid Array
  • the device mounted on the printed circuit board 101 is also referred to as an integrated circuit device.
  • the integrated circuit 110 and the package 102 constitute an integrated circuit device.
  • the integrated circuit 110 is directly connected to the printed circuit board 101, the integrated circuit 110 itself becomes an integrated circuit device.
  • the latter embodiment will be described using a fourth embodiment.
  • the integrated circuit 110 is an electronic circuit in which active elements such as transistors and passive elements such as capacitors are integrated.
  • the package 102 carries the integrated circuit 110.
  • the package 102 has a function of protecting the integrated circuit 110, a function of transmitting a signal between the integrated circuit 110 and the printed circuit board 101, and a function of absorbing a difference in accuracy between terminals formed on the integrated circuit 110 and the printed circuit board 101. .
  • the printed board 101 is a multilayer board.
  • a GND plane 108 is inserted between each arbitrary layer, and each layer of the printed circuit board 101 is connected by a via.
  • the printed circuit board 101 of this embodiment includes a signal via 106, a GND via 107A, and a GND via 107B.
  • the signal wiring 105 is included in at least one layer of the printed circuit board 101.
  • components are mounted on the surface of the printed circuit board 101, and pads to be connected are formed.
  • a differential signal pad 103, a GND pad 104A, and a GND pad 104B are formed on the printed circuit board 101 of this embodiment.
  • a pad on via is assumed. That is, a pad is provided above the via.
  • the printed circuit board 101 includes pads for control signals and power supply, which are omitted for simplicity of explanation.
  • the GND pad 104A and the GND pad 104B are not distinguished from each other, they are described as the GND pad 104, and when the GND via 107A and the GND via 107B are not distinguished from each other, they are described as the GND via 107.
  • the package 102 includes a plurality of terminals arranged in a grid.
  • the plurality of terminals included in the package 102 includes a differential signal terminal and a GND terminal.
  • the differential signal terminals form a pair.
  • the pair of differential signal terminals included in the package 102 is arranged so that a straight line connecting the two differential signal terminals is perpendicular to the nearest side (outer periphery) of the package 102. Further, at least one pair of the plurality of differential signal terminal pairs is arranged on the outer peripheral side of the terminals arranged in a grid. That is, one differential signal terminal constituting the pair is arranged so as to contact the side, and the other differential signal terminal is connected to a straight line connecting the two differential signal terminals to the differential signal terminal constituting the pair. Arranged to be perpendicular to the side.
  • the GND terminal is disposed adjacent to the differential signal terminal.
  • FIG. 1A shows only the outer peripheral side of the terminals arranged in a grid, but the terminals are also arranged inside.
  • the pads formed on the printed circuit board 101 are arranged in an area where the integrated circuit device is mounted and an area where the integrated circuit device is not mounted.
  • an area where the integrated circuit device is mounted is referred to as a first region
  • an area where the integrated circuit device is not mounted is referred to as a second region.
  • the area where the package 102 is mounted is the first area
  • the area where the package 102 is not mounted is the second area.
  • the differential signal pad 103 and the GND pad 104A are arranged so as to be in a one-to-one relationship with the terminals included in the package 102.
  • the GND pad 104B formed on the GND via 107B is arranged so as to be adjacent to the differential signal pad 103 connected to the differential signal terminal arranged on the outer peripheral side of the grid. The arrangement of the pads on the outer peripheral side of the grid is as shown in the top view of FIG. 1B.
  • the GND pad 104B corresponding to the GND via 107B is formed, but the present invention is not limited to this. That is, the GND pad 104B may not be formed on the GND via 107B.
  • the package 102 is mounted on the pad via the BGA 109 and connected to the signal wiring 105 formed on the printed circuit board 101 via the signal via 106. As shown in FIG.
  • the signal vias 106 of the printed circuit board 101 are arranged so that the pitch between the two signal vias 106 is 1 mm, and the GND vias 107 are arranged so that the pitch between the signal vias 106 and the GND vias 107 is 1 mm. Is done.
  • the differential signal pad 103 and the GND pad 104 have a diameter of 0.5 mm, and the BGA 109 has a diameter of 0.6 mm.
  • the vias are arranged so that the intervals between the signal via 106 and the GND via 107 are all symmetric with respect to the P pole and the N pole, the crosstalk characteristic and the impedance characteristic are balanced.
  • the differential signal pad 103 connected to the differential signal terminals arranged on the outer peripheral side of the grid is surrounded by the GND pad 104A in the first region and the GND pad 104B in the second region.
  • the signal via 106 connected to the differential signal terminal arranged on the outer peripheral side of the grid includes the GND via 107A in the first region and the GND via in the second region. Surrounded by 107B.
  • GND via 107B (GND pad 104B) in the second region, all the signal vias 106 in the first region can be surrounded by the GND via 107. As a result, the influence of the signal from the adjacent signal via 106 can be reduced.
  • FIG. 2 shows a configuration of the semiconductor device 100 in a simulation for showing the effect of the first embodiment.
  • 3A and 3B are graphs showing the effects of the first embodiment.
  • FIG. 2 shows a pad configuration of the printed circuit board 101 corresponding to the outer peripheral side of the grid.
  • a dotted line in the top view of FIG. 2 shows an outer peripheral portion of the package 102.
  • the arrangement of the signal vias 106 and the GND vias 107 of the two lines is treated as a simulation model.
  • the crosstalk between the conventional semiconductor device and the semiconductor device 100 of Example 1 was compared by acquiring the signal leakage from the adjacent line as the S parameter.
  • the horizontal axis represents frequency
  • the vertical axis represents crosstalk.
  • the semiconductor device 100 of Example 1 can reduce crosstalk more than the conventional semiconductor device.
  • the difference value of the crosstalk becomes the largest.
  • the crosstalk value is ⁇ 39.6 dB
  • the crosstalk value is ⁇ 46.8, and the crosstalk can be reduced by 7.2 dB. I understood.
  • FIG. 3B the horizontal axis represents crosstalk, and the vertical axis represents jitter.
  • FIG. 3B is a graph showing the relationship between crosstalk and jitter when the transmission rate is 25.8 Gbps.
  • the crosstalk is ⁇ 39.6 dB
  • the jitter is about 3 ps
  • the crosstalk is ⁇ 46.8 dB
  • the jitter is about 1.4 ps. Therefore, it was found that the jitter can be reduced by about 1.6 ps.
  • the jitter is about 2.4 as shown in Expression (1), and the jitter is improved by 0.06 UI.
  • the GND pads 104B and the GND vias 107B adjacent to the signal vias 106 corresponding to the differential signal terminals arranged on the outer peripheral side of the grid in the area (second region) where the package 102 is not mounted are printed circuit boards.
  • crosstalk can be reduced and jitter characteristics can be improved.
  • the arrangement of the GND pads 104B in the second region is different from the arrangement in the first embodiment.
  • the second embodiment will be described focusing on differences from the first embodiment.
  • 4A and 4B are diagrams illustrating a configuration example of the semiconductor device 100 according to the second embodiment.
  • FIG. 4A is a perspective view showing the configuration of the semiconductor device 100.
  • 4B is a top view of the semiconductor device 100 and a cross-sectional view taken along the line AB.
  • the configuration of the semiconductor device 100 of the second embodiment is the same as that of the first embodiment.
  • the arrangement of the terminals included in the package 102 of the second embodiment is the same as that of the first embodiment.
  • the arrangement of the differential signal pad 103 and the GND pad 104A in the first region of the printed circuit board 101 of the second embodiment is the same as that of the first embodiment.
  • the arrangement of the GND pads 104B in the second region is different from the first embodiment.
  • the GND pad 104B is disposed adjacent to the pad disposed on the outer periphery of the first region.
  • the pitch between the pads arranged on the outer periphery of the first region and the GND pad 104B is 1 mm.
  • a GND via 107B is connected to the GND pad 104B in the second region.
  • crosstalk can be further reduced and jitter characteristics can be further improved as compared with the first embodiment.
  • the differential signal pad 103 and the GND pad 104 are arranged so as to be shifted from the center of the via.
  • the third embodiment will be described focusing on differences from the first embodiment.
  • 5A and 5B are diagrams illustrating a configuration example of the semiconductor device 100 according to the third embodiment.
  • FIG. 5A is a perspective view showing a configuration of the semiconductor device 100.
  • FIG. 5B is a top view of the semiconductor device 100 and a cross-sectional view taken along the line AB.
  • the configuration of the semiconductor device 100 of the third embodiment is the same as that of the first embodiment.
  • the arrangement of terminals included in the package 102 of the third embodiment is the same as that of the first embodiment.
  • the arrangement of the differential signal pad 103 and the GND pad 104A in the first region of the printed circuit board 101 of the third embodiment is the same as that of the first embodiment.
  • the arrangement of the GND pads 104B in the second region of the printed circuit board 101 according to the third embodiment is the same as that according to the first embodiment.
  • the differential signal pad 103 and the GND pad 104 of the printed circuit board 101 are different from the first embodiment in that they are displaced from the via center.
  • the semiconductor device 100 of the third embodiment has the same effect as the semiconductor device 100 of the first embodiment.
  • the configuration of the semiconductor device 100 and the arrangement of the pads of the printed circuit board 101 are different from the first embodiment.
  • the fourth embodiment will be described focusing on differences from the first embodiment.
  • 6A and 6B are diagrams illustrating a configuration example of the semiconductor device 100 according to the fourth embodiment.
  • FIG. 6A is a perspective view showing the configuration of the semiconductor device 100.
  • FIG. 6B is a top view of the semiconductor device 100 and a cross-sectional view taken along the line AB.
  • the semiconductor device 100 includes a printed circuit board 101 and an integrated circuit 110.
  • the printed circuit board 101 and the integrated circuit 110 are connected via solder balls 112.
  • the pair of differential signal terminals is arranged so that a straight line connecting the two differential signal terminals is parallel to the nearest side of the integrated circuit 110.
  • at least one pair of the plurality of differential signal terminal pairs is disposed on the side of the integrated circuit 110. That is, the two differential signal terminals constituting the pair are arranged so as to contact the side.
  • the GND terminal is disposed adjacent to the differential signal terminal.
  • FIG. 6A shows only the outer peripheral side of the terminals arranged in a grid shape, but the terminals are also arranged inside.
  • the differential signal pad 103 and the GND pad 104A are arranged so as to be in one-to-one relationship with the terminals included in the integrated circuit 110.
  • the GND pad 104B formed on the GND via 107B is arranged so as to be adjacent to the differential signal pad 103 connected to the differential signal terminal arranged on the outer peripheral side of the grid. The arrangement of the pads on the outer peripheral side of the grid is as shown in the top view of FIG. 6B.
  • the signal vias 106 of the printed circuit board 101 are arranged so that the pitch between the signal vias 106 is 1 mm, and the GND vias 107 are arranged so that the pitch between the signal vias 106 and the GND vias is 1 mm.
  • the differential signal pad 103 and the GND pad 104 have a diameter of 0.15 mm, and the solder ball 112 has a diameter of 0.2 mm.
  • each via so that the interval between the signal via 106 and the GND via 107 is symmetric with respect to all of the P-pole and the N-pole, the crosstalk characteristic and the impedance characteristic are balanced. .
  • the differential signal pad 103 connected to the differential signal terminals arranged on the outer peripheral side of the grid is surrounded by the GND pad 104A in the first region and the GND pad 104B in the second region.
  • the signal via 106 connected to the differential signal terminal arranged on the outer peripheral side of the grid includes the GND via 107A in the first region and the GND via in the second region. Surrounded by 107B.
  • GND via 107B (GND pad 104B) in the second region, all the signal vias 106 in the first region can be surrounded by the GND via 107. As a result, the influence of the signal from the adjacent signal via 106 can be reduced.
  • the present invention described using the first to fourth embodiments can be used for various devices that transmit electrical signals, such as communication devices and information processing devices.
  • this invention is not limited to the above-mentioned Example, Various modifications are included. Further, for example, the above-described embodiments are described in detail for easy understanding of the present invention, and are not necessarily limited to those provided with all the described configurations. In addition, a part of the configuration of the embodiment can be added to, deleted from, or replaced with another configuration.
  • control lines and information lines indicate those that are considered necessary for the explanation, and do not necessarily indicate all the control lines and information lines on the product. All the components may be connected to each other.

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Abstract

集積回路装置及びプリント基板を有する半導体装置であって、集積回路装置は、グリッド状に配置された複数の差動信号端子及び複数の接続端子を含み、差動信号端子はペアを構成するように配置され、接続端子は差動信号端子に隣接するように配置され、少なくとも一つの差動信号端子は、グリッド状に配置された複数の端子の外周側に配置され、プリント基板は、複数の信号ビア及び複数の接続ビアを含み、プリント基板の表面上には複数のパッドが形成され、複数のパッドの各々は複数のビアの各々の上方に設けられ、プリント基板の前記集積回路装置が搭載される領域には、複数の端子と一対一に対応するように複数のパッドが配置され、プリント基板の前記集積回路装置が搭載されない領域には、少なくとも一つの接続ビアが配置される。

Description

半導体装置及びプリント基板
　本発明は、差動信号によるクロストークを低減するための半導体装置に関する。
　近年、ブロードバンド通信技術の普及によって、様々な分野において高スループットの高速Ｓｅｒｉａｌ　Ｌｉｎｋへのニーズが高まっている。特に、サーバ及びルータ等のＩＴ装置の内部データバス向けの技術分野では、１０Ｇｂｐｓ級の高速通信装置が普及し始めている。また、実装エリアの小型化の要求から信号の高密度化も進んでいる。このような高速化及び高密度化に伴うパッケージ配線及び基板配線などの隣接信号間のクロストークの問題が顕在化している。
　クロストークを考慮した基板設計では、隣接信号源からの影響を低減するために、信号パッド又は信号配線をＧＮＤ（グランド）ビア等でシールドするようにパッド配置及び配線を設計する必要がある。ここで、図７Ａ及び図７Ｂを用いて従来の半導体装置の構成について説明する。
　図７Ａに従来の信号パッドのＧＮＤシールドの構成を示す。パッケージにはグリッド状に端子が配置される。また、パッケージの端子及びプリント基板のパッドは、一対一となるように配置される。差動信号パッドのペアは、差動信号パッドを結ぶ直線がパッケージの辺のうち最も近い辺に対して垂直となるように配置される。これによって、パッケージの辺から取得する信号の数が増える。
　なお、集積回路及びパッケージは、半田ボールを介して接続され、パッケージ及びプリント基板は、ＢＧＡを介して接続される。また、プリント基板は、ＧＮＤプレーンを含む多層構造の基板であり、少なくとも一つの層には信号配線が含まれる。
　差動信号パッドの周辺には、差動信号パッドの間のピッチと同じピッチでＧＮＤパッドが配置される。差動信号パッドをＧＮＤパッドで囲うことによって、シールドを形成している。また、図７Ｂに示すように、パッドからの信号をプリント基板の任意の層に含まれる信号配線に接続するための信号ビアもＧＮＤビアで囲うように構成される。
　以上のような構成にすることによって、プリント基板のビアのクロストークを低減することができる。
　差動信号間のクロストーク低減技術については、例えば特許文献１がある。また、パッケージ内層配線のクロストーク低減技術については、例えば特許文献２がある。
　特許文献１には、「グリッド状にコンタクトが配置されたコンタクトアレイと、複数の差動配線ペアとが電気的に接続されたコンタクト装置であって、複数の差動配線ペアにおけるそれぞれの差動配線ペアは、コンタクトアレイにおいて隣接する２つのコンタクトから構成されるいずれかのコンタクトペアに接続され、それぞれのコンタクトペアは、当該コンタクトペアに含まれる２つのコンタクトを結ぶ直線の方向が、当該コンタクトペアに隣接する他のコンタクトペアに含まれる２つのコンタクトを結ぶ直線の方向と異なるように配置されるコンタクト装置を提供する。」ことが記載されている。
　特許文献２には、「ＩＣチップ２と、ＩＣチップ２が実装される第１の誘電体層１１１とＢＧＡボール７が形成される第２の誘電体層１１ｎとが、信号ビア５が形成される領域を囲むように形成されたグランド導体層１２１を介して接合される多層基板１とを備え、ＩＣチップ２の一対の信号線端子が、第１の誘電体層１１１上に形成された一対の線路４と多層基板１を垂直に貫通する一対の信号ビア５とによって一対のＢＧＡボール７と接続され、信号ビア５を挟むようにグランド導体層１２１と第２の誘電体層１１ｎを貫通するグランドビア６が形成される半導体装置であって、一対の線路４が一対の信号ビア５の間隔とほぼ等しい間隔を有する結合差動線路によって構成される。」ことが記載されている。
特開２０１１－１４６４８４公報 特開２００４－１５８５５３公報
　近年、集積回路の実装エリアの縮小化及びパッケージの小型化、すなわち、半導体装置の小型化が要求されている。このとき、以下のような問題が発生する。図８Ａ及び図８Ｂは、パッケージサイズを小型化した半導体装置の構成を示す図である。
　小型化した半導体装置は、グリッド上に配置された端子の外周側に対応するＧＮＤパッドが削除されたパッド構成となっている。図８Ａ及び図８Ｂに示すように、信号配線に接続するための信号ビアは、ＧＮＤビアで囲まれていない。したがって、クロストーク特性が悪化するという問題が発生する。
　本発明の目的は、信号の高密度化及び半導体装置の小型化に伴うクロストーク特性の悪化を防止する半導体装置を実現することである。
　本願において開示される発明の代表的な一例を示せば以下の通りである。集積回路装置及び前記集積回路装置を搭載するプリント基板を有する半導体装置であって、前記集積回路装置は、グリッド状に配置された複数の端子を含み、前記複数の端子は、複数の差動信号端子及び差動信号の影響を低減するための複数の接続端子を含み、一つの差動信号端子は、ペアを構成するように他の差動信号端子と隣接して配置され、前記複数の接続端子は、前記複数の差動信号端子に隣接するように配置され、少なくとも一つの差動信号端子は、前記グリッド状に配置された複数の端子の外周側に配置され、前記プリント基板は、複数のビアを含み、前記複数のビアは、前記プリント基板に含まれる配線に接続する複数の信号ビア、及び差動信号の影響を低減するための複数の接続ビアを含み、前記プリント基板の表面上には、前記複数の端子が搭載される複数のパッドが形成され、前記複数のパッドの各々は、前記複数のビアの各々の上方に設けられ、前記プリント基板の前記集積回路装置が搭載される第１領域には、前記複数の端子と一対一に対応するように前記複数のパッドが配置され、前記プリント基板の前記集積回路装置が搭載されない第２領域には、少なくとも一つの接続ビアが配置されることを特徴とする。
　本願発明によれば、隣接する差動信号間のクロストークを低減できる。前述した以外の課題、構成及び効果は、以下の実施例の説明によって明らかにされる。
実施例１の半導体装置の構成例を示す図である。 実施例１の半導体装置の構成例を示す図である。 実施例１の効果を示すためのシミュレーションにおける半導体装置の構成を示す。 実施例１の効果を示すグラフである。 実施例１の効果を示すグラフである。 実施例２の半導体装置の構成例を示す図である。 実施例２の半導体装置の構成例を示す図である。 実施例３の半導体装置の構成例を示す図である。 実施例３の半導体装置の構成例を示す図である。 実施例４の半導体装置の構成例を示す図である。 実施例４の半導体装置の構成例を示す図である。 従来の半導体装置の構成例を示す図である。 従来の半導体装置の構成例を示す図である。 従来の小型化した半導体装置の構成例を示す図である。 従来の小型化した半導体装置の構成例を示す図である。
　以下、添付図面を参照して本発明の実施例を説明する。各図において共通の構成については同一の参照符号が付されている。
　本明細書では、「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数又は順序を限定するものではない。また、構成要素の識別番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
　図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするために示したものであって、本発明の各構成を限定するものではない。
　本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
　図１Ａ及び図１Ｂは、実施例１の半導体装置１００の構成例を示す図である。
　図１Ａは、半導体装置１００の構成を示す斜視図である。図１Ｂは、半導体装置１００の構成を示す上面図及びＡ－Ｂ線断面図である。
　半導体装置１００は、プリント基板（ＰＣＢ：Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ）１０１、パッケージ１０２、及び集積回路１１０を含む。プリント基板１０１及びパッケージ１０２は、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）１０９を介して接続され、また、パッケージ１０２及び集積回路１１０は、半田ボール１１２を介して接続される。
　なお、プリント基板１０１に搭載される装置を集積回路装置とも記載する。実施例１では、集積回路１１０及びパッケージ１０２が集積回路装置を構成する。集積回路１１０がプリント基板１０１に直接接続される場合、集積回路１１０そのものが集積回路装置となる。なお、後者の実施例については、実施例４を用いて説明する。
　集積回路１１０は、トランジスタ等の能動素子及びコンデンサ等の受動素子を集積した電子回路である。
　パッケージ１０２は、集積回路１１０を搭載する。パッケージ１０２は、集積回路１１０を保護する機能、集積回路１１０及びプリント基板１０１の間の信号を伝達する機能、集積回路１１０及びプリント基板１０１に形成される端子相互の精度差を吸収する機能を有する。
　プリント基板１０１は、多層構造の基板である。任意の各層間にはＧＮＤプレーン１０８が挿入され、また、プリント基板１０１の各層はビアによって接続される。本実施例のプリント基板１０１は、信号ビア１０６、ＧＮＤビア１０７Ａ、及びＧＮＤビア１０７Ｂを含む。プリント基板１０１の少なくとも一つの階層には、信号配線１０５が含まれる。また、プリント基板１０１の表面には部品を搭載し、接続するパッドが形成される。本実施例のプリント基板１０１には、差動信号パッド１０３、ＧＮＤパッド１０４Ａ、及びＧＮＤパッド１０４Ｂが形成される。また、実施例１では、パッドオンビアを想定する。すなわち、ビアの上方にパッドが設けられている。
　なお、プリント基板１０１は、制御信号用及び電源用のパッドを含むが、説明の簡単のため省略している。なお、以下の明細書では、ＧＮＤパッド１０４Ａ及びＧＮＤパッド１０４Ｂを区別しない場合、ＧＮＤパッド１０４と記載し、また、ＧＮＤビア１０７Ａ及びＧＮＤビア１０７Ｂを区別しない場合、ＧＮＤビア１０７と記載する。
　図１Ａに示すように、パッケージ１０２は、グリッド状に配置された複数の端子を含む。パッケージ１０２に含まれる複数の端子は、差動信号端子及びＧＮＤ端子を含む。差動信号端子はペアを構成する。
　パッケージ１０２に含まれる差動信号端子のペアは、二つの差動信号端子を結ぶ直線がパッケージ１０２の最も近い辺（外周）に対して垂直になるように配置される。また、複数の差動信号端子のペアの少なくとも一つのペアは、グリッド状に配置された端子の外周側に配置される。すなわち、ペアを構成する一つの差動信号端子は辺に接するように配置され、もう一つの差動信号端子は二つの差動信号端子を結ぶ直線が、ペアを構成する差動信号端子が接する辺に対して垂直となるように配置される。また、ＧＮＤ端子は、差動信号端子に隣接するように配置される。
　図１Ａでは、グリッド状に配置された端子の外周側のみを示しているが、内部にも端子が配置されている。
　プリント基板１０１に形成されるパッドは、集積回路装置が搭載されるエリア及び集積回路装置が搭載されないエリアに配置される。以下の説明では、集積回路装置が搭載されるエリアを第１領域と記載し、集積回路装置が搭載されないエリアを第２領域と記載する。実施例１では、パッケージ１０２が搭載されるエリアが第１領域となり、パッケージ１０２が搭載されないエリアが第２領域となる。
　第１領域では、パッケージ１０２に含まれる端子と一対一となるように差動信号パッド１０３及びＧＮＤパッド１０４Ａが配置される。また、第２領域では、グリッドの外周側に配置された差動信号端子と接続する差動信号パッド１０３に隣接するように、ＧＮＤビア１０７Ｂ上に形成されたＧＮＤパッド１０４Ｂが配置される。グリッドの外周側のパッドの配置は、図１Ｂの上面図に示すようになる。
　本実施例では、ＧＮＤビア１０７Ｂに対応するＧＮＤパッド１０４Ｂが形成されているが、これに限定されない。すなわち、ＧＮＤビア１０７Ｂ上にＧＮＤパッド１０４Ｂが、形成されなくてもよい。
　図１ＢのＡ－Ｂ線断面図に示すように、パッケージ１０２は、ＢＧＡ１０９を介してパッドに搭載され、また、信号ビア１０６を介してプリント基板１０１に形成される信号配線１０５と接続する。
　プリント基板１０１の信号ビア１０６は、二つの信号ビア１０６の間のピッチが１ｍｍとなるように配置され、ＧＮＤビア１０７は、信号ビア１０６及びＧＮＤビア１０７の間のピッチが１ｍｍとなるように配置される。また、差動信号パッド１０３及びＧＮＤパッド１０４の直径は０．５ｍｍであり、ＢＧＡ１０９の直径は０．６ｍｍである。
　このように、信号ビア１０６及びＧＮＤビア１０７の間隔がＰ極及びＮ極で全て対称となるように各ビアを配置することによって、クロストーク特性及びインピータン特性のバランスがとれた構成となる。
　図１Ｂの上面図に示すように、グリッドの外周側に配置された差動信号端子と接続する差動信号パッド１０３は、第１領域のＧＮＤパッド１０４Ａ及び第２領域のＧＮＤパッド１０４Ｂに囲まれる。また、図１ＢのＡ－Ｂ線断面図に示すように、グリッドの外周側に配置される差動信号端子と接続する信号ビア１０６は、第１領域のＧＮＤビア１０７Ａ及び第２領域のＧＮＤビア１０７Ｂに囲まれる。
　このように第２領域にＧＮＤビア１０７Ｂ（ＧＮＤパッド１０４Ｂ）を設けることによって、第１領域内の全ての信号ビア１０６をＧＮＤビア１０７で囲むことができる。これによって、隣接する信号ビア１０６からの信号の影響を小さくすることが可能となる。
　図２、図３Ａ、及び図３Ｂを用いて、本実施例の効果について説明する。
　図２は、実施例１の効果を示すためのシミュレーションにおける半導体装置１００の構成を示す。図３Ａ及び図３Ｂは、実施例１の効果を示すグラフである。
　図２は、グリッドの外周側に対応するプリント基板１０１のパッド構成を示す。図２の上面図の点線は、パッケージ１０２の外周部分を示す。隣接する差動信号間の影響を計測するために、二つのラインの信号ビア１０６及びＧＮＤビア１０７の配置をシミュレーションのモデルとして扱う。ここでは、隣接するラインからの信号漏れをＳパラメータとして取得することによって、従来の半導体装置と実施例１の半導体装置１００とのクロストークの比較を行った。
　図３Ａの横軸は周波数を表し、縦軸はクロストークを表す。図３Ａに示すように、実施例１の半導体装置１００は、従来の半導体装置よりクロストークを低減できることが分かる。
　特に、周波数が１２．９ＧＨｚの時にクロストークの差分値が最も大きくなる。従来の半導体装置の場合、クロストークの値は－３９．６ｄＢであり、実施例１の半導体装置１００の場合、クロストークの値は－４６．８であり、７．２ｄＢだけクロストークが低減できることが分かった。
　図３Ｂの横軸はクロストークを表し、縦軸はジッタを表す。なお、図３Ｂは、伝送速度が２５．８Ｇｂｐｓである場合のクロストーク及びジッタの関係を示すグラフである。クロストークが－３９．６ｄＢの場合、ジッタは約３ｐｓであるのに対し、クロストークが－４６．８ｄＢの場合、ジッタは約１．４ｐｓである。したがって、約１．６ｐｓだけジッタが低減できることが分かった。なお、実際は、両側からのクロストークの影響を受けるため、式（１）に示すようにジッタは約２．４となり、０．０６ＵＩだけジッタが改善している。
Figure JPOXMLDOC01-appb-M000001
　実施例１によれば、パッケージ１０２が搭載されないエリア（第２領域）にグリッドの外周側に配置された差動信号端子に対応する信号ビア１０６と隣接するＧＮＤパッド１０４Ｂ及びＧＮＤビア１０７Ｂをプリント基板１０１に設けることによって、クロストークを低減できるとともに、ジッタ特性を向上させることができる。
　なお、ＧＮＤパッド１０４及びＧＮＤビア１０７は、電源パッド及び電源ビアに置き換えても同様の効果を得ることができる。
　実施例２は、第２領域のＧＮＤパッド１０４Ｂの配置が、実施例１の配置と異なる。以下、実施例１との差異を中心に実施例２について説明する。
　図４Ａ及び図４Ｂは、実施例２の半導体装置１００の構成例を示す図である。
　図４Ａは、半導体装置１００の構成を示す斜視図である。図４Ｂは、半導体装置１００の上面図及びＡ－Ｂ線断面図である。
　実施例２の半導体装置１００の構成は実施例１と同一である。実施例２のパッケージ１０２に含まれる端子の配置は、実施例１と同一である。また、実施例２のプリント基板１０１の第１領域の差動信号パッド１０３及びＧＮＤパッド１０４Ａの配置は、実施例１と同一である。
　実施例２では、図４Ａに示すように、第２領域のＧＮＤパッド１０４Ｂの配置が実施例１と異なる。具体的には、第１領域の外周に配置されたパッドに隣接するようにＧＮＤパッド１０４Ｂが配置される。第１領域の外周に配置されたパッドとＧＮＤパッド１０４Ｂとの間のピッチは、１ｍｍである。また、第２領域のＧＮＤパッド１０４ＢにはＧＮＤビア１０７Ｂが接続される。
　このように、第２領域のＧＮＤビア１０７Ｂを多数設けることによって、実施例１より、クロストークをさらに低減し、また、ジッタ特性をさらに向上させることができる。
　実施例３では、差動信号パッド１０３及びＧＮＤパッド１０４がビアの中心からずれて配置される。以下、実施例１との差異を中心に実施例３について説明する。
　図５Ａ及び図５Ｂは、実施例３の半導体装置１００の構成例を示す図である。
　図５Ａは、半導体装置１００の構成を示す斜視図である。図５Ｂは、半導体装置１００の上面図及びＡ－Ｂ線断面図である。
　実施例３の半導体装置１００の構成は実施例１と同一である。実施例３のパッケージ１０２に含まれる端子の配置は、実施例１と同一である。実施例３のプリント基板１０１の第１領域の差動信号パッド１０３及びＧＮＤパッド１０４Ａの配置は、実施例１と同一である。また、実施例３のプリント基板１０１の第２領域のＧＮＤパッド１０４Ｂの配置は、実施例１と同一である。
　図５ＢのＡ－Ｂ線断面図に示すように、プリント基板１０１の差動信号パッド１０３及びＧＮＤパッド１０４は、ビアの中心からずれている点が実施例１と異なる。
　実施例３の半導体装置１００は実施例１の半導体装置１００と同様の効果を有する。
　実施例４では、半導体装置１００の構成及びプリント基板１０１のパッドの配置が実施例１と異なる。以下、実施例１との差異を中心に実施例４について説明する。
　図６Ａ及び図６Ｂは、実施例４の半導体装置１００の構成例を示す図である。
　図６Ａは、半導体装置１００の構成を示す斜視図である。図６Ｂは、半導体装置１００の上面図及びＡ－Ｂ線断面図である。
　実施例４の半導体装置１００は、プリント基板１０１及び集積回路１１０を含む。プリント基板１０１及び集積回路１１０は、半田ボール１１２を介して接続される。
　実施例４では、差動信号端子のペアは、二つの差動信号端子を結ぶ直線が集積回路１１０の最も近い辺に対して平行となるように配置される。また、複数の差動信号端子のペアの少なくとも一つのペアは、集積回路１１０の辺に配置される。すなわち、ペアを構成する二つの差動信号端子が辺に接するように配置される。ＧＮＤ端子は、差動信号端子に隣接するように配置される。
　図６Ａでは、グリッド状に配置された端子の外周側のみを示しているが、内部にも端子が配置されている。
　第１領域では、集積回路１１０に含まれる端子と一対一となるように差動信号パッド１０３及びＧＮＤパッド１０４Ａが配置される。また、第２領域では、グリッドの外周側に配置された差動信号端子と接続する差動信号パッド１０３に隣接するように、ＧＮＤビア１０７Ｂ上に形成されたＧＮＤパッド１０４Ｂが配置される。グリッドの外周側のパッドの配置は、図６Ｂの上面図に示すようになる。
　プリント基板１０１の信号ビア１０６は、信号ビア１０６間のピッチが１ｍｍとなるように配置され、ＧＮＤビア１０７は、信号ビア１０６及びＧＮＤビアの間のピッチが１ｍｍとなるように配置される。また、差動信号パッド１０３及びＧＮＤパッド１０４の直径は０．１５ｍｍであり、半田ボール１１２の直径は０．２ｍｍである。
　このように、信号ビア１０６及びＧＮＤビア１０７の間隔がＰ極及びＮ極の全てで対称となるように各ビアを配置することによって、クロストーク特性及びインピータン特性のバランスがとれた構成となる。
　図６Ｂの上面図に示すように、グリッドの外周側に配置された差動信号端子と接続する差動信号パッド１０３は、第１領域のＧＮＤパッド１０４Ａ及び第２領域のＧＮＤパッド１０４Ｂに囲まれる。また、図１ＢのＡ－Ｂ線断面図に示すように、グリッドの外周側に配置される差動信号端子と接続する信号ビア１０６は、第１領域のＧＮＤビア１０７Ａ及び第２領域のＧＮＤビア１０７Ｂに囲まれる。
　このように第２領域にＧＮＤビア１０７Ｂ（ＧＮＤパッド１０４Ｂ）を設けることによって、第１領域内の全ての信号ビア１０６をＧＮＤビア１０７で囲むことができる。これによって、隣接する信号ビア１０６からの信号の影響を小さくすることが可能となる。
　実施例１から実施例４を用いて説明した本発明は、通信装置及び情報処理装置等、電気信号を伝送する様々な装置に利用できる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。また、例えば、上記した実施例は本発明を分かりやすく説明するために構成を詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、実施例の構成の一部について、他の構成に追加、削除、置換することが可能である。
　上述の実施例において、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていてもよい。

Claims (10)

  1. 　集積回路装置及び前記集積回路装置を搭載するプリント基板を有する半導体装置であって、
    　前記集積回路装置は、グリッド状に配置された複数の端子を含み、
    　前記複数の端子は、複数の差動信号端子及び差動信号の影響を低減するための複数の接続端子を含み、
    　一つの差動信号端子は、ペアを構成するように他の差動信号端子と隣接して配置され、
    　前記複数の接続端子は、前記複数の差動信号端子に隣接するように配置され、
    　少なくとも一つの差動信号端子は、前記グリッド状に配置された複数の端子の外周側に配置され、
    　前記プリント基板は、複数のビアを含み、
    　前記複数のビアは、前記プリント基板に含まれる配線に接続する複数の信号ビア、及び差動信号の影響を低減するための複数の接続ビアを含み、
    　前記プリント基板の表面上には、前記複数の端子が搭載される複数のパッドが形成され、
    　前記複数のパッドの各々は、前記複数のビアの各々の上方に設けられ、
    　前記プリント基板の前記集積回路装置が搭載される第１領域には、前記複数の端子と一対一に対応するように前記複数のパッドが配置され、
    　前記プリント基板の前記集積回路装置が搭載されない第２領域には、少なくとも一つの接続ビアが配置されることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記接続ビアは、グランドビア及び電源ビアのいずれかであることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置であって、
    　前記第２領域に配置された接続ビアと、前記集積回路装置の外周に配置された少なくとも一つの差動信号端子との間の距離は、前記第１領域に配置された複数のパッド間の距離以下であることを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記第２領域には、前記集積回路装置の外周に配置される差動信号端子の数だけ、前記接続ビアが含まれ、
    　前記第２領域に配置される前記接続ビアは、前記集積回路装置の外周に配置される差動信号端子に接続する信号ビアに隣接するように配置されることを特徴とする半導体装置。
  5. 　請求項３に記載の半導体装置であって、
    　前記第２領域には、前記集積回路装置の外周に配置される複数の端子の数だけ、前記接続ビアが含まれ、
    　前記第２領域に配置される前記接続ビアは、前記集積回路装置の外周に配置される複数の端子に接続する信号ビアに隣接するように配置されることを特徴とする半導体装置。
  6. 　グリッド状に配置された複数の端子を含む集積回路装置を搭載するプリント基板であって、
    　前記複数の端子は、複数の差動信号端子及び差動信号の影響を低減するための複数の接続端子を含み、
    　一つの差動信号端子は、ペアを構成するように他の差動信号端子と隣接して配置され、
    　前記複数の接続端子は、前記複数の差動信号端子に隣接するように配置され、
    　少なくとも一つの差動信号端子は、前記グリッド状に配置された複数の端子の外周側に配置され、
    　前記プリント基板は、複数のビアを含み、
    　前記複数のビアは、前記プリント基板に含まれる配線に接続する複数の信号ビア、及び差動信号の影響を低減するための複数の接続ビアを含み、
    　前記プリント基板の表面上には、前記複数の端子が搭載される複数のパッドが形成され、
    　前記複数のパッドの各々は、前記複数のビアの各々の上方に設けられ、
    　前記プリント基板の前記集積回路装置が搭載される第１領域には、前記複数の端子と一対一に対応するように前記複数のパッドが配置され、
    　前記プリント基板の前記集積回路装置が搭載されない第２領域には、少なくとも一つの接続ビアが配置されることを特徴とするプリント基板。
  7. 　請求項６に記載のプリント基板であって、
    　前記接続ビアは、グランドビア及び電源ビアのいずれかであることを特徴とするプリント基板。
  8. 　請求項７に記載のプリント基板であって、
    　前記第２領域に配置された接続ビアと、前記集積回路装置の外周に配置された少なくとも一つの差動信号端子との間の距離は、前記第１領域に配置された複数のパッド間の距離以下であることを特徴とするプリント基板。
  9. 　請求項８に記載のプリント基板であって、
    　前記第２領域には、前記集積回路装置の外周に配置される差動信号端子の数だけ、前記接続ビアが含まれ、
    　前記第２領域に配置される前記接続ビアは、前記集積回路装置の外周に配置される差動信号端子に接続する信号ビアに隣接するように配置されることを特徴とするプリント基板。
  10. 　請求項８に記載のプリント基板であって、
    　前記第２領域には、前記集積回路装置の外周に配置される複数の端子の数だけ、前記接続ビアが含まれ、
    　前記第２領域に配置される前記接続ビアは、前記集積回路装置の外周に配置される複数の端子に接続する信号ビアに隣接するように配置されることを特徴とするプリント基板。
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