JP2013239511A - 多層基板、プリント回路基板、半導体パッケージ基板、半導体パッケージ、半導体チップ、半導体デバイス、情報処理装置および通信装置 - Google Patents

Abstract

【課題】誘電体損失を低減し、モード変換により発生するコモンノイズを抑制するとともに、コストの上昇を抑制することができる多層基板を得る。
【解決手段】差動信号を伝送する信号配線を含む配線層３０と、全面または部分的なグランドプレーンを含むグランド層２０と、配線層３０とグランド層２０との間に設けられた誘電体層と、を備え、誘電体層は、誘電正接の互いに異なる配線層側の第１誘電体層１０およびグランド層側の第２誘電体層１１を有し、第１誘電体層１０の誘電正接は、第２誘電体層１１の誘電正接よりも小さい。
【選択図】図２

Description

この発明は、多層基板、多層基板を用いたプリント回路基板および半導体パッケージ基板、半導体パッケージ基板を用いた半導体パッケージ、再配線層を有する半導体チップおよび半導体チップをパッケージに封止した半導体デバイス、並びにプリント回路基板、半導体チップおよび半導体デバイスの少なくとも１つを用いた情報処理装置および通信装置に関する。

樹脂製のプリント回路基板やパッケージ基板等を構成する多層基板、または半導体チップの再配線層では、ＧＮＤ（グランド）層または層内のＧＮＤプレーンを基準電位として、別の層に信号配線（以下、単に「配線」とも称する）を設けた伝送線路構造となっている。ここで、高速な信号、または高い耐ノイズ性が求められる場合には、正相および逆相からなる差動信号が用いられ、配線も２本のペア配線となる。このとき、ドライバは、差動信号を出力し、レシーバは、差動振幅（正相−逆相）の正負で論理信号を識別する。

差動信号は、１Ｇｂｐｓを超える高速な信号を伝送する場合、またはケーブル等で長い距離を伝送する場合に多く用いられる。そのため、低周波から、信号周波数またはその数倍までの周波数範囲で、伝送路における周波数依存性の損失が小さいことが必要である。周波数依存性の損失には、伝送路の信号導体を囲む誘電体による誘電体損失、および導体の表皮効果による導体損失がある。

誘電体損失を低減するためには、誘電体材料の物性値である誘電正接（ｔａｎδ）の小さい材料を使用することが最も効果的である。しかしながら、誘電正接の小さい材料は、通常の誘電正接の材料よりも高価である。

また、導体損失を低減するためには、導体抵抗の小さい材料を使用するか、導体表面を滑らか（凹凸が数μｍ以下、好ましくは１μｍ以下）にする必要がある。しかしながら、プリント回路基板やパッケージ基板の導体材料は、ほとんどが銅であって選択肢がない。また、導体表面を完全に滑らかにしても、表皮効果による抵抗増大が理論値と同程度になるだけであり、理論値よりも低減することはできない。

また、差動信号は、本来コモンノイズが小さい、ひいては放射ノイズを出しにくい信号伝送方式である。しかしながら、プリント回路基板やパッケージ基板の伝送路設計、または半導体の入出力バッファ設計での非対称性により、差動振幅の一部がコモン振幅に変わるモード変換により、コモンノイズが発生する場合がある。

一方、基準電位であるＧＮＤプレーンにコモンノイズがあっても、本来差動振幅は、コモン振幅に影響されないが、上記と同じ理由により、コモン振幅の一部が差動振幅に変換され、レシーバでの差動波形を乱す場合がある。

そのため、差動信号伝送を用いるメリットを十分に生かすには、半導体、パッケージ、プリント回路基板、コネクタ、半導体チップ内配線等の信号伝送経路全体で対称性を保つことが重要である。なお、高速差動信号を扱う各種規格の１つであるＳｅｒｉａｌ−ＡＴＡでは、周波数ごとにモード変換に対する規制値が設けられている。

しかしながら、プリント回路基板やパッケージ基板においては、伝送路は、必ずしも対称形にはならない。例えば、正相信号配線および逆相信号配線によるペア配線と、コネクタや半導体パッケージ端子、半導体チップの端子との間は、正相信号および逆相信号の各配線がばらばらになるうえに、コネクタのピンや端子の配列によっては、ペア配線端までの長さに差が生じる。

ここで、配線の長さを調整するために、配線が短くなる方のピンから、本来不要な迂回配線を設けて長さを調整する場合がある。しかしながら、配線の長さは等しくなっても、形状は対称形ではない。さらに、ペア配線を形成した後も、配線経路が一直線で済むことはほとんどなく、多層基板内でペア配線を保ちつつ、屈曲しながら経路を辿ることになる。これも厳密には、伝送路全体が対称であるとはいえない。

このような問題を解決するために、特に誘電体損失を低減する技術として、上下にＧＮＤプレーンがあるストリップライン構造のプリント回路基板について、ペア配線（内層ペア配線）の間に、内層ペア配線を含む層を上下から挟む誘電体層よりも低誘電率の誘電材料を配置するものが提案されている（例えば、特許文献１参照）。

特開２００９−１４１２３３号公報

しかしながら、従来技術には、以下のような課題がある。
特許文献１に記載のプリント回路基板では、内層ペア配線の左右または間と、上下のＧＮＤプレーンの何れかの方向にのみ、比誘電率や誘電正接の小さい材料が配置されているので、十分に誘電体損失を低減することができないという問題がある。また、モード変換により発生するコモンノイズについては、何等対策がないという問題もある。

この発明は、上記のような課題を解決するためになされたものであり、誘電体損失を低減し、モード変換により発生するコモンノイズを抑制するとともに、コストの上昇を抑制することができる多層基板を得ることを目的とする。

この発明に係る多層基板は、差動信号を伝送する信号配線を含む配線層と、全面または部分的なグランドプレーンを含むグランド層と、配線層とグランド層との間に設けられた誘電体層と、を備え、誘電体層は、誘電正接の互いに異なる配線層側の第１誘電体層およびグランド層側の第２誘電体層を有し、第１誘電体層の誘電正接は、第２誘電体層の誘電正接よりも小さいものである。

この発明に係る多層基板によれば、配線層とグランド層との間に設けられた誘電体層は、誘電正接の互いに異なる配線層側の第１誘電体層およびグランド層側の第２誘電体層を有し、第１誘電体層の誘電正接は、第２誘電体層の誘電正接よりも小さい。
そのため、誘電体損失を低減し、モード変換により発生するコモンノイズを抑制するとともに、コストの上昇を抑制することができる。

（ａ）、（ｂ）は、一般的な従来の多層基板を示す斜視図および断面図である。 （ａ）、（ｂ）は、この発明の実施の形態１に係る多層基板を電気力線とともに示す断面図である。 （ａ）、（ｂ）は、この発明の実施の形態２に係る多層基板を電気力線とともに示す断面図である。 （ａ）、（ｂ）は、この発明の実施の形態３に係る多層基板の基材の構成を示す断面図である。 （ａ）〜（ｄ）は、この発明の実施の形態４に係る多層基板の基材の構成を示す断面図である。 この発明の実施の形態５に係る多層基板における基板配線を例示する説明図である。

以下、この発明に係る多層基板の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。
この多層基板は、例えば高周波信号を伝送するプリント回路基板および半導体パッケージ基板、半導体パッケージ基板を用いた半導体パッケージ、再配線層を有する半導体チップおよび半導体デバイス、並びにプリント回路基板、半導体チップおよび半導体デバイスの少なくとも１つを用いた情報処理装置および通信装置に用いられる。

実施の形態１．
図１は、一般的な従来の多層基板における、高速信号でよく用いられるペア配線を示す斜視図および断面図である。図１（ａ）は、ストリップライン構造を示し、図１（ｂ）は、マイクロストリップ構造を示している。また、これらの構造は、半導体チップの再配線層においても形成できる。

図１において、この多層基板は、基板の誘電体材料１、ＧＮＤ層またはその層内に設けられたＧＮＤプレーン２０（以下、代表して「ＧＮＤプレーン２０」と称する）、および配線層３０から構成されている。配線層３０は、差動信号の正相信号配線および逆相信号配線となる配線３０１、３０２を有している。ここで、ＧＮＤプレーン２０は、穴のない完全なプレーンであっても、多層構造形成時の制約等からメッシュ構造となっていてもかまわない。

なお、ストリップライン構造とは、配線層３０の上下に、ＧＮＤプレーン２０を有する層があり、その間が基材の誘電体で満たされている構造を意味する。また、マイクロストリップ構造とは、配線層３０に対して、上下の何れか一方にのみＧＮＤプレーン２０を有する層があり、その間が基材の誘電体で満たされていて、かつ配線層３０の反対側には基材やＧＮＤプレーン２０がない、または多少の厚みの基材があるがＧＮＤプレーン２０がない構造を意味する。また、それぞれの構造で形成したペア配線を、ストリップラインペア配線およびマイクロストリップペア配線と称する。マイクロストリップ構造の基板では、ＧＮＤプレーン２０がない表面にソルダレジストが塗布されることが多いが、ここでは省略する。

従来は、何れの構造においても、１種類の基板材料を用いていた。そのため、誘電体損失を低減して、ＧＨｚを超える高速信号で配線長を伸ばしたり、信号速度を上げたりするためには、基材をすべて誘電正接の小さい材料にする必要があり、基板が高価であった。また、基材をすべて低誘電正接にしてしまうと、モード変換により発生したコモンノイズも、減衰しにくかった。

図２は、この発明の実施の形態１に係る多層基板または半導体チップの再配線層を電気力線とともに示す断面図である。図２では、多層基板のストリップラインペア配線と垂直な面の断面図に、電気力線４０の外観を重ねて示している。図２（ａ）は、差動モードの場合を示し、図２（ｂ）は、コモンモードの場合を示している。

また、図２において、基材の誘電体材料は、誘電正接の小さい誘電体層１０および誘電正接の大きい誘電体層１１から構成されている。なお、その他の構成は、図１に示したものと同様なので、説明を省略する。

図２（ａ）の差動モードは、差動信号の論理値が１、すなわち左の配線３０１がＨｉｇｈ、右の配線３０２がＬｏｗ（いずれもＧＮＤプレーン２０よりも高い電位）の場合を示している。電位が高い左の配線３０１から出る電気力線４０は、多層基板のＧＮＤプレーン２０に達するものと、右の配線３０２に達するものとがある。また、電位が低い右側の配線３０２の電気力線４０は、左の配線３０１から来るものと、ＧＮＤプレーン２０に達するものとがある。

また、図２（ｂ）のコモンモードの場合、左右の配線３０１、３０２は、ともにＧＮＤプレーン２０よりも高い同電位となり、左右の配線３０１、３０２から出る電気力線４０は、すべて多層基板のＧＮＤプレーン２０に達する。

図２に示した多層基板では、２つのＧＮＤプレーン２０の間の基材が、誘電正接の大きい部分と小さい部分との多層構造となっていて、かつ配線層３０を含むその上下に誘電正接の小さい基材が配置されている。

このような構造としたことで、差動モードの場合には、電気力線４０の一部が誘電正接の小さい誘電体層１０の中だけを通過することになるので、誘電体損失が緩和される。この効果は、先行技術に対して２倍以上である。一方、コモンモードの場合には、すべての電気力線４０が誘電体損失の大きい誘電体層１１を必ず通過するので、差動モードに比べて、誘電体損失があまり緩和されない。

このように、ストリップラインペア配線において、周波数依存性がある誘電体損失について、差動モードの場合は、コモンモードの場合よりも小さくすることができる。これにより、差動振幅に対する高周波損失を小さくすることができ、一方で、差動信号伝送ではノイズとしかならないコモン振幅を減衰しやすくすることができる。また、差動信号の伝送特性を良くするために、基板全体を誘電正接の小さい材料で製作する場合と比べて、基材コストを抑制することができる。

なお、この実施の形態１では、ペア配線を同一層の左右に並べたが、配線層を２層にして上下に並べてもよい。また、相対的に誘電正接の大きい材料と小さい材料との２種類を使用したが、他に１種類以上の中間の大きさの誘電正接を持つ誘電体を間に挟んでもよい。さらに、ＧＮＤプレーン２０と誘電正接の大きい誘電体層との間に、再度、誘電正接の小さい層や大きい層、または中間の層を設けてもよい。これら３点は、以降の実施の形態においても、同様である。

以上のように、実施の形態１によれば、１つまたは２つ以上の配線層に対して、グランド層が上下に配置されている多層基板において、配線層とグランド層との間に設けられた誘電体層は、誘電正接の互いに異なる配線層側の第１誘電体層およびグランド層側の第２誘電体層を有し、第１誘電体層の誘電正接は、第２誘電体層の誘電正接よりも小さい。
そのため、誘電体損失を低減し、モード変換により発生するコモンノイズを抑制するとともに、コストの上昇を抑制することができる。

実施の形態２．
図３は、この発明の実施の形態２に係る多層基板または半導体チップの再配線層を電気力線とともに示す断面図である。図３では、多層基板のマイクロストリップペア配線と垂直な面の断面図に、電気力線４０の外観を重ねて示している。図３（ａ）は、差動モードの場合を示し、図３（ｂ）は、コモンモードの場合を示している。なお、その他の構成は、図２に示したものと同様なので、説明を省略する。

図３（ａ）の差動モードは、差動信号の論理値が１、すなわち左の配線３０１がＨｉｇｈ、右の配線３０２がＬｏｗ（いずれもＧＮＤプレーン２０よりも高い電位）の場合を示している。電位が高い左の配線３０１から出る電気力線４０は、多層基板のＧＮＤプレーン２０に達するものと、多層基板の誘電体内を通って右の配線３０２に達するものと、上空を通って右の配線３０２に達するものと、図示した範囲では上空に伸びるものとがある。また、電位が低い右側の配線３０２の電気力線４０は、左の配線３０１から来るものと、ＧＮＤプレーン２０に達するものと、図示した範囲では上空から来るものとがある。

また、図３（ｂ）のコモンモードの場合、左右の配線３０１、３０２は、ともにＧＮＤプレーン２０よりも高い同電位となり、左右の配線３０１、３０２から出る電気力線４０は、多層基板のＧＮＤプレーン２０に達するものと、図示した範囲では上空に伸びるものとがある。

図３に示した多層基板では、２つのＧＮＤプレーン２０の間の基材が、誘電正接の大きい部分と小さい部分との多層構造となっていて、かつ配線層３０の下に誘電正接の小さい基材が配置されている。

このような構造としたことで、差動モードの場合には、基材を通る電気力線４０の一部は、誘電正接の小さい誘電体層１０の中だけを通過することになるので、誘電体損失が緩和される。一方、コモンモードの場合には、基板のＧＮＤプレーン２０に達するすべての電気力線４０が誘電体損失の大きい誘電体層１１を必ず通過するので、差動モードに比べて、誘電体損失があまり緩和されない。

このように、マイクロストリップペア配線において、周波数依存性がある誘電体損失について、差動モードの場合は、コモンモードの場合よりも小さくすることができる。これにより、差動振幅に対する高周波損失を小さくすることができ、一方で、差動信号伝送ではノイズとしかならないコモン振幅を減衰しやすくすることができる。また、差動信号の伝送特性を良くするために、基板全体を誘電正接の小さい材料で製作する場合と比べて、基材コストを抑制することができる。

以上のように、実施の形態２によれば、１つまたは２つ以上の配線層に対して、グランド層が片側に配置されている多層基板において、配線層とグランド層との間に設けられた誘電体層は、誘電正接の互いに異なる配線層側の第１誘電体層およびグランド層側の第２誘電体層を有し、第１誘電体層の誘電正接は、第２誘電体層の誘電正接よりも小さい。
そのため、誘電体損失を低減し、モード変換により発生するコモンノイズを抑制するとともに、コストの上昇を抑制することができる。

なお、一般的な多層基板では、基板表面に誘電正接の比較的大きな保護膜（例えば、ソルダレジスト）を設けることがある。この場合には、若干効果が弱まるものの、同様の効果を得ることができる。逆に、保護膜の誘電正接が小さければ、効果減少が緩和される。

実施の形態３．
図４は、この発明の実施の形態３に係る多層基板の基材の構成を示す断面図である。図４では、多層誘電体を製造する際の、基板材料の積層構成の一部を示している。図４（ａ）は、一般的な厚膜基板の場合を示し、図４（ｂ）は、誘電体層と導体層とを順次積層可能なビルドアップ基板の場合を示している。

ここで、基板材料としては、ガラスと樹脂とを組み合わせた第１樹脂含有ガラス繊維基板材料、第１樹脂含有ガラス繊維基板材料とはガラスと樹脂との組み合わせが異なる第２樹脂含有ガラス繊維基板材料、樹脂のみの第１基板材料、および第１基板材料とは材質の異なる樹脂のみの第２基板材料のうち、何れか２種類以上を組み合わせたものを用いる。

また、図４において、多層誘電体は、両面ともに銅箔がない低誘電正接材料１００、片面に配線が形成された低誘電正接材料１０１、両面ともに銅箔がない高誘電正接材料１１０、および片面に銅箔がある高誘電正接材料１１１から製造される。

図４（ａ）の一般的な厚膜基板の場合、片面銅箔付高誘電正接材料１１１の銅箔は、ＧＮＤプレーン２０として用いられる。これは、初めから片面にのみ銅箔がある材料を用いるか、または両面に銅箔がある材料の片面に対して、エッチング工程で銅をすべて取り除いて用いる。

また、両面ともに銅箔がない低誘電正接材料１００は、初めから両面ともに銅箔がない材料を用いるか、または両面あるいは片面に銅箔がある材料に対して、エッチング工程で銅をすべて取り除いて用いる。

また、片面に配線が形成された低誘電正接材料１０１は、初めから片面にのみ銅箔がある材料に対して、エッチング工程で配線を形成して用いるか、または両面に銅箔がある材料に対して、エッチング工程で片面に配線を形成し、反対面の銅をすべて取り除いて用いる。

なお、図中の点線は、エッチングで銅を取り除いた範囲を示し、図４（ａ）に示した一般的な厚膜基板では、すべての材料について、片面に銅箔がある材料を使用した場合を示している。

一方、図４（ｂ）の一般的なビルドアップ基板の場合、両面ともに銅箔がない高誘電正接材料１１０は、初めから両面ともに銅箔がない材料を用いるか、または両面あるいは片面に銅箔がある材料に対して、エッチング工程で銅をすべて取り除いて用いる。

また、このビルドアップ基板では、誘電体層と導体層とが１層ずつ積み重ねられる。ここで、厚膜基板と同様に、高誘電正接材料と低誘電正接材料との間は、銅箔が取り除かれている。また、最下段の片面全面銅箔は、その下の高誘電正接材料とのセット（片面銅箔付高誘電正接材料１１１）となるが、ここは、低誘電正接材料とのセットであってもよい。

以上のように、実施の形態３によれば、上述した積層順序を含む構成で１枚の基板を製作することにより、その基板の多層構造の中に、図２に示した構造が構成される。また、図３に示した構造に対して、同様の手法を適用することができる。そのため、従来の基板製造工法のままで、この発明に係る構造を実現することができ、基板製造コストを上昇させることなく、差動モードで低損失かつコモンモードを減衰させる基板を実現することができる。

実施の形態４．
図５は、この発明の実施の形態４に係る多層基板の基材の構成を示す断面図である。図５では、多層誘電体の、樹脂を含有したガラス繊維からなる基板材料の構造と、積層構造とを示している。

図５において、誘電正接の小さい誘電体層１０または誘電正接の大きい誘電体層１１にガラス繊維５０が含まれている。なお、その他の構成は、図１に示したものと同様なので、説明を省略する。図５（ａ）は、樹脂の誘電正接がガラス繊維の誘電正接よりも小さい場合を示し、図５（ｂ）は、逆にガラス繊維の誘電正接が樹脂の誘電正接よりも小さい場合を示している。

図５（ａ）、（ｂ）の何れの場合も、すべて両面に銅箔があるガラス繊維５０入りの基板材料で例示した。また、配線層３０に近い方、すなわち図５（ａ）では、樹脂のみの部分、図５（ｂ）では、樹脂を含有したガラス繊維５０の部分が、低誘電正接になっている。

このような構造としたことで、従来の材料であっても、基板材料において、誘電正接の大きい厚み部分と小さい厚み部分とを、１枚の材料で作ることが可能となる。これにより、基板材料の枚数、および積層工程を減らすことができ、基板コストを低減することができる。

また、図５（ｃ）、（ｄ）は、ガラス繊維５０の両面の樹脂の厚みが同じ場合の例を示しており、図５（ｃ）は、樹脂の誘電正接がガラス繊維５０の誘電正接よりも小さい場合を示し、図５（ｄ）は、逆にガラス繊維５０の誘電正接が樹脂の誘電正接よりも小さい場合を示している。

図５（ｃ）、（ｄ）の何れの場合も、すべて両面に銅箔があるガラス繊維５０入りの基板材料で例示した。また、配線層３０に近い方、すなわち図５（ｃ）では、樹脂のみの部分、図５（ｄ）では、樹脂を含有したガラス繊維５０の部分が、低誘電正接になっている。

このように、ガラス繊維５０の両面で樹脂の厚みを同じにすることにより、基板製造工程での反り応力を低減することができ、基板製造コストを低減することができる。さらに、この実施の形態４では、１種類の基材を用いているので、基板製造工程および製造後の基板の反りや基材境界でのはがれの危険を低減することができ、信頼性の高い基板を得ることができる。

実施の形態５．
図６は、この発明の実施の形態５に係る多層基板における基板配線を例示する説明図である。図６において、この基板配線は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ用パッド６０、コネクタピン（図示せず）が挿入されるコネクタピン用スルーホール７０、正相信号配線３０１および逆相信号配線３０２からなる一組のペア配線８０、並びに別の正相信号配線３０１および逆相信号配線３０２からなる一組のペア配線８１から構成されている。

ペア配線８０では、コネクタピンおよびコネクタピン用スルーホール７０を介して、別の基板からＢＧＡパッケージ用パッド６０へ信号が伝送されている。また、ペア配線８１では、逆にＢＧＡパッケージ用パッド６０から、コネクタピン用スルーホール７０およびコネクタピンを介して、別の基板へ信号が伝送されている。いずれのペア配線８０、８１でも、ＢＧＡパッケージ用パッド６０やコネクタピン用スルーホール７０からペア配線８０、８１を形成するまでは、受信側のみ等長処理され、送信側はされていない。

一般的に、ペア配線８０、８１を形成するまでの正相信号と逆相信号との長さが異なると、差動振幅の一部がコモン振幅に変わるモード変換が発生し、ＧＮＤバウンス等のコモンノイズが誘発され、それが基板上で共振すると、コモンノイズの周波数で大きな放射ノイズが発生する。

そのため、ペア配線８０、８１を形成するまでの正相信号と逆相信号との配線（引き出し線）の長さをそろえるのが望ましい。しかしながら、このためには、個別の引き出し線をわざわざ遠回りさせる必要があり、本来は不要な配線領域を占めてしまう。また、差動信号が多数ある場合には、他の信号の配線引き出しを困難にする場合がある。さらに、基板の設計に時間を要し、開発コストの上昇を招くことになる。

これに対して、上記実施の形態１〜４で示した多層基板であれば、送信側でのモード変換で発生したコモンノイズは、伝搬中に減衰し、共振が発生しにくい。そのため、送信側の引き出し線における等長処理が不要となり、余計な配線領域を必要とせず、さらに基板設計に要する時間をも短縮することができる。

なお、受信側のパッケージ基板、または受信側のコネクタに接続された別の基板も、上記実施の形態１〜４で示した基板であれば、受信側の引き出し線における等長処理が不要となり、さらに設計に要する時間と開発コストを削減することができる。また、この形態は、半導体チップ内の再配線層に対しても、同じ効果を得ることができる。

１ 誘電体材料、１０ 誘電正接の小さい誘電体層、１１ 誘電正接の大きい誘電体層、２０ ＧＮＤプレーン、３０ 配線層、４０ 電気力線、５０ ガラス繊維、６０ ＢＧＡパッケージ用パッド、７０ コネクタピン用スルーホール、８０、８１ ペア配線、１００ 両面ともに銅箔がない低誘電正接材料、１０１ 片面に配線が形成された低誘電正接材料、１１０ 両面ともに銅箔がない高誘電正接材料、１１１ 片面に銅箔がある高誘電正接材料、３０１ 正相信号配線、３０２ 逆相信号配線。

Claims (21)

1. 差動信号を伝送する信号配線を含む配線層と、
   全面または部分的なグランドプレーンを含むグランド層と、
   前記配線層と前記グランド層との間に設けられた誘電体層と、を備え、
   前記誘電体層は、
   誘電正接の互いに異なる前記配線層側の第１誘電体層および前記グランド層側の第２誘電体層を有し、
   前記第１誘電体層の誘電正接は、前記第２誘電体層の誘電正接よりも小さい
   ことを特徴とする多層基板。
2. １つまたは２つ以上の前記配線層に対して、前記グランド層が上下に配置されている
   ことを特徴とする請求項１に記載の多層基板。
3. １つまたは２つ以上の前記配線層に対して、前記グランド層が片側に配置されている
   ことを特徴とする請求項１に記載の多層基板。
4. 基板の表面に保護膜が形成された
   ことを特徴とする請求項３に記載の多層基板。
5. 前記第１誘電体層および前記第２誘電体層からなる前記誘電体層は、誘電正接の互いに異なる複数の基板材料を積層して製造される
   ことを特徴とする請求項１から請求項４までの何れか１項に記載の多層基板。
6. 前記誘電正接の互いに異なる複数の基板材料は、ガラスと樹脂とを組み合わせた第１樹脂含有ガラス繊維基板材料、前記第１樹脂含有ガラス繊維基板材料とはガラスと樹脂との組み合わせが異なる第２樹脂含有ガラス繊維基板材料、樹脂のみの第１基板材料、および前記第１基板材料とは材質の異なる樹脂のみの第２基板材料のうち、何れか２種類以上の組み合わせである
   ことを特徴とする請求項５に記載の多層基板。
7. 前記第１誘電体層および前記第２誘電体層からなる前記誘電体層は、樹脂含有ガラス繊維であって、ガラス繊維の厚さ方向の片面または両面に樹脂のみの厚みを積み増して形成された１種類または２種類以上の基板材料を、２枚以上積み重ねて製造される
   ことを特徴とする請求項１から請求項４までの何れか１項に記載の多層基板。
8. 差動信号を伝送する前記信号配線は、ペア配線を構成し、
   前記ペア配線は、前記ペア配線の両端で、信号受信側のペア配線端から先の正相と逆相との配線長がほぼ等しく、信号送信側のペア配線端から先の正相と逆相との配線長に差がある配線形状を有する
   ことを特徴とする請求項１から請求項７までの何れか１項に記載の多層基板。
9. 差動信号を伝送する前記信号配線は、ペア配線を構成し、
   前記ペア配線は、前記ペア配線の両端で、信号送信側のペア配線端から先の正相と逆相との配線長がほぼ等しく、信号受信側のペア配線端から先の正相と逆相との配線長に差がある配線形状を有する
   ことを特徴とする請求項１から請求項７までの何れか１項に記載の多層基板。
10. 差動信号を伝送する前記信号配線は、ペア配線を構成し、
    前記ペア配線は、前記ペア配線の両端のそれぞれで、ペア配線端から正相と逆相との配線長に差がある配線形状を有する
    ことを特徴とする請求項１から請求項７までの何れか１項に記載の多層基板。
11. 請求項１から請求項１０までの何れか１項に記載の多層基板を用いたことを特徴とするプリント回路基板。
12. 請求項１から請求項１０までの何れか１項に記載の多層基板を用いたことを特徴とする半導体パッケージ基板。
13. 請求項１２に記載の半導体パッケージ基板を用いたことを特徴とする半導体パッケージ。
14. 差動信号を伝送する信号配線を含む配線層と、
    全面または部分的なグランドプレーンを含むグランド層と、
    前記配線層と前記グランド層との間に設けられた誘電体層と、を備え、
    前記誘電体層は、
    誘電正接の互いに異なる前記配線層側の第１誘電体層および前記グランド層側の第２誘電体層を有し、
    前記第１誘電体層の誘電正接は、前記第２誘電体層の誘電正接よりも小さい
    ことを特徴とする半導体チップ。
15. １つまたは２つ以上の前記配線層に対して、前記グランド層が上下に配置されている
    ことを特徴とする請求項１４に記載の半導体チップ。
16. １つまたは２つ以上の前記配線層に対して、前記グランド層が片側に配置されている
    ことを特徴とする請求項１４に記載の半導体チップ。
17. 表面に保護膜が形成された
    ことを特徴とする請求項１６に記載の半導体チップ。
18. 前記第１誘電体層および前記第２誘電体層からなる前記誘電体層は、誘電正接の互いに異なる複数の誘電体材料を積層して製造される
    ことを特徴とする請求項１４から請求項１７までの何れか１項に記載の半導体チップ。
19. 請求項１２に記載の半導体パッケージ基板、および請求項１４から請求項１８までの何れか１項に記載の半導体チップの少なくとも１つを用いたことを特徴とする半導体デバイス。
20. 請求項１１に記載のプリント回路基板、請求項１４から請求項１８までの何れか１項に記載の半導体チップ、および請求項１９に記載の半導体デバイスの少なくとも１つを用いたことを特徴とする情報処理装置。
21. 請求項１１に記載のプリント回路基板、請求項１４から請求項１８までの何れか１項に記載の半導体チップ、および請求項１９に記載の半導体デバイスの少なくとも１つを用いたことを特徴とする通信装置。

Images