JPS615549A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS615549A JPS615549A JP12523984A JP12523984A JPS615549A JP S615549 A JPS615549 A JP S615549A JP 12523984 A JP12523984 A JP 12523984A JP 12523984 A JP12523984 A JP 12523984A JP S615549 A JPS615549 A JP S615549A
- Authority
- JP
- Japan
- Prior art keywords
- bumps
- signal
- grounding
- semiconductor device
- shielding effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、〔技術分野〕
本発明は、半導体装置に係り、特に、全面バンプ（突起
電極）あるいは高密度なフリップチップ方式のボンディ
ング−技術を採用ひた大規模集積回路（以下、単に、Ｌ
ＳＩという）等の半導体装置に適用して有効な技術に関
するものである。
電極）あるいは高密度なフリップチップ方式のボンディ
ング−技術を採用ひた大規模集積回路（以下、単に、Ｌ
ＳＩという）等の半導体装置に適用して有効な技術に関
するものである。
フリップチップ方式のボンデ・イング技術を採用したＬ
ＳＩチップ等の半導体装置では、バンプ（突起電極）は
、半導体チップの周囲に配置されているが９、例えば、
第１図に示されるように、たがいに隣り合うバンプは信
号電圧印加用バンプ（以下、単に信号用バンプという）
Ｓとして使用されており、その一部が接地電圧印加用バ
ンプ（以下、単に接地用パン、プという）Ｇとして使用
さ、れている。 、 しかしながら、このような半導体チップでは、特に、夷
速な入出力を行う場合、たがいに隣り合う信号用バンプ
間でのクロストークが発生し、ＬＳＩ等の半導体装置の
機能に誤動作を起す原因となるおそれがあることが、発
明者の検討の結果。
ＳＩチップ等の半導体装置では、バンプ（突起電極）は
、半導体チップの周囲に配置されているが９、例えば、
第１図に示されるように、たがいに隣り合うバンプは信
号電圧印加用バンプ（以下、単に信号用バンプという）
Ｓとして使用されており、その一部が接地電圧印加用バ
ンプ（以下、単に接地用パン、プという）Ｇとして使用
さ、れている。 、 しかしながら、このような半導体チップでは、特に、夷
速な入出力を行う場合、たがいに隣り合う信号用バンプ
間でのクロストークが発生し、ＬＳＩ等の半導体装置の
機能に誤動作を起す原因となるおそれがあることが、発
明者の検討の結果。
明らかとなった。
本発明の目的は、フリップチップ方式のボンディング技
術を採用したＬＳＩチップ等の半導体装置において、半
導体チップの信号線をシールドすること番こより、信号
線間のクロストークノイズを低減する技術手段を提供す
ることにある。
術を採用したＬＳＩチップ等の半導体装置において、半
導体チップの信号線をシールドすること番こより、信号
線間のクロストークノイズを低減する技術手段を提供す
ることにある。
本鼻明の前記ならびにその他の目□的と新規な特徴は１
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
゛ 〔発明の概要〕
本願にお−いて開示される発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。
概要を説明すれば、下記のとおりである。
すなわち、フリップチップ方式のボンディング技術を採
用したＬＳＩチップ等の半導体装置において、半導体チ
ップの信号用バンプの間又は周囲に接地用バンプを配置
することにより、各信号線をシールドして信号線間のク
ロストークノイズを低減するようにしたものである。
用したＬＳＩチップ等の半導体装置において、半導体チ
ップの信号用バンプの間又は周囲に接地用バンプを配置
することにより、各信号線をシールドして信号線間のク
ロストークノイズを低減するようにしたものである。
以下、本発明の構成゛について、実施例とともに説明す
る。
る。
なお、全回において、同一の機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。
号を付け、その繰り返しの説明は省略する。
［実施例Ｉ］
第２図は、本発明をフリップチップ方式のボンディング
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例Ｉの構成を説明するための図であり、その要部の
平面図である。
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例Ｉの構成を説明するための図であり、その要部の
平面図である。
本実施例１の半導体装置は、第２図に示すように、半導
体チップＬＳＩの隣り合う信号用バンプＳの間に接地用
バンプＧを配置したものである。
体チップＬＳＩの隣り合う信号用バンプＳの間に接地用
バンプＧを配置したものである。
このように信号用バンプＳを接地用バンプＧで包囲する
ことにより、この接地用バンプＧのシールド効果によっ
て外部から信号線に入るノイズを遮断するので、超高速
な入出力を行う場合においでも、近接した信号線間のク
ロストークノイズを低減することができる。
ことにより、この接地用バンプＧのシールド効果によっ
て外部から信号線に入るノイズを遮断するので、超高速
な入出力を行う場合においでも、近接した信号線間のク
ロストークノイズを低減することができる。
第３図は、本発明をフリップチップ方式のボンディング
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例■の構成を説明するための図１あり・そ０半導体
７ツプ０要部０平面図１あ する・
１本実施例■の半導体装置は、前記実施例１の信号用
バンプＳと接地用バンプＧの配置を変えたものであり、
第３図に示すように、信号用バンプＳの周囲に接地用バ
ンプＧを配置したものである。
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例■の構成を説明するための図１あり・そ０半導体
７ツプ０要部０平面図１あ する・
１本実施例■の半導体装置は、前記実施例１の信号用
バンプＳと接地用バンプＧの配置を変えたものであり、
第３図に示すように、信号用バンプＳの周囲に接地用バ
ンプＧを配置したものである。
このように構成することにより、前記実施例Ｉのものよ
りも、一層信号用バンプＳに対するシールド効果を持た
せることができる６ 〔実施例■〕 第４図及び第５図は、本発明をフリップチップ方式。ボ
アディラグ技術を採□、：えＬＳ”Ｉｆデツプの半導体
装置に適用した実施例■の構成を説明するための図であ
り、□第４図は、平面図、第５図は、第４図のＡ−Ａ切
断線における断面図である。
りも、一層信号用バンプＳに対するシールド効果を持た
せることができる６ 〔実施例■〕 第４図及び第５図は、本発明をフリップチップ方式。ボ
アディラグ技術を採□、：えＬＳ”Ｉｆデツプの半導体
装置に適用した実施例■の構成を説明するための図であ
り、□第４図は、平面図、第５図は、第４図のＡ−Ａ切
断線における断面図である。
なお、第４図においては半導体デツプＣは省略しである
。 □ 本実施例■の半導体装置は、第４図及び第５図に示すよ
うに、前記実施例■の門地用バンプＧを”一体化した導
体で形成し、これにより信号用バンプＳの周囲を包囲す
るように構成したものである。
。 □ 本実施例■の半導体装置は、第４図及び第５図に示すよ
うに、前記実施例■の門地用バンプＧを”一体化した導
体で形成し、これにより信号用バンプＳの周囲を包囲す
るように構成したものである。
Ｍ’Ｂは配線が施されたシリコンからなるマザーチこの
ように構成することにより、さらに、信号用バンプＳに
対するシールド効果を向上させることができる。
ように構成することにより、さらに、信号用バンプＳに
対するシールド効果を向上させることができる。
以上説明したように１本願で開京した新規な技術手段に
よれば、次のような効果を得ることができる。
よれば、次のような効果を得ることができる。
（１）半導体装置の□隣り合う信号用バンプＳの間・に
、接地用−バンプＧを配置することにより、接地用バン
プＧのシールド効果によって外部から信号線に入るノイ
ズを゛′遮断するので、超高速な入出力を行う場合にお
いても、近接した信号線間のクロストークノイズを低減
することができる。
、接地用−バンプＧを配置することにより、接地用バン
プＧのシールド効果によって外部から信号線に入るノイ
ズを゛′遮断するので、超高速な入出力を行う場合にお
いても、近接した信号線間のクロストークノイズを低減
することができる。
（２）半導体装置の信号用バンプＳの周囲に接地用バン
プＧを配置することにより、一層信号用バンプＳに対す
るシールド効果を持たせることができる。
プＧを配置することにより、一層信号用バンプＳに対す
るシールド効果を持たせることができる。
（３）５首記（２）−の半導体装置の甲地用バンプＧを
−゛体化た導体で゛形成し、これにより信号用バンプＳ
の周囲を包囲するように構成することによリ、さらに、
信号用バンプＳに対するシールド効果を向上させること
ができる。
−゛体化た導体で゛形成し、これにより信号用バンプＳ
の周囲を包囲するように構成することによリ、さらに、
信号用バンプＳに対するシールド効果を向上させること
ができる。
（４）前記（１）乃至（３）のそれぞれの技術手段によ
り、超高速な入出力を行う場合においても、半導体装置
の近接する信号線間のクロストークノイズを低減させる
ことができるので、半導体装置の信頼度を向上させるこ
とができる。
り、超高速な入出力を行う場合においても、半導体装置
の近接する信号線間のクロストークノイズを低減させる
ことができるので、半導体装置の信頼度を向上させるこ
とができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
例えば、前記接地用バンプの配置及び形状は、シールド
効果を有するものであればどのようなものであってもよ
い。
効果を有するものであればどのようなものであってもよ
い。
第１図は、フリップチップ方式のボンディング技術を採
用したＬＳＩチップ等の半導体装置の信号用バンプに対
する問題点を説明するための図であり、半導体装置の要
部の平面図、 第２図は１本発明をフリップチップ方式のボンディング
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例Ｉの構成を説明するための図であり、その半導体
チップの要部の平面図。 第３図は１本発明をフリップチップ方式のボンディング
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例■の構成を説明するための図であり、その半導体
チップの要部の平面図、第４２図及び第５図は、本発明
をフリップチップ方式のボンディング技術を採用したＬ
ＳＩチップ等の半導体装置に適用した実施例■の構成を
説明するための図であり、第４図は、その導体チップの
要部の平面図、第５図は、第４回のＡ−Ａ切断線におけ
る断面図である。 図中、ＬＳｌ、Ｃ・・・半導体チップ、Ｓ・・・信号用
バンプ、Ｇ・・・接地用バンプ、ＭＢ・・・マザーチッ
プ基板である。 第 １ 図 第 ２ 図 第 ３０Ｉ？【 第 ４ 図 μＶ
用したＬＳＩチップ等の半導体装置の信号用バンプに対
する問題点を説明するための図であり、半導体装置の要
部の平面図、 第２図は１本発明をフリップチップ方式のボンディング
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例Ｉの構成を説明するための図であり、その半導体
チップの要部の平面図。 第３図は１本発明をフリップチップ方式のボンディング
技術を採用したＬＳＩチップ等の半導体装置に適用した
実施例■の構成を説明するための図であり、その半導体
チップの要部の平面図、第４２図及び第５図は、本発明
をフリップチップ方式のボンディング技術を採用したＬ
ＳＩチップ等の半導体装置に適用した実施例■の構成を
説明するための図であり、第４図は、その導体チップの
要部の平面図、第５図は、第４回のＡ−Ａ切断線におけ
る断面図である。 図中、ＬＳｌ、Ｃ・・・半導体チップ、Ｓ・・・信号用
バンプ、Ｇ・・・接地用バンプ、ＭＢ・・・マザーチッ
プ基板である。 第 １ 図 第 ２ 図 第 ３０Ｉ？【 第 ４ 図 μＶ
Claims (1)
- 【特許請求の範囲】 １、フリップチップ型半導体装置において、半導体チッ
プの信号電圧印加用突起電極間に接地電圧印加用突起電
極を配置したことを特徴とする半導体装置。 ２、前記信号電圧印加用突起電極の周囲に接地電圧印加
用突起電極を配置したことを特徴とする特許請求の範囲
第１項記載の半導体装置。 ３、前記信号電圧印加用突起電極の周囲に接地導体を配
置したことを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12523984A JPS615549A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12523984A JPS615549A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615549A true JPS615549A (ja) | 1986-01-11 |
| JPH053134B2 JPH053134B2 (ja) | 1993-01-14 |
Family
ID=14905233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12523984A Granted JPS615549A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615549A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998027793A1 (en) * | 1996-12-16 | 1998-06-25 | Telefonaktiebolaget Lm Ericsson | Connector assembly, and associated method, for radio frequency circuit device |
| US6339191B1 (en) | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| JP2002083925A (ja) * | 2000-09-11 | 2002-03-22 | Rohm Co Ltd | 集積回路装置 |
| EP1328015A3 (de) * | 2002-01-11 | 2003-12-03 | Hesse & Knipps GmbH | Verfahren zum Flip-Chip-Bonden |
| US7045900B2 (en) | 1999-02-08 | 2006-05-16 | Rohm Co., Ltd | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JPWO2006018939A1 (ja) * | 2004-08-20 | 2008-05-08 | ローム株式会社 | 半導体装置およびそれを用いた電源装置、ならびに電子機器 |
| US8319345B2 (en) | 2009-09-11 | 2012-11-27 | Hitachi, Ltd. | Semiconductor packaging substrate and semiconductor device |
| JPWO2011058688A1 (ja) * | 2009-11-10 | 2013-03-28 | 日本電気株式会社 | 半導体装置及びノイズ抑制方法 |
| WO2015041279A1 (ja) * | 2013-09-18 | 2015-03-26 | オリンパス株式会社 | 半導体装置 |
| WO2018042518A1 (ja) * | 2016-08-30 | 2018-03-08 | 株式会社日立製作所 | 半導体装置及びプリント基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574241U (ja) * | 1980-06-10 | 1982-01-09 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492850A (en) * | 1977-12-29 | 1979-07-23 | Yoshida Kogyo Kk | Interwoven slide fastener |
-
1984
- 1984-06-20 JP JP12523984A patent/JPS615549A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574241U (ja) * | 1980-06-10 | 1982-01-09 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977432B2 (en) | 1994-03-11 | 2005-12-20 | Quantum Leap Packaging, Inc. | Prefabricated semiconductor chip carrier |
| US6339191B1 (en) | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| US6828511B2 (en) | 1994-03-11 | 2004-12-07 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| GB2335083A (en) * | 1996-12-16 | 1999-09-08 | Ericsson Telefon Ab L M | Connector assembly, and associated method,for radio frequency circuit device |
| WO1998027793A1 (en) * | 1996-12-16 | 1998-06-25 | Telefonaktiebolaget Lm Ericsson | Connector assembly, and associated method, for radio frequency circuit device |
| US5842877A (en) * | 1996-12-16 | 1998-12-01 | Telefonaktiebolaget L M Ericsson | Shielded and impedance-matched connector assembly, and associated method, for radio frequency circuit device |
| GB2335083B (en) * | 1996-12-16 | 2001-11-28 | Ericsson Telefon Ab L M | Connector assembly, and associated method,for radio frequency circuit device |
| US7045900B2 (en) | 1999-02-08 | 2006-05-16 | Rohm Co., Ltd | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JP2002083925A (ja) * | 2000-09-11 | 2002-03-22 | Rohm Co Ltd | 集積回路装置 |
| JP4497683B2 (ja) * | 2000-09-11 | 2010-07-07 | ローム株式会社 | 集積回路装置 |
| EP1328015A3 (de) * | 2002-01-11 | 2003-12-03 | Hesse & Knipps GmbH | Verfahren zum Flip-Chip-Bonden |
| JPWO2006018939A1 (ja) * | 2004-08-20 | 2008-05-08 | ローム株式会社 | 半導体装置およびそれを用いた電源装置、ならびに電子機器 |
| US8319345B2 (en) | 2009-09-11 | 2012-11-27 | Hitachi, Ltd. | Semiconductor packaging substrate and semiconductor device |
| JPWO2011058688A1 (ja) * | 2009-11-10 | 2013-03-28 | 日本電気株式会社 | 半導体装置及びノイズ抑制方法 |
| WO2015041279A1 (ja) * | 2013-09-18 | 2015-03-26 | オリンパス株式会社 | 半導体装置 |
| JP2015060909A (ja) * | 2013-09-18 | 2015-03-30 | オリンパス株式会社 | 半導体装置 |
| US9712775B2 (en) | 2013-09-18 | 2017-07-18 | Olympus Corporation | Semiconductor device |
| WO2018042518A1 (ja) * | 2016-08-30 | 2018-03-08 | 株式会社日立製作所 | 半導体装置及びプリント基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053134B2 (ja) | 1993-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4006447B2 (ja) | 半導体装置およびプリント回路板 | |
| JP2679965B2 (ja) | 半導体チップパッケージ | |
| US6222260B1 (en) | Integrated circuit device with integral decoupling capacitor | |
| US8129759B2 (en) | Semiconductor package and method using isolated VSS plane to accommodate high speed circuitry ground isolation | |
| US5164817A (en) | Distributed clock tree scheme in semiconductor packages | |
| US6870273B2 (en) | High speed I/O pad and pad/cell interconnection for flip chips | |
| JPH1092972A (ja) | 集積回路用パッケージ | |
| JPS615549A (ja) | 半導体装置 | |
| JP2000349192A (ja) | 半導体集積回路およびプリント配線板 | |
| JP2001144091A (ja) | 半導体集積回路 | |
| JP2861686B2 (ja) | マルチチップモジュール | |
| JPH03166755A (ja) | 半導体集積回路用リードフレーム | |
| US6933600B2 (en) | Substrate for semiconductor package | |
| US6566167B1 (en) | PBGA electrical noise isolation of signal traces | |
| JP2780355B2 (ja) | 半導体集積回路装置 | |
| JPH08274127A (ja) | 半導体装置 | |
| JPS6252954A (ja) | 半導体装置 | |
| JPH05121632A (ja) | 半導体装置 | |
| JPS61104673A (ja) | 超高周波用電界効果トランジスタ装置 | |
| JPS59139660A (ja) | 半導体装置 | |
| JPH0382066A (ja) | 半導体装置 | |
| CN111312677B (zh) | 一种扇出型封装件及其制作方法 | |
| JPH05326712A (ja) | 半導体集積回路装置 | |
| JPH03261152A (ja) | 半導体集積回路装置 | |
| JPH05226618A (ja) | 半導体装置 |