JPH03261152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03261152A JPH03261152A JP2058987A JP5898790A JPH03261152A JP H03261152 A JPH03261152 A JP H03261152A JP 2058987 A JP2058987 A JP 2058987A JP 5898790 A JP5898790 A JP 5898790A JP H03261152 A JPH03261152 A JP H03261152A
- Authority
- JP
- Japan
- Prior art keywords
- input
- interconnections
- output
- signals
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims description 4
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体集積回路装置に関し、特に、複数の種類
の入出力レベルを扱う論理LSIチップを含む半導体集
積回路装置に関する。
の入出力レベルを扱う論理LSIチップを含む半導体集
積回路装置に関する。
[従来の技術]
論理LSIは、ゲートアレイ等の形で産業の各分野にお
いて急速に普及しつつあり、また、その集積度、速度性
能、入出力信号端子数も急激に向上している。従来、1
つの論理LSIの入出力レベルは一種類で統一されてい
たが、最近の集積度の向上、使用分野の拡大に伴うユー
ザー要求の多様化により、1つの論理LSIの入出力回
路部分にレベル変換回路を内蔵させて、複数の異なる入
出力論理レベルの取り扱いを可能とすることが要求され
るようになってきた。たとえば、バイポーラLSIにお
けるTTLレベルとECLレベル、B1CMOSLSI
における同じ<TTL、ECL、CMOSレベル等の混
在化である。而して、これらの信号レベルのうちECL
レベルとTTLあるいはCMOSレベルとでは、論理レ
ベル、振幅がともに大幅に異なっている。
いて急速に普及しつつあり、また、その集積度、速度性
能、入出力信号端子数も急激に向上している。従来、1
つの論理LSIの入出力レベルは一種類で統一されてい
たが、最近の集積度の向上、使用分野の拡大に伴うユー
ザー要求の多様化により、1つの論理LSIの入出力回
路部分にレベル変換回路を内蔵させて、複数の異なる入
出力論理レベルの取り扱いを可能とすることが要求され
るようになってきた。たとえば、バイポーラLSIにお
けるTTLレベルとECLレベル、B1CMOSLSI
における同じ<TTL、ECL、CMOSレベル等の混
在化である。而して、これらの信号レベルのうちECL
レベルとTTLあるいはCMOSレベルとでは、論理レ
ベル、振幅がともに大幅に異なっている。
一方、増大する入出力信号数を処理するため、LSIを
実装するパッケージにおいても多ピン化と信号配線層の
多層化が進んでいる。
実装するパッケージにおいても多ピン化と信号配線層の
多層化が進んでいる。
第2図(a)は、論理LSIチップの入出力回路とパッ
ケージの配線との従来の接続関係を示す平面図であり、
第2図(b)は、その要部断面図である。ここでは、2
つの入出力レベルを扱い、またパッケージが2層の配線
層を有する場合の例が挙げられている。
ケージの配線との従来の接続関係を示す平面図であり、
第2図(b)は、その要部断面図である。ここでは、2
つの入出力レベルを扱い、またパッケージが2層の配線
層を有する場合の例が挙げられている。
同図において、1は論理LSIチップ、2は内部論理回
路領域、3はパッド、4は入出力回路領域、4aは第1
の入出力レベルを扱う第1人出力回路、4bは第2の入
出力レベルを扱う第2人出力回路、5.6はそれぞれパ
ッケージの下層配線と上層配線、7はバッド3と下層ま
たは上層配線5.6とを接続するボンディングワイヤで
ある。
路領域、3はパッド、4は入出力回路領域、4aは第1
の入出力レベルを扱う第1人出力回路、4bは第2の入
出力レベルを扱う第2人出力回路、5.6はそれぞれパ
ッケージの下層配線と上層配線、7はバッド3と下層ま
たは上層配線5.6とを接続するボンディングワイヤで
ある。
内部論理回路領域2内の回路がら出力される信号は、第
1または第2人出力回路4a、4bにおいて所望の論理
レベルへ変換またはバッファリングされ、バッド3、ボ
ンディングワイヤ7、下層または上層配線5.6を介し
て取り出される。また、入力信号は、第1、第2人出力
回路4a、4bにおいて所望の入出力レベルに変換また
はバッファリングされて、内部論理回路領域2内の回路
に入力される。
1または第2人出力回路4a、4bにおいて所望の論理
レベルへ変換またはバッファリングされ、バッド3、ボ
ンディングワイヤ7、下層または上層配線5.6を介し
て取り出される。また、入力信号は、第1、第2人出力
回路4a、4bにおいて所望の入出力レベルに変換また
はバッファリングされて、内部論理回路領域2内の回路
に入力される。
[発明が解決しようとする課題]
上述した従来の入出力回路の配置およびパッケージへの
接続方法では、入出力回路のレベルの種類とパッケージ
内の配線とに相関がないため、場合によってはパッケー
ジ上の同一配線層内の隣接する配線にレベルの異なる2
種類の信号が伝送されることになる。そのため、配線間
のクロストークにより、小振幅の入出力レベルが大振幅
の入出力レベルによって影響を受け、ノイズマージンが
低下し、最悪の場合には誤動作を起こす恐れがあった。
接続方法では、入出力回路のレベルの種類とパッケージ
内の配線とに相関がないため、場合によってはパッケー
ジ上の同一配線層内の隣接する配線にレベルの異なる2
種類の信号が伝送されることになる。そのため、配線間
のクロストークにより、小振幅の入出力レベルが大振幅
の入出力レベルによって影響を受け、ノイズマージンが
低下し、最悪の場合には誤動作を起こす恐れがあった。
[課題を解決するための手段]
本発明の半導体集積回路装置は、複数の入出力レベルを
扱う入出力バッファを含んで成る論理LSIチップと、
複数の信号配線層を有するパッケージにより構成された
ものであって、各信号配線においては、互いに隣接する
配線は、同一の入出力レベルの信号を扱うように構成さ
れている。
扱う入出力バッファを含んで成る論理LSIチップと、
複数の信号配線層を有するパッケージにより構成された
ものであって、各信号配線においては、互いに隣接する
配線は、同一の入出力レベルの信号を扱うように構成さ
れている。
[実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第1図<a)は、本発明の一実施例を示す平面図であり
、第1図(b)は、その要部断面図である。同図におい
て、第2図の従来例の部分と同等の部分には同一の参照
番号が付されている。
、第1図(b)は、その要部断面図である。同図におい
て、第2図の従来例の部分と同等の部分には同一の参照
番号が付されている。
本実施例では、論理LSIチップlの左側周辺部におい
て第1人出力回路4aと第2人出力回路4bとが交互に
配置されている。パッケージにおいては下層配線5と上
層配線6とが平面的にみて交互に配置されているので、
パッド3と配線5.6とをボンディングワイヤ7で接線
すれば、下層配線5は全て第1の入出力レベルの信号の
みを扱い、また上層配線6は全て第2の入出力レベルの
信号のみを扱うようになる。
て第1人出力回路4aと第2人出力回路4bとが交互に
配置されている。パッケージにおいては下層配線5と上
層配線6とが平面的にみて交互に配置されているので、
パッド3と配線5.6とをボンディングワイヤ7で接線
すれば、下層配線5は全て第1の入出力レベルの信号の
みを扱い、また上層配線6は全て第2の入出力レベルの
信号のみを扱うようになる。
一般に、クロストークは、異なる配線層間では距離的に
離れているためほとんど問題となることがなく、同一配
線層内の近接配線間でのみ問題となる。而して、本実施
例では、同一配線層内では同一の入出力信号レベルのみ
を扱うように構成されているため、従来問題となってい
たパッケージ配線パターン上での異種信号によるクロス
トーク問題は回避される。
離れているためほとんど問題となることがなく、同一配
線層内の近接配線間でのみ問題となる。而して、本実施
例では、同一配線層内では同一の入出力信号レベルのみ
を扱うように構成されているため、従来問題となってい
たパッケージ配線パターン上での異種信号によるクロス
トーク問題は回避される。
なお、チップ上の人出力バッファ領域ては2種類の人出
力バッファが交互に配置されることになるが、チップ上
での配線長は短いので、異なる信号レベル間てもクロス
トークはそれほど問題とはならない。
力バッファが交互に配置されることになるが、チップ上
での配線長は短いので、異なる信号レベル間てもクロス
トークはそれほど問題とはならない。
なお、上記実施例では、チップの一辺に対向する同一配
線層は全て同一の信号レベルを扱うものとしたが、同一
配線層の配線を2またはそれ以上のグループに分け、そ
れぞれのグループが異なるレベルの信号を扱うようにし
てもよい。その場合には、各グループ間には電源ライン
あるいは接地ラインを介在させることが望ましい。
線層は全て同一の信号レベルを扱うものとしたが、同一
配線層の配線を2またはそれ以上のグループに分け、そ
れぞれのグループが異なるレベルの信号を扱うようにし
てもよい。その場合には、各グループ間には電源ライン
あるいは接地ラインを介在させることが望ましい。
[発明の効果]
以上説明したように、本発明は、予めチップ上で異なる
信号レベルを扱う入出力回路を、互いにパッケージ上の
隣接する配線に接続しないで済むように配置しておき、
パッケージ上の互いに隣接する配線同士が異種の入出力
レベルの信号を取り扱うことのないようにしたものであ
るので、本発明によれば、バラゲージ配線上での異種信
号レベル間で生じるクロストークによる誤動作やノイズ
マージンの低下を防止することができる。したがって、
本発明は、今後増加が見込まれる複数入出力レベルを有
する多ピンn4戒の集積回路装置の実装手段として極め
て有用である。
信号レベルを扱う入出力回路を、互いにパッケージ上の
隣接する配線に接続しないで済むように配置しておき、
パッケージ上の互いに隣接する配線同士が異種の入出力
レベルの信号を取り扱うことのないようにしたものであ
るので、本発明によれば、バラゲージ配線上での異種信
号レベル間で生じるクロストークによる誤動作やノイズ
マージンの低下を防止することができる。したがって、
本発明は、今後増加が見込まれる複数入出力レベルを有
する多ピンn4戒の集積回路装置の実装手段として極め
て有用である。
第1図(a)は、本発明の一実施例を示す平面図、第1
図(b)は、その要部断面図、第2図(a)は、従来例
の平面図、第2図(b)はその要部断面図である。 1・・・論理LSIチップ、 2・・・内部論理回路
領域、 3・・・パッド、 4・・・入出力回路領域
、4a・・・第1の入出力レベルを有する第1人出力回
路、 4b・・・第2の入出力レベルを有する第2人
出力回路、 5・・・下層配線、 6・・・上層配
線、 7・・・ボンディングワイヤ。
図(b)は、その要部断面図、第2図(a)は、従来例
の平面図、第2図(b)はその要部断面図である。 1・・・論理LSIチップ、 2・・・内部論理回路
領域、 3・・・パッド、 4・・・入出力回路領域
、4a・・・第1の入出力レベルを有する第1人出力回
路、 4b・・・第2の入出力レベルを有する第2人
出力回路、 5・・・下層配線、 6・・・上層配
線、 7・・・ボンディングワイヤ。
Claims (1)
- 複数種類の入出力レベルを扱う入出力バッファを有す
る論理LSIチップと、複数層の信号配線を有するパッ
ケージとを具備する半導体集積回路装置において、同一
配線層の互いに隣接している配線同士は同一の入出力レ
ベルの信号を取り扱うことを特徴とする半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2058987A JPH03261152A (ja) | 1990-03-10 | 1990-03-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2058987A JPH03261152A (ja) | 1990-03-10 | 1990-03-10 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03261152A true JPH03261152A (ja) | 1991-11-21 |
Family
ID=13100197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2058987A Pending JPH03261152A (ja) | 1990-03-10 | 1990-03-10 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03261152A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
JP2007059884A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
-
1990
- 1990-03-10 JP JP2058987A patent/JPH03261152A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
JP2007059884A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6465336B2 (en) | Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module | |
US7537960B2 (en) | Method of making multi-chip package with high-speed serial communications between semiconductor dice | |
KR20050008528A (ko) | 맞춤형 상호접속 모듈 | |
US5164817A (en) | Distributed clock tree scheme in semiconductor packages | |
US5650660A (en) | Circuit pattern for a ball grid array integrated circuit package | |
US5895977A (en) | Bond pad functional layout on die to improve package manufacturability and assembly | |
JPH03261152A (ja) | 半導体集積回路装置 | |
JPS615549A (ja) | 半導体装置 | |
JPS6199361A (ja) | 半導体装置 | |
JPS6199362A (ja) | 半導体装置 | |
JPS6252954A (ja) | 半導体装置 | |
JP3646970B2 (ja) | 半導体集積回路及び半導体集積回路装置 | |
JPS62114259A (ja) | 半導体集積回路装置 | |
JPH01100959A (ja) | 混成半導体集積回路 | |
JPH0260156A (ja) | マルチチップ半導体集積回路 | |
JPS63188961A (ja) | 半導体集積回路用パツケ−ジ | |
US6459157B1 (en) | Semiconductor device and double-sided multi-chip package | |
JPS641052B2 (ja) | ||
JP2752262B2 (ja) | 1チップlsiの製造方法 | |
JPS6189658A (ja) | マルチチツプ構成の半導体装置 | |
JPH09181183A (ja) | 半導体集積回路装置 | |
JPH06232267A (ja) | 半導体集積回路装置の設計方法 | |
JPH0227758A (ja) | 集積回路装置 | |
JPH05190674A (ja) | 半導体集積回路装置 | |
JPH0536948A (ja) | 半導体装置 |