JPH03261152A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH03261152A
JPH03261152A JP2058987A JP5898790A JPH03261152A JP H03261152 A JPH03261152 A JP H03261152A JP 2058987 A JP2058987 A JP 2058987A JP 5898790 A JP5898790 A JP 5898790A JP H03261152 A JPH03261152 A JP H03261152A
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JP
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wiring
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JP2058987A
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Toru Takahashi
亨 高橋
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特に、複数の種類
の入出力レベルを扱う論理ＬＳＩチップを含む半導体集
積回路装置に関する。
［従来の技術］ 論理ＬＳＩは、ゲートアレイ等の形で産業の各分野にお
いて急速に普及しつつあり、また、その集積度、速度性
能、入出力信号端子数も急激に向上している。従来、１
つの論理ＬＳＩの入出力レベルは一種類で統一されてい
たが、最近の集積度の向上、使用分野の拡大に伴うユー
ザー要求の多様化により、１つの論理ＬＳＩの入出力回
路部分にレベル変換回路を内蔵させて、複数の異なる入
出力論理レベルの取り扱いを可能とすることが要求され
るようになってきた。たとえば、バイポーラＬＳＩにお
けるＴＴＬレベルとＥＣＬレベル、Ｂ１ＣＭＯＳＬＳＩ
における同じ＜ＴＴＬ、ＥＣＬ、ＣＭＯＳレベル等の混
在化である。而して、これらの信号レベルのうちＥＣＬ
レベルとＴＴＬあるいはＣＭＯＳレベルとでは、論理レ
ベル、振幅がともに大幅に異なっている。
一方、増大する入出力信号数を処理するため、ＬＳＩを
実装するパッケージにおいても多ピン化と信号配線層の
多層化が進んでいる。
第２図（ａ）は、論理ＬＳＩチップの入出力回路とパッ
ケージの配線との従来の接続関係を示す平面図であり、
第２図（ｂ）は、その要部断面図である。ここでは、２
つの入出力レベルを扱い、またパッケージが２層の配線
層を有する場合の例が挙げられている。
同図において、１は論理ＬＳＩチップ、２は内部論理回
路領域、３はパッド、４は入出力回路領域、４ａは第１
の入出力レベルを扱う第１人出力回路、４ｂは第２の入
出力レベルを扱う第２人出力回路、５．６はそれぞれパ
ッケージの下層配線と上層配線、７はバッド３と下層ま
たは上層配線５．６とを接続するボンディングワイヤで
ある。
内部論理回路領域２内の回路がら出力される信号は、第
１または第２人出力回路４ａ、４ｂにおいて所望の論理
レベルへ変換またはバッファリングされ、バッド３、ボ
ンディングワイヤ７、下層または上層配線５．６を介し
て取り出される。また、入力信号は、第１、第２人出力
回路４ａ、４ｂにおいて所望の入出力レベルに変換また
はバッファリングされて、内部論理回路領域２内の回路
に入力される。
［発明が解決しようとする課題］ 上述した従来の入出力回路の配置およびパッケージへの
接続方法では、入出力回路のレベルの種類とパッケージ
内の配線とに相関がないため、場合によってはパッケー
ジ上の同一配線層内の隣接する配線にレベルの異なる２
種類の信号が伝送されることになる。そのため、配線間
のクロストークにより、小振幅の入出力レベルが大振幅
の入出力レベルによって影響を受け、ノイズマージンが
低下し、最悪の場合には誤動作を起こす恐れがあった。
［課題を解決するための手段］ 本発明の半導体集積回路装置は、複数の入出力レベルを
扱う入出力バッファを含んで成る論理ＬＳＩチップと、
複数の信号配線層を有するパッケージにより構成された
ものであって、各信号配線においては、互いに隣接する
配線は、同一の入出力レベルの信号を扱うように構成さ
れている。
［実施例コ 次に、本発明の実施例について図面を参照して説明する
。
第１図＜ａ）は、本発明の一実施例を示す平面図であり
、第１図（ｂ）は、その要部断面図である。同図におい
て、第２図の従来例の部分と同等の部分には同一の参照
番号が付されている。
本実施例では、論理ＬＳＩチップｌの左側周辺部におい
て第１人出力回路４ａと第２人出力回路４ｂとが交互に
配置されている。パッケージにおいては下層配線５と上
層配線６とが平面的にみて交互に配置されているので、
パッド３と配線５．６とをボンディングワイヤ７で接線
すれば、下層配線５は全て第１の入出力レベルの信号の
みを扱い、また上層配線６は全て第２の入出力レベルの
信号のみを扱うようになる。
一般に、クロストークは、異なる配線層間では距離的に
離れているためほとんど問題となることがなく、同一配
線層内の近接配線間でのみ問題となる。而して、本実施
例では、同一配線層内では同一の入出力信号レベルのみ
を扱うように構成されているため、従来問題となってい
たパッケージ配線パターン上での異種信号によるクロス
トーク問題は回避される。
なお、チップ上の人出力バッファ領域ては２種類の人出
力バッファが交互に配置されることになるが、チップ上
での配線長は短いので、異なる信号レベル間てもクロス
トークはそれほど問題とはならない。
なお、上記実施例では、チップの一辺に対向する同一配
線層は全て同一の信号レベルを扱うものとしたが、同一
配線層の配線を２またはそれ以上のグループに分け、そ
れぞれのグループが異なるレベルの信号を扱うようにし
てもよい。その場合には、各グループ間には電源ライン
あるいは接地ラインを介在させることが望ましい。
［発明の効果］ 以上説明したように、本発明は、予めチップ上で異なる
信号レベルを扱う入出力回路を、互いにパッケージ上の
隣接する配線に接続しないで済むように配置しておき、
パッケージ上の互いに隣接する配線同士が異種の入出力
レベルの信号を取り扱うことのないようにしたものであ
るので、本発明によれば、バラゲージ配線上での異種信
号レベル間で生じるクロストークによる誤動作やノイズ
マージンの低下を防止することができる。したがって、
本発明は、今後増加が見込まれる複数入出力レベルを有
する多ピンｎ４戒の集積回路装置の実装手段として極め
て有用である。
【図面の簡単な説明】
第１図（ａ）は、本発明の一実施例を示す平面図、第１
図（ｂ）は、その要部断面図、第２図（ａ）は、従来例
の平面図、第２図（ｂ）はその要部断面図である。 １・・・論理ＬＳＩチップ、　　２・・・内部論理回路
領域、　　３・・・パッド、　４・・・入出力回路領域
、４ａ・・・第１の入出力レベルを有する第１人出力回
路、　　４ｂ・・・第２の入出力レベルを有する第２人
出力回路、　　５・・・下層配線、　　６・・・上層配
線、　　　７・・・ボンディングワイヤ。

Claims (1)

    【特許請求の範囲】
  1. 　複数種類の入出力レベルを扱う入出力バッファを有す
    る論理ＬＳＩチップと、複数層の信号配線を有するパッ
    ケージとを具備する半導体集積回路装置において、同一
    配線層の互いに隣接している配線同士は同一の入出力レ
    ベルの信号を取り扱うことを特徴とする半導体集積回路
    装置。
JP2058987A 1990-03-10 1990-03-10 半導体集積回路装置 Pending JPH03261152A (ja)

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JP2058987A JPH03261152A (ja) 1990-03-10 1990-03-10 半導体集積回路装置

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JP2058987A JPH03261152A (ja) 1990-03-10 1990-03-10 半導体集積回路装置

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JPH03261152A true JPH03261152A (ja) 1991-11-21

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JP (1) JPH03261152A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
JP2007059884A (ja) * 2005-07-22 2007-03-08 Marvell World Trade Ltd 高速集積回路用のパッケージング

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
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